JPS6336462A - シリアル・デ−タ受信回路 - Google Patents
シリアル・デ−タ受信回路Info
- Publication number
- JPS6336462A JPS6336462A JP18080986A JP18080986A JPS6336462A JP S6336462 A JPS6336462 A JP S6336462A JP 18080986 A JP18080986 A JP 18080986A JP 18080986 A JP18080986 A JP 18080986A JP S6336462 A JPS6336462 A JP S6336462A
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- JP
- Japan
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- character
- circuit
- dma
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- Pending
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- 238000006243 chemical reaction Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
受信文字を直並列変換回路からバッファ回路にＤＭＡ転
送し、その受信文字の判定結果によりバッファ回路から
記憶装置へＤＭＡ転送するシリアル・データ受信回路で
ある。
送し、その受信文字の判定結果によりバッファ回路から
記憶装置へＤＭＡ転送するシリアル・データ受信回路で
ある。
本発明は、高速シリアル・データの受信回路に関するも
のである。
のである。
従来のシリアル・データ受信回路においては、シリアル
・データを直並列変換回路で文字に組み立て、組み立て
られた文字が制御文字か否かをファームウェアで判別し
ていた。直並列変換回路で組み立てられた文字はＤＭＡ
によって記憶装置に書き込まれるが、制御文字の場合に
は例えばゼロ・データを書込み、後でメモリ・アドレス
・レジスタの値を−１し、バイト・カウンタの値を＋１
していた。
・データを直並列変換回路で文字に組み立て、組み立て
られた文字が制御文字か否かをファームウェアで判別し
ていた。直並列変換回路で組み立てられた文字はＤＭＡ
によって記憶装置に書き込まれるが、制御文字の場合に
は例えばゼロ・データを書込み、後でメモリ・アドレス
・レジスタの値を−１し、バイト・カウンタの値を＋１
していた。
従来のシリアル・データ受信回路では、ファームウェア
によって受信文字が制御文字か否かの判別を行っている
ため、ファームウェアの処理速度以上の高速データ受信
は不可能であった。また、高速データ受信のために、直
並列変換回路と記憶装置間で受信文字をＤＭＡ転送する
場合、受信電文より制御文字を削除するためには、ＤＭ
Ａ転送により更新された転送文字カウンタ、メモリ・ア
ドレス・レジスタの内容を１回前の転送時の値に戻す必
要があり、複雑なハードウェアを要した。
によって受信文字が制御文字か否かの判別を行っている
ため、ファームウェアの処理速度以上の高速データ受信
は不可能であった。また、高速データ受信のために、直
並列変換回路と記憶装置間で受信文字をＤＭＡ転送する
場合、受信電文より制御文字を削除するためには、ＤＭ
Ａ転送により更新された転送文字カウンタ、メモリ・ア
ドレス・レジスタの内容を１回前の転送時の値に戻す必
要があり、複雑なハードウェアを要した。
本発明は、この点に鑑みて創作されたものであって、高
速データ受信を行い得ると共に構成が簡単なシリアル・
データ受信回路を提供することを目的としている。
速データ受信を行い得ると共に構成が簡単なシリアル・
データ受信回路を提供することを目的としている。
第１図は本発明のシリアル・データ受信回路のブロック
図である。第１図において、１は記憶装置、２も記憶装
置、３は文字直並列変換回路、４はバッファ回路、５は
第１のＤＭＡ制御回路、６は第２のＤＭＡ制御回路、７
はフリップ・フロップ回路、ＳｌないしＳ５は信号線を
示している。
図である。第１図において、１は記憶装置、２も記憶装
置、３は文字直並列変換回路、４はバッファ回路、５は
第１のＤＭＡ制御回路、６は第２のＤＭＡ制御回路、７
はフリップ・フロップ回路、ＳｌないしＳ５は信号線を
示している。
記憶装置１は電文を記憶するものである。記憶装置２は
、受信文字が制御文字か否かを判別するためのものであ
り、アドレスとして受信文字が入力され、出力はフリッ
プ・フロップ回路７に保持される。記憶装置２は、例え
ばＲＡＭ等で構成され、その内容はマイクロプロセッサ
によって書換え可能である。文字直並列変換回路３は、
シリアル・インタフェースを介して送られてくる直列デ
ータを並列データに変換するものである。−文字の組み
立てが完了すると、信号線Ｓ１を介して転送要求が第１
のＤＭＡ制御回路５に送られる。第１のＤ Ｍ Ａ制御
回路５は、文字直並列変換回路３によって組み立てられ
た文字をバッファ回路４に書き込むためのものであり、
転送要求が送られてくると、信号線Ｓ２を介して書込み
指令をバッファ回路４に送る。一般のＤＭＡ制御回路で
は、転送要求信号が送られてくると、ＡＣＫ信号を返す
ようになっているが、このＡＣＫ信号チップ・セレクト
信号としてバッファ回路４に送っても良い。第２のＤＭ
Ａ制御回路６は、バッファ回路４の受信文字を記憶装置
１に書き込むためのものである。
、受信文字が制御文字か否かを判別するためのものであ
り、アドレスとして受信文字が入力され、出力はフリッ
プ・フロップ回路７に保持される。記憶装置２は、例え
ばＲＡＭ等で構成され、その内容はマイクロプロセッサ
によって書換え可能である。文字直並列変換回路３は、
シリアル・インタフェースを介して送られてくる直列デ
ータを並列データに変換するものである。−文字の組み
立てが完了すると、信号線Ｓ１を介して転送要求が第１
のＤＭＡ制御回路５に送られる。第１のＤ Ｍ Ａ制御
回路５は、文字直並列変換回路３によって組み立てられ
た文字をバッファ回路４に書き込むためのものであり、
転送要求が送られてくると、信号線Ｓ２を介して書込み
指令をバッファ回路４に送る。一般のＤＭＡ制御回路で
は、転送要求信号が送られてくると、ＡＣＫ信号を返す
ようになっているが、このＡＣＫ信号チップ・セレクト
信号としてバッファ回路４に送っても良い。第２のＤＭ
Ａ制御回路６は、バッファ回路４の受信文字を記憶装置
１に書き込むためのものである。
バッファ回路４に受信文字がセットされたときに信号線
Ｓ３上の信号はオンになり、受信文字が制御文字でない
場合には信号線Ｓ４の信号はオンとなる。第２のＤ Ｍ
Ａ制御回路６は信号Ｓ３及びＳ４の両方がオンのとき
、ＤＭＡ転送を開始する。
Ｓ３上の信号はオンになり、受信文字が制御文字でない
場合には信号線Ｓ４の信号はオンとなる。第２のＤ Ｍ
Ａ制御回路６は信号Ｓ３及びＳ４の両方がオンのとき
、ＤＭＡ転送を開始する。
ＤＭＡ転送を行う場合、信号′ｆＩＡＳ５を介してアド
レスや書込み指令が記憶装置１に送られる。
レスや書込み指令が記憶装置１に送られる。
第１図の回路の動作について説明する。１文字受信によ
り、受信文字を文字直並列変換回路３からバッファ回路
４へ第１のＤＭＡ制御回路５によりＤＭＡ転送を行い、
その受信文字の判定結果により、電信電文ならバッファ
回路４から記憶装置１へ第２のＤＭＡ制御回路６により
ＤＭＡ転送を行う。また、制御文字ならば、第２のＤＭ
Ａ制御回路６が起動しないことにより、受信文字を削除
する。或いはストップ文字ならば第２のＤＭＡ制御回路
６を起動し、ストップ文字を記憶装置１に転送すると共
に、第２のＤＭＡ制御回路６を停止させることにより１
電文の受信を終了させることを行う。
り、受信文字を文字直並列変換回路３からバッファ回路
４へ第１のＤＭＡ制御回路５によりＤＭＡ転送を行い、
その受信文字の判定結果により、電信電文ならバッファ
回路４から記憶装置１へ第２のＤＭＡ制御回路６により
ＤＭＡ転送を行う。また、制御文字ならば、第２のＤＭ
Ａ制御回路６が起動しないことにより、受信文字を削除
する。或いはストップ文字ならば第２のＤＭＡ制御回路
６を起動し、ストップ文字を記憶装置１に転送すると共
に、第２のＤＭＡ制御回路６を停止させることにより１
電文の受信を終了させることを行う。
第１のＤＭＡ制御回路５は、１文字受信により起動され
てバッファ回路４へのデータ転送を行うだけのものであ
るので、転送文字カウンタ、メモリ・アドレス・カウン
タなどは不要であり、簡単に構成できる。また、第２の
Ｄ Ｍ Ａ制御回路は例えば市販のＬＳＩなどが利用で
き、簡単なハードウェア構成で実現出来る。一方、判定
回路を書換え可能なＲＡＭを利用することにより、ファ
ームウェア等により、任意の文字コードを制御文字に指
定可能になるので、広い適用範囲に対応可能である。
てバッファ回路４へのデータ転送を行うだけのものであ
るので、転送文字カウンタ、メモリ・アドレス・カウン
タなどは不要であり、簡単に構成できる。また、第２の
Ｄ Ｍ Ａ制御回路は例えば市販のＬＳＩなどが利用で
き、簡単なハードウェア構成で実現出来る。一方、判定
回路を書換え可能なＲＡＭを利用することにより、ファ
ームウェア等により、任意の文字コードを制御文字に指
定可能になるので、広い適用範囲に対応可能である。
以上の説明から明らかなように、本発明によれば、高速
なシリアル・データ受信回路が簡単なハードウェア構成
で実現出来る。
なシリアル・データ受信回路が簡単なハードウェア構成
で実現出来る。
第１図は本発明のシリアル・データ受信回路のブロック
図である。 １と２・・・記憶装置、３・・・文字直並列変換回路、
４・・・ハソファ回路、５・・・第１のＤＭＡ制御回路
、６・・・第２のＤＭＡ制御回路、７・・・フリップ・
フロップ回路、ＳｌないしＳ５・・・信号線。
図である。 １と２・・・記憶装置、３・・・文字直並列変換回路、
４・・・ハソファ回路、５・・・第１のＤＭＡ制御回路
、６・・・第２のＤＭＡ制御回路、７・・・フリップ・
フロップ回路、ＳｌないしＳ５・・・信号線。
Claims (1)
- 【特許請求の範囲】 シリアル・データが入力される文字直並列変換回路（３
）と、 受信電文を記憶する第１の記憶装置（１）と、文字直並
列変換回路（３）によって組み立てられた受信文字を一
時記憶するバッファ回路（４）と、受信文字をアドレス
入力とし受信文字の種類に応じた制御情報を出力する書
込み可能な第２の記憶装置（２）と、 その制御情報をラッチするフリップ・フロップ回路（７
）と、 直並列変換された受信文字をバッファ回路（４）へ転送
する第１のＤＭＡ制御回路（５）と、 バッファ回路（４）からから第１の記憶装置（１）へデ
ータ転送するための第２のＤＭＡ制御回路（６）とを具
備し、 且つ第２のＤＭＡ制御回路（６）は、バッファ回路（４
）に受信文字が書き込まれたこと及びフリップ・フロッ
プ回路（７）の出力する制御情報が制御文字でないこと
を示していることを条件としてＤＭＡ転送を行うように
構成されていること を特徴とするシリアル・データ受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080986A JPS6336462A (ja) | 1986-07-31 | 1986-07-31 | シリアル・デ−タ受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18080986A JPS6336462A (ja) | 1986-07-31 | 1986-07-31 | シリアル・デ−タ受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6336462A true JPS6336462A (ja) | 1988-02-17 |
Family
ID=16089732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18080986A Pending JPS6336462A (ja) | 1986-07-31 | 1986-07-31 | シリアル・デ−タ受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6336462A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586247A (en) * | 1978-12-22 | 1980-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Communication comtroller |
| JPS57193619A (en) * | 1981-05-15 | 1982-11-29 | Bretagne Atel Chantiers | Leg of ocean working platform and construction of said working platform |
-
1986
- 1986-07-31 JP JP18080986A patent/JPS6336462A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5586247A (en) * | 1978-12-22 | 1980-06-28 | Nippon Telegr & Teleph Corp <Ntt> | Communication comtroller |
| JPS57193619A (en) * | 1981-05-15 | 1982-11-29 | Bretagne Atel Chantiers | Leg of ocean working platform and construction of said working platform |
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