JPS598057A - メモリ装置 - Google Patents
メモリ装置Info
- Publication number
- JPS598057A JPS598057A JP11573382A JP11573382A JPS598057A JP S598057 A JPS598057 A JP S598057A JP 11573382 A JP11573382 A JP 11573382A JP 11573382 A JP11573382 A JP 11573382A JP S598057 A JPS598057 A JP S598057A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- address
- data
- cpu
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 208000035708 Autosomal dominant striatal neurodegeneration Diseases 0.000 abstract description 2
- 208000036182 autosomal dominant striatal degeneration Diseases 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 4
- 238000000547 structure data Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
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- 238000005859 coupling reaction Methods 0.000 description 1
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- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
- G06F9/35—Indirect addressing
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、電子計算機等の中央演算装置からアクセスす
る際の７トレソシンクの方式として、メモリ間接ア１−
レンンクがイづ効であるようなメモリ装置に関するもの
である。
る際の７トレソシンクの方式として、メモリ間接ア１−
レンンクがイづ効であるようなメモリ装置に関するもの
である。
従来より電子計算機を用いたシステムではデータ群の構
成方法としてテーブル構造、チェーン構造、木構造など
が一般に用いられる。たとえば、第１図に示すようにテ
ーブル構造データはあるテーブル人とは異なる階層にあ
るテープ／Ｌ／Ｂ＋、Ｂ２あるいはＣ１，Ｃ２へのアク
セスをｔ＋Ｊ能にするだめにテーブルＡ内にアドレスポ
インタａｄｒ＋〜ａｄｒ ４の情報をもっている。次に
チェーン構造テークは第２図のようにデータがある順序
に従がって並へられ、このチェーンを更新しながら処理
を進めるような応用に使われるデータ構造である。また
第３図は木構造データの例で２進木リヌ１−データをメ
モリ中に構成する場合の方法を示している。
成方法としてテーブル構造、チェーン構造、木構造など
が一般に用いられる。たとえば、第１図に示すようにテ
ーブル構造データはあるテーブル人とは異なる階層にあ
るテープ／Ｌ／Ｂ＋、Ｂ２あるいはＣ１，Ｃ２へのアク
セスをｔ＋Ｊ能にするだめにテーブルＡ内にアドレスポ
インタａｄｒ＋〜ａｄｒ ４の情報をもっている。次に
チェーン構造テークは第２図のようにデータがある順序
に従がって並へられ、このチェーンを更新しながら処理
を進めるような応用に使われるデータ構造である。また
第３図は木構造データの例で２進木リヌ１−データをメ
モリ中に構成する場合の方法を示している。
以上いずれのデータ構造においても、次のデータへの連
結の手段としてアドレスポインタをもち、中火演算装置
（以下ＣＰＵと称す）はこの７１−レスポインタを順々
にたどることにより所定の情報にたどりつくように構成
されている。
結の手段としてアドレスポインタをもち、中火演算装置
（以下ＣＰＵと称す）はこの７１−レスポインタを順々
にたどることにより所定の情報にたどりつくように構成
されている。
ところでＣＰＵがこれらアドレスポインタをたどる場合
の実現手段として、間接アＦレノシンク方式を用いるの
が通常である。以下、ＣＰＵが間接アトレッシンクする
場合の従来の動作原理を第４図に従って説明する。ＧＰ
Ｕｌは丑ずメモリ３内のアドレスポインタが格納されて
いるアドレス（たとえば第１図ａ ｄ ｒｏ ）にアク
セスし、その内容（ａｄｒ＋）をＣＰＵＩ内の間接アト
１７シンク用レシヌタＩＤＡＲ２に一時記憶し、次にこ
のＩＤＡＲ２の内容をア１−゛レスとして＋１１ひメモ
リ３にアクセスすることにより実現される。このように
７１・ルスポインタの情報はＣＰＵ１によって処理を受
ける必要がないにもかかわらずデータバヌ。
の実現手段として、間接アＦレノシンク方式を用いるの
が通常である。以下、ＣＰＵが間接アトレッシンクする
場合の従来の動作原理を第４図に従って説明する。ＧＰ
Ｕｌは丑ずメモリ３内のアドレスポインタが格納されて
いるアドレス（たとえば第１図ａ ｄ ｒｏ ）にアク
セスし、その内容（ａｄｒ＋）をＣＰＵＩ内の間接アト
１７シンク用レシヌタＩＤＡＲ２に一時記憶し、次にこ
のＩＤＡＲ２の内容をア１−゛レスとして＋１１ひメモ
リ３にアクセスすることにより実現される。このように
７１・ルスポインタの情報はＣＰＵ１によって処理を受
ける必要がないにもかかわらずデータバヌ。
アドレスバスを往復するため間接アドレシンクによるデ
ータアクセス時間は遅くなるという欠点をもつ。特にチ
ェーン構造データ処理、木構造データ処理などのように
多重間接１１−レンシンクや間接アドレシンクを多用す
る応用では処理時間の増大が大きな問題になる。
ータアクセス時間は遅くなるという欠点をもつ。特にチ
ェーン構造データ処理、木構造データ処理などのように
多重間接１１−レンシンクや間接アドレシンクを多用す
る応用では処理時間の増大が大きな問題になる。
本発明は以上に述べた間接アドレシンクによるデータア
クセス時間の増大という欠点を解決することを目１′１
勺とする。
クセス時間の増大という欠点を解決することを目１′１
勺とする。
本発明は上記目的を達するだめに、間接アドレシングに
よるメモリアクセスをイアなう場合、アドレスポイント
情報を、バスを介してＣＰＵ４で転送せずにメモリ装置
内部で処理するように１１４成したものである。
よるメモリアクセスをイアなう場合、アドレスポイント
情報を、バスを介してＣＰＵ４で転送せずにメモリ装置
内部で処理するように１１４成したものである。
以下、図面を参照しながら本発明の一実施例について説
明する。
明する。
第５図は本発明の一実施例におけるメモリ装置のブロッ
ク図である。
ク図である。
同図において、４はメモリ回路で、各バッファ５、 ６
． ７を介してデータを入出力する。８けメモリ回路４
にアドレス情報を出力するアドレスラッチ回路、９は間
接アドレシングクの多重情報をラッチしてメモリ回路４
のデータを１つ読み出す毎に１ずつ減算するダウンタウ
ン回路である。
． ７を介してデータを入出力する。８けメモリ回路４
にアドレス情報を出力するアドレスラッチ回路、９は間
接アドレシングクの多重情報をラッチしてメモリ回路４
のデータを１つ読み出す毎に１ずつ減算するダウンタウ
ン回路である。
１０はタウンタウン回路９の内容が○であるか否かを示
す上口検出信号線Ｘによって外部ハスあるいはメモリ回
路４の出ツノデータのいずれかをラッチランチ回路８に
ラッチすべきかを選択するセレクタ回路、１１はゼロ検
出信号線Ｘにより外部バスとメモリ回路４のデータ信号
線とを結合するグー１−回路である。
す上口検出信号線Ｘによって外部ハスあるいはメモリ回
路４の出ツノデータのいずれかをラッチランチ回路８に
ラッチすべきかを選択するセレクタ回路、１１はゼロ検
出信号線Ｘにより外部バスとメモリ回路４のデータ信号
線とを結合するグー１−回路である。
」二組のような構成において、以下ＣＰＵとメモリ回路
を結合するバスとして、アドレスとデータがマルチプレ
クスして用いられる場合についてその動作を説明する。
を結合するバスとして、アドレスとデータがマルチプレ
クスして用いられる場合についてその動作を説明する。
まず間接アドレシング以外のアクセスにおいてはタウン
カウンタ９の内容は０の状態になっている。ＣＰＵから
メモリ装置に列してアクセスすべきアドレス情報は、レ
シーブバッファ６を通してセレクタ回路１０に入ツノさ
れる。タウンカウンタ９の内容がＱの場合は、セレクタ
回路１０はレシーブバッファ６からの信号を選択し出ノ
Ｊする。よってアドレスラッチ回路８はＣＰＵから送出
されたアドレス情報をアドレス送出信号ＡＤＳＤに同期
してとり込み、メモリ回路４に出力する。メモリ読出し
時はメモリ回路４から出力されるデータを、タウンカウ
ンタ９が○であり読出しモードであることによって活性
化されだトライステートバッファ７ ＤＴＳＤに同期してバスに出力し、応答信号ＤＴＡＫを
返えす。まだ書込み時にはＣＰＵからアトルヌに続いて
送出されてくるデータをレシーブバッファ６、活性化さ
れた１−ライスチー１−バッファ６を通し、ＣＰＵから
のデータ送出信号ＤＴＳＤに同期してメモリ回路４に格
納し応答信号ＤＴＡＫを返す。
カウンタ９の内容は０の状態になっている。ＣＰＵから
メモリ装置に列してアクセスすべきアドレス情報は、レ
シーブバッファ６を通してセレクタ回路１０に入ツノさ
れる。タウンカウンタ９の内容がＱの場合は、セレクタ
回路１０はレシーブバッファ６からの信号を選択し出ノ
Ｊする。よってアドレスラッチ回路８はＣＰＵから送出
されたアドレス情報をアドレス送出信号ＡＤＳＤに同期
してとり込み、メモリ回路４に出力する。メモリ読出し
時はメモリ回路４から出力されるデータを、タウンカウ
ンタ９が○であり読出しモードであることによって活性
化されだトライステートバッファ７ ＤＴＳＤに同期してバスに出力し、応答信号ＤＴＡＫを
返えす。まだ書込み時にはＣＰＵからアトルヌに続いて
送出されてくるデータをレシーブバッファ６、活性化さ
れた１−ライスチー１−バッファ６を通し、ＣＰＵから
のデータ送出信号ＤＴＳＤに同期してメモリ回路４に格
納し応答信号ＤＴＡＫを返す。
次にｎ重間接アドレノシンクによるアクセスの場合につ
いて説明する。捷ずＣＰＵから出力されるアドレス情報
を上記と同様に７１−レスラッチ回路８にとり込む。次
にＣＰＵから出力される多重度情報ｎをレシーブ／＜ソ
ファ６を通してタウンカウンタ９に送出信号ｎＳＤに同
期して七ノ１−する。
いて説明する。捷ずＣＰＵから出力されるアドレス情報
を上記と同様に７１−レスラッチ回路８にとり込む。次
にＣＰＵから出力される多重度情報ｎをレシーブ／＜ソ
ファ６を通してタウンカウンタ９に送出信号ｎＳＤに同
期して七ノ１−する。
メモリ読出し時はメモリ回路４から出力されるデータは
、ダウンカウンタ９の内容が○でないことからセレクタ
回路１０で選択されアドレスランチ回路８にラッチされ
る。ダウンカウンタ９は１回のメモリアクセスにより１
減じられる。以」二のメモリ読出し、アドレスラッチ、
タウンカウンタ・ディクリメントをくり返し、タウンカ
ウンタ９がＱになった時点でトライステ−トハノファ７
が活性化され、ＣＰＵからのデータ要求信号ＤＴＳＤに
同期してデータがバスに出力し、応答信号ＤＴＡＫを返
す。また書込み時には同様にダウンカウンタ９が○にな
った時点が活性化されだＩ・うイステートバッファ５を
通し、ｃｐｔｒからのテーク送出信号ＤＴＳＤに同期し
てテ−りをメモリ回路４にとり込み、応答信号ＤＴＡＫ
を返す。
、ダウンカウンタ９の内容が○でないことからセレクタ
回路１０で選択されアドレスランチ回路８にラッチされ
る。ダウンカウンタ９は１回のメモリアクセスにより１
減じられる。以」二のメモリ読出し、アドレスラッチ、
タウンカウンタ・ディクリメントをくり返し、タウンカ
ウンタ９がＱになった時点でトライステ−トハノファ７
が活性化され、ＣＰＵからのデータ要求信号ＤＴＳＤに
同期してデータがバスに出力し、応答信号ＤＴＡＫを返
す。また書込み時には同様にダウンカウンタ９が○にな
った時点が活性化されだＩ・うイステートバッファ５を
通し、ｃｐｔｒからのテーク送出信号ＤＴＳＤに同期し
てテ−りをメモリ回路４にとり込み、応答信号ＤＴＡＫ
を返す。
なお以」二の説明で、最終に残されているアドレス情報
をもとにさらに間接ア１−レソシンクする場合は最初に
述べたＣＰＵからのアドレス情報を７トレスラソチ回路
８にセットする必要はない。まだ上記の説明におけるダ
ウンカウンタ９のかわりに外部バスから七ノドでき、メ
モリ回路４から１データを読出すとり七ノ１−されるフ
リップフロップを用い、フリップフロップかり七ソト状
、■である時に上記説明のタウンカウンタ９の内容が０
の時と同様の動作をさせるようにして、１重の間接アト
レッシンク１ｊＪ能なメモリ装置としてもよい。
をもとにさらに間接ア１−レソシンクする場合は最初に
述べたＣＰＵからのアドレス情報を７トレスラソチ回路
８にセットする必要はない。まだ上記の説明におけるダ
ウンカウンタ９のかわりに外部バスから七ノドでき、メ
モリ回路４から１データを読出すとり七ノ１−されるフ
リップフロップを用い、フリップフロップかり七ソト状
、■である時に上記説明のタウンカウンタ９の内容が０
の時と同様の動作をさせるようにして、１重の間接アト
レッシンク１ｊＪ能なメモリ装置としてもよい。
以上のように本発明は間接ア１−レノシンクによるメモ
リアクセスを行なう場合、アト゛レヌポインタ情報をバ
スを介してＣＰＵ４で転送せずにメモリ装置内部で処理
することにより、高速のデータアクセスかｑＪ能になる
。すなわち間接アドレノシンクや多重間接アドレノシン
クを多用するチェーン構造データ処理や木構造テーク処
理などの応用にり］シて、その効果は大なるものかある
。
リアクセスを行なう場合、アト゛レヌポインタ情報をバ
スを介してＣＰＵ４で転送せずにメモリ装置内部で処理
することにより、高速のデータアクセスかｑＪ能になる
。すなわち間接アドレノシンクや多重間接アドレノシン
クを多用するチェーン構造データ処理や木構造テーク処
理などの応用にり］シて、その効果は大なるものかある
。
第１図はテーブル構造をもつテ−りの構成方法を説明す
る図、第２図はチェーン構造をもつテークの構成方法を
説明する図、第３図は木構造をもつデータの構成方法を
説明する図、第４図は従来の間接アドレノシンクを実現
するブロック図、第６図は本発明の一実施例におけるメ
モリ装置のブロック図である。 ４・ メモリ回路、６ ・・ア１−レヌラノチ回路、６
・・ セレクタ回路。 代即人の氏名 ノｆ理士 中 尾 敏 男 ほか１名第
１図 第２図 第３図 第４図 第５図 ０ ” ｖ
ｒＡｙ。
る図、第２図はチェーン構造をもつテークの構成方法を
説明する図、第３図は木構造をもつデータの構成方法を
説明する図、第４図は従来の間接アドレノシンクを実現
するブロック図、第６図は本発明の一実施例におけるメ
モリ装置のブロック図である。 ４・ メモリ回路、６ ・・ア１−レヌラノチ回路、６
・・ セレクタ回路。 代即人の氏名 ノｆ理士 中 尾 敏 男 ほか１名第
１図 第２図 第３図 第４図 第５図 ０ ” ｖ
ｒＡｙ。
Claims (1)
- ア１−レヌ情報を人力し、データを入出力するメモリ回
路と、前記メモリ回路に苅しア１−゛レス情報を出力す
るアトルスラソチ回路と、前記アドレスランチ回路に列
し外部バスあるいは前記メモリ回
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11573382A JPS598057A (ja) | 1982-07-02 | 1982-07-02 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11573382A JPS598057A (ja) | 1982-07-02 | 1982-07-02 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598057A true JPS598057A (ja) | 1984-01-17 |
Family
ID=14669741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11573382A Pending JPS598057A (ja) | 1982-07-02 | 1982-07-02 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS598057A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205451A (ja) * | 1986-03-06 | 1987-09-10 | Nec Corp | 反復読み出しメモリ |
-
1982
- 1982-07-02 JP JP11573382A patent/JPS598057A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62205451A (ja) * | 1986-03-06 | 1987-09-10 | Nec Corp | 反復読み出しメモリ |
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