JPH01310463A - 緩衝記憶装置 - Google Patents
緩衝記憶装置Info
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- JPH01310463A JPH01310463A JP63142299A JP14229988A JPH01310463A JP H01310463 A JPH01310463 A JP H01310463A JP 63142299 A JP63142299 A JP 63142299A JP 14229988 A JP14229988 A JP 14229988A JP H01310463 A JPH01310463 A JP H01310463A
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- 230000010365 information processing Effects 0.000 claims description 6
- 230000006870 function Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- PCTMTFRHKVHKIS-BMFZQQSSSA-N (1s,3r,4e,6e,8e,10e,12e,14e,16e,18s,19r,20r,21s,25r,27r,30r,31r,33s,35r,37s,38r)-3-[(2r,3s,4s,5s,6r)-4-amino-3,5-dihydroxy-6-methyloxan-2-yl]oxy-19,25,27,30,31,33,35,37-octahydroxy-18,20,21-trimethyl-23-oxo-22,39-dioxabicyclo[33.3.1]nonatriaconta-4,6,8,10 Chemical compound C1C=C2C[C@@H](OS(O)(=O)=O)CC[C@]2(C)[C@@H]2[C@@H]1[C@@H]1CC[C@H]([C@H](C)CCCC(C)C)[C@@]1(C)CC2.O[C@H]1[C@@H](N)[C@H](O)[C@@H](C)O[C@H]1O[C@H]1/C=C/C=C/C=C/C=C/C=C/C=C/C=C/[C@H](C)[C@@H](O)[C@@H](C)[C@H](C)OC(=O)C[C@H](O)C[C@H](O)CC[C@@H](O)[C@H](O)C[C@H](O)C[C@](O)(C[C@H](O)[C@H]2C(O)=O)O[C@H]2C1 PCTMTFRHKVHKIS-BMFZQQSSSA-N 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1668—Details of memory controller
- G06F13/1678—Details of memory controller using bus width
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置内の緩衝記憶装置に関する。
通常、情報処理装置において、プロセッサの処理する基
本データバイト長と主記憶−プロセッサ間のデータバス
のバイト長は同じである。しがしこの情報処理装置に基
本データバイト長が異なるプロセッサを付加する場合が
生じる。
本データバイト長と主記憶−プロセッサ間のデータバス
のバイト長は同じである。しがしこの情報処理装置に基
本データバイト長が異なるプロセッサを付加する場合が
生じる。
たとえば、ホストプロセッサに専用プロセッサを付加し
、特殊な処理の性能を向上させようとする場合がその一
例である。
、特殊な処理の性能を向上させようとする場合がその一
例である。
この場合には、従来、（１）付加されるプロセッサとそ
の基本データバイト長のデータバスで接続される専用メ
モリを設けるか、あるいは（２）付加されるプロセッサ
と緩衝記憶装置間あるいはＭ衝記憶装置と主記憶間にバ
イト長変換回路を設けるかのいずれかであった。
の基本データバイト長のデータバスで接続される専用メ
モリを設けるか、あるいは（２）付加されるプロセッサ
と緩衝記憶装置間あるいはＭ衝記憶装置と主記憶間にバ
イト長変換回路を設けるかのいずれかであった。
上述した従来技術のうちの（１）においては、専用メモ
リと主記憶間のデータ転送が必要であるため、それ用の
ハードウェアと専用メモリ自身のハードウェアとが増加
するという欠点がある。また、従来技術の（２）におい
ては、バイト長変換回路によりデータ転送の性能が低下
するという欠点がある。
リと主記憶間のデータ転送が必要であるため、それ用の
ハードウェアと専用メモリ自身のハードウェアとが増加
するという欠点がある。また、従来技術の（２）におい
ては、バイト長変換回路によりデータ転送の性能が低下
するという欠点がある。
本発明の緩衝記憶装置は、プロセッサの扱うデータの基
本バイト長と、主記憶と該プロセッサ間のバスのバイト
長が異なる情報処理装置における緩衝記憶装置において
、 ブロックサイズを前記プロセッサの基本バイト長と前記
バスのバイト長との最小公倍数とし、バイト長の大きな
方から小さな方に向けてのデータ転送時には、転送デー
タを分割し小さなバイト長に変換して転送し、 またバイト長の小さな方から大きな方に向けてのデータ
転送時には、複数回で転送されてきたデータをまとめて
大きなバイト長に変換して転送することを特徴とする。
本バイト長と、主記憶と該プロセッサ間のバスのバイト
長が異なる情報処理装置における緩衝記憶装置において
、 ブロックサイズを前記プロセッサの基本バイト長と前記
バスのバイト長との最小公倍数とし、バイト長の大きな
方から小さな方に向けてのデータ転送時には、転送デー
タを分割し小さなバイト長に変換して転送し、 またバイト長の小さな方から大きな方に向けてのデータ
転送時には、複数回で転送されてきたデータをまとめて
大きなバイト長に変換して転送することを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の緩衝記憶装置の情報処理装置内での位
置を示す概略図である。
置を示す概略図である。
第１図において、１は基本バイト長を４バイトとするプ
ロセッサ、２はプロセッサ１用の緩衝記憶装置、３は基
本バイト長を５バイトとするプロセッサ、４は本発明の
一実施例の緩衝記憶装置、５は主記憶である。
ロセッサ、２はプロセッサ１用の緩衝記憶装置、３は基
本バイト長を５バイトとするプロセッサ、４は本発明の
一実施例の緩衝記憶装置、５は主記憶である。
プロセッサ１とＭ街記憶装置２問および緩衝記憶装置２
と主記憶５間のインタフェースは４バイトである。プロ
セッサ２と緩衝記憶装置４間のインタフェースは５バイ
ト、緩衝記憶装置４と主記憶５間のインタフェースは４
バイトであり、緩衝記憶装置４において、４バイト−５
バイトの変換がなされている。
と主記憶５間のインタフェースは４バイトである。プロ
セッサ２と緩衝記憶装置４間のインタフェースは５バイ
ト、緩衝記憶装置４と主記憶５間のインタフェースは４
バイトであり、緩衝記憶装置４において、４バイト−５
バイトの変換がなされている。
第２図は第１図における緩衝記憶装置４の詳細を示すブ
ロック図である。
ロック図である。
第２図において、６はプロセッサ３からの主記憶アドレ
ス３２バイトを格納するアドレスレジスタ、７はプロセ
ッサ３からの５バイトデータを格納するデータレジスタ
、８は主記憶５からの４バイトデータを２回分格納する
８バイト幅のデータレジスタ、９はレジスタ８内の８バ
イトから５バイトに変換するための選択回路、１０はデ
ータレジスタ７と選択回路９のうちのいずれかの出力を
選択する選択回路、１１はデータレジスタ７からの５バ
イトのデータを４バイトに変換するための選択回路、１
２はデータメモリ１７と選択回路１０のうちのいずれか
の出力と選択する選択回路、１３はアドレスレジスタ６
からのアドレスとアドレスメモリ１６からのアドレスを
比較する比較回路、１４はアドレスレジスタ６からのア
ドレスを２ビツト右シフトするシフタ、１５はアドレス
レジスタ６からのアドレスとシフタ１４からのアドレス
を加算する加算回路、１６はデータメモリ１７に格納さ
れているデータに対応する主記憶アドレスの上位部分が
書込まれており下位部分により索引するようになってい
るアドレスメモリ、１７は主記憶５内のデータの一部を
格納するメモリでありアドレスメモリ１６内の主記憶ア
ドレスに対応するデータが格納されている。
ス３２バイトを格納するアドレスレジスタ、７はプロセ
ッサ３からの５バイトデータを格納するデータレジスタ
、８は主記憶５からの４バイトデータを２回分格納する
８バイト幅のデータレジスタ、９はレジスタ８内の８バ
イトから５バイトに変換するための選択回路、１０はデ
ータレジスタ７と選択回路９のうちのいずれかの出力を
選択する選択回路、１１はデータレジスタ７からの５バ
イトのデータを４バイトに変換するための選択回路、１
２はデータメモリ１７と選択回路１０のうちのいずれか
の出力と選択する選択回路、１３はアドレスレジスタ６
からのアドレスとアドレスメモリ１６からのアドレスを
比較する比較回路、１４はアドレスレジスタ６からのア
ドレスを２ビツト右シフトするシフタ、１５はアドレス
レジスタ６からのアドレスとシフタ１４からのアドレス
を加算する加算回路、１６はデータメモリ１７に格納さ
れているデータに対応する主記憶アドレスの上位部分が
書込まれており下位部分により索引するようになってい
るアドレスメモリ、１７は主記憶５内のデータの一部を
格納するメモリでありアドレスメモリ１６内の主記憶ア
ドレスに対応するデータが格納されている。
本実施例においで、ブロックサイズは、プロセッタ３の
扱うデータ幅５バイトと主記憶５のデータ幅４バイトの
最小公倍数である２０バイトとする。また、データメモ
リ１７は５バイトデータを１０２４個格納できる。アド
レスレジスタ６にはプロセッサ３からの５バイトを単位
とするアドレスが格納されており、データメモリ１７は
その下位１０ビツトがアドレスとなる。また、ブロック
サイズは２０バイトであるから（１０２４Ｘ５）／ （
５Ｘ４）＝２５６ブロツクが格納できる。
扱うデータ幅５バイトと主記憶５のデータ幅４バイトの
最小公倍数である２０バイトとする。また、データメモ
リ１７は５バイトデータを１０２４個格納できる。アド
レスレジスタ６にはプロセッサ３からの５バイトを単位
とするアドレスが格納されており、データメモリ１７は
その下位１０ビツトがアドレスとなる。また、ブロック
サイズは２０バイトであるから（１０２４Ｘ５）／ （
５Ｘ４）＝２５６ブロツクが格納できる。
アドレスメモリ１６はブロック単位のアドレス２５６個
と格納しており、データメモリ１７のアクセスに使用さ
れるアドレス１０ビツトのうち上位８ビツトがアドレス
として使用される。また格納されるアドレスは３２ビツ
トのうち上位の２２ビツトである。
と格納しており、データメモリ１７のアクセスに使用さ
れるアドレス１０ビツトのうち上位８ビツトがアドレス
として使用される。また格納されるアドレスは３２ビツ
トのうち上位の２２ビツトである。
次に第１図に基いて本実施例の動作を詳細に説明する。
（１）プロセッサ３が主記憶５からデータを読む場合
プロセッサ３は３２ビツトアドレスをアドレスレジスタ
６に転送する。アドレスレジスタ６からのアドレス８ビ
ツトがアドレスメモリ１６に与えられる。アドレスメモ
リ１６から読み出されたアドレス２２ビツトと、アドレ
スレジスタ６内の上位アドレス２２ビツトが比較回路１
６で比較され一致が調べられる。
６に転送する。アドレスレジスタ６からのアドレス８ビ
ツトがアドレスメモリ１６に与えられる。アドレスメモ
リ１６から読み出されたアドレス２２ビツトと、アドレ
スレジスタ６内の上位アドレス２２ビツトが比較回路１
６で比較され一致が調べられる。
もし一致すれば、データメモリ１７にはアドレスレジス
タ６内のアドレスに対応する主記憶上のデータが格納さ
れており、選択回路１２を通してデータメモリ１７内の
データがプロセッサ３に転送される。
タ６内のアドレスに対応する主記憶上のデータが格納さ
れており、選択回路１２を通してデータメモリ１７内の
データがプロセッサ３に転送される。
もし一致しなければ以下のようになる。
アドレスレジスタ６からのアドレスをシフタ１４で右２
ビツトシフトし、シフト前のアドレスと加算回路１５に
より加算し、主記憶５に対し続出し要求とともに送出す
る。主記憶５がブロックの先頭から４バイトずつデータ
を転送してくると、まずデータレジスタ８の左半分に受
取り、次に右半分に受とる。この時点で、左からバイト
（第１図の’ＡＢＣＤＡ”）を選択回路９によって選択
し、選択回路１０を通してデータメモリ１７に書込む。
ビツトシフトし、シフト前のアドレスと加算回路１５に
より加算し、主記憶５に対し続出し要求とともに送出す
る。主記憶５がブロックの先頭から４バイトずつデータ
を転送してくると、まずデータレジスタ８の左半分に受
取り、次に右半分に受とる。この時点で、左からバイト
（第１図の’ＡＢＣＤＡ”）を選択回路９によって選択
し、選択回路１０を通してデータメモリ１７に書込む。
次にまた左半分に４バイトデータを受取り、第２図のよ
うに、“Ｂ’ ＣＤ’ ＡＢ“′を選択回路って選択し
データメモリ１７に書込む。次に、４バイトを右半分に
受取り選択回路９で“’ＣＤＡ’Ｂ’ Ｃ’″′と選択
して、データメモリ１７に書込む。最後に、４バイトを
左半分に受取り選択回路９で°’Ｄ’ＡＢＣＤ”を選択
しデータメモリ１７に書込む。
うに、“Ｂ’ ＣＤ’ ＡＢ“′を選択回路って選択し
データメモリ１７に書込む。次に、４バイトを右半分に
受取り選択回路９で“’ＣＤＡ’Ｂ’ Ｃ’″′と選択
して、データメモリ１７に書込む。最後に、４バイトを
左半分に受取り選択回路９で°’Ｄ’ＡＢＣＤ”を選択
しデータメモリ１７に書込む。
このようにして、１ブロツク２０バイトをデータメモリ
１７に書込んでゆくのと平行し、アドレスレジスタ６内
のアドレスの最下位２０ビツトの“００″〜“１１″に
したがって’Ａ Ｂ ＣＤ Ａ ’″“〜“Ｄ’ＡＢＣ
Ｄ”のいずれかのデータ５バイトを選択回路１０．選択
回路１２を通してプロセッサ３に転送する。
１７に書込んでゆくのと平行し、アドレスレジスタ６内
のアドレスの最下位２０ビツトの“００″〜“１１″に
したがって’Ａ Ｂ ＣＤ Ａ ’″“〜“Ｄ’ＡＢＣ
Ｄ”のいずれかのデータ５バイトを選択回路１０．選択
回路１２を通してプロセッサ３に転送する。
（２）プロセッサが主記憶５にデータを書込む場合
プロセッサ３はアドレスとアドレスレジスタ６に、５バ
イトデータをデータレジスタ７に転送する。（１）と同
様にアドレスメモリ１６からアドレスを読出し比較回路
１３によりアドレスレジスタ６の内容と比較して一致を
調べる。
イトデータをデータレジスタ７に転送する。（１）と同
様にアドレスメモリ１６からアドレスを読出し比較回路
１３によりアドレスレジスタ６の内容と比較して一致を
調べる。
もし一致すれば、データレジスタ７からの５バイトデー
タを選択回路１０を通して、データメモリ１７の対応す
るところに書込む。同時に、選択回路１１によりデータ
レジスタ７からのデータを２回に分割して転送する。選
択はアドレスレジスタ６内のアドレスの最下位２ビツト
による。パ００″であれば”’０１２３” 、”４ＸＸ
Ｘ”、０１″であれば’ＸＯ１２” 、”３４ＸＸ”、
“１０゛′であれば”ＸＸ０Ｉ”、 “２３４Ｘ’”
、１１″であれば“ＸＸＸＤ” 、”１２３４”を選択
する。（第１図に示すように、この数字はデータレジス
タ７内のバイト位置に相当し、Ｘは書込まないバイト位
置を示す） もし不一致であれば、データメモリ１７には書込まず、
選択回路４４を介して主記憶５に転送するのみである。
タを選択回路１０を通して、データメモリ１７の対応す
るところに書込む。同時に、選択回路１１によりデータ
レジスタ７からのデータを２回に分割して転送する。選
択はアドレスレジスタ６内のアドレスの最下位２ビツト
による。パ００″であれば”’０１２３” 、”４ＸＸ
Ｘ”、０１″であれば’ＸＯ１２” 、”３４ＸＸ”、
“１０゛′であれば”ＸＸ０Ｉ”、 “２３４Ｘ’”
、１１″であれば“ＸＸＸＤ” 、”１２３４”を選択
する。（第１図に示すように、この数字はデータレジス
タ７内のバイト位置に相当し、Ｘは書込まないバイト位
置を示す） もし不一致であれば、データメモリ１７には書込まず、
選択回路４４を介して主記憶５に転送するのみである。
以上説明したように、緩衝記憶装置にバイト長変換機能
を持たせることにより、性能を低下させず少ないハード
ウェア量で、異なる基本バイト長を持つプロセッサが同
一主記憶を共有できるという効果がある。
を持たせることにより、性能を低下させず少ないハード
ウェア量で、異なる基本バイト長を持つプロセッサが同
一主記憶を共有できるという効果がある。
第１図は本発明の一実施例を示す概略図、第２図は第１
図で示される緩衝記憶装置の詳細ブロック図である。 １．３・・・プロセッサ、２，４・・・Ｍ街記憶装置、
５・・・主記憶、６・・・アドレスレジスタ、７，８・
・・データレジスタ、９，１０，１１．１２・・・選択
回路、１３・・・比較回路、１４・・・シフタ、１５・
・・加算回路、１６・・・アドレスメモリ、１７・・・
データメモリ。
図で示される緩衝記憶装置の詳細ブロック図である。 １．３・・・プロセッサ、２，４・・・Ｍ街記憶装置、
５・・・主記憶、６・・・アドレスレジスタ、７，８・
・・データレジスタ、９，１０，１１．１２・・・選択
回路、１３・・・比較回路、１４・・・シフタ、１５・
・・加算回路、１６・・・アドレスメモリ、１７・・・
データメモリ。
Claims (1)
- 【特許請求の範囲】 プロセッサの扱うデータの基本バイト長と、主記憶と該
プロセッサ間のバスのバイト長が異なる情報処理装置に
おける緩衝記憶装置において、ブロックサイズを前記プ
ロセッサの基本バイト長と前記バスのバイト長との最小
公倍数とし、バイト長の大きな方から小さな方に向けて
のデータ転送時には、転送データを分割し小さなバイト
長に変換して転送し、 またバイト長の小さな方から大きな方に向けてのデータ
転送時には、複数回で転送されてきたデータをまとめて
大きなバイト長に変換して転送することを特徴とする緩
衝記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142299A JPH01310463A (ja) | 1988-06-08 | 1988-06-08 | 緩衝記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63142299A JPH01310463A (ja) | 1988-06-08 | 1988-06-08 | 緩衝記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01310463A true JPH01310463A (ja) | 1989-12-14 |
Family
ID=15312149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63142299A Pending JPH01310463A (ja) | 1988-06-08 | 1988-06-08 | 緩衝記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01310463A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940756A1 (en) * | 1998-01-30 | 1999-09-08 | STMicroelectronics Limited | Shared memory access |
-
1988
- 1988-06-08 JP JP63142299A patent/JPH01310463A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0940756A1 (en) * | 1998-01-30 | 1999-09-08 | STMicroelectronics Limited | Shared memory access |
| US6675267B2 (en) | 1998-01-30 | 2004-01-06 | Stmicroelectronics Limited | Shared memory access by multiple controllers having different bus widths |
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