JP2003345650A - フラッシュメモリシステム - Google Patents
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- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 電源がフェイルした場合でも支障なくシステ
ム全体の内容にアクセスすることができる、信頼性の高
いフラッシュメモリシステムを提供する。 【解決手段】 フラッシュメモリシステムには、接続用
コネクタ１と、ＣＰＵ２と、２つのフラッシュメモリ
３、４と、バッファメモリ５と、２つの論理／物理アド
レス変換用メモリ６、７と、ＥＣＣ回路８とが設けられ
ている。接続用コネクタ１とＣＰＵ２とは、システムイ
ンタフェースバス１０を介して互いに接続されている。
ＣＰＵ２と、両フラッシュメモリ３、４と、バッファメ
モリ５と、両論理／物理アドレス変換用メモリ６、７
と、ＥＣＣ回路８とは、システムバス１１を介して互い
に接続されている。このフラッシュメモリシステムで
は、各フラッシュメモリ３、４毎に個別的に論理／物理
アドレス変換用メモリ６、７が設けられ、その信頼性が
高められている。
ム全体の内容にアクセスすることができる、信頼性の高
いフラッシュメモリシステムを提供する。 【解決手段】 フラッシュメモリシステムには、接続用
コネクタ１と、ＣＰＵ２と、２つのフラッシュメモリ
３、４と、バッファメモリ５と、２つの論理／物理アド
レス変換用メモリ６、７と、ＥＣＣ回路８とが設けられ
ている。接続用コネクタ１とＣＰＵ２とは、システムイ
ンタフェースバス１０を介して互いに接続されている。
ＣＰＵ２と、両フラッシュメモリ３、４と、バッファメ
モリ５と、両論理／物理アドレス変換用メモリ６、７
と、ＥＣＣ回路８とは、システムバス１１を介して互い
に接続されている。このフラッシュメモリシステムで
は、各フラッシュメモリ３、４毎に個別的に論理／物理
アドレス変換用メモリ６、７が設けられ、その信頼性が
高められている。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
を用いたフラッシュメモリシステムの回路構成に関する
ものである。
を用いたフラッシュメモリシステムの回路構成に関する
ものである。
【０００２】
【従来の技術】電気的に記憶内容を書き換えることがで
きるフラッシュメモリは、バックアップ電源を必要とせ
ず、書き込み速度が速く、かつ大容量化が容易であると
いった利点を有する。このため、フラッシュメモリは、
例えば、携帯電話の記憶装置、パソコンの外部記憶装
置、デジタルカメラの記憶装置などに幅広く用いられて
いる（例えば、特開平５−２１６７８０号公報、特開平
１１−３９２２１号公報、特開２００１−５１８８３号
公報参照）。
きるフラッシュメモリは、バックアップ電源を必要とせ
ず、書き込み速度が速く、かつ大容量化が容易であると
いった利点を有する。このため、フラッシュメモリは、
例えば、携帯電話の記憶装置、パソコンの外部記憶装
置、デジタルカメラの記憶装置などに幅広く用いられて
いる（例えば、特開平５−２１６７８０号公報、特開平
１１−３９２２１号公報、特開２００１−５１８８３号
公報参照）。
【０００３】図５は、このようなフラッシュメモリを用
いた従来のフラッシュメモリシステムの構成を示してい
る。図５に示すように、この従来のフラッシュメモリに
は、接続用コネクタ１０１と、ＣＰＵ１０２と、第１フ
ラッシュメモリ１０３と、第２フラッシュメモリ１０４
と、バッファメモリ１０５と、論理／物理アドレス変換
用メモリ１０６と、ＥＣＣ回路１０８とが設けられてい
る。接続用コネクタ１０１とＣＰＵ１０２とは、システ
ムインタフェースバス１１０を介して互いに接続されて
いる。また、ＣＰＵ１０２と、両フラッシュメモリ１０
３、１０４と、バッファメモリ１０５と、論理／物理ア
ドレス変換用メモリ１０６と、ＥＣＣ回路１０８とは、
システムバス１１１を介して互いに接続されている。
いた従来のフラッシュメモリシステムの構成を示してい
る。図５に示すように、この従来のフラッシュメモリに
は、接続用コネクタ１０１と、ＣＰＵ１０２と、第１フ
ラッシュメモリ１０３と、第２フラッシュメモリ１０４
と、バッファメモリ１０５と、論理／物理アドレス変換
用メモリ１０６と、ＥＣＣ回路１０８とが設けられてい
る。接続用コネクタ１０１とＣＰＵ１０２とは、システ
ムインタフェースバス１１０を介して互いに接続されて
いる。また、ＣＰＵ１０２と、両フラッシュメモリ１０
３、１０４と、バッファメモリ１０５と、論理／物理ア
ドレス変換用メモリ１０６と、ＥＣＣ回路１０８とは、
システムバス１１１を介して互いに接続されている。
【０００４】ここで、接続用コネクタ１０１は、データ
処理システム（図示せず）とのインタフェースとなる。
ＣＰＵ１０２は、両フラッシュメモリ１０３、１０４に
対するデータの読み出しおよび書き込みを制御するとと
もに、データ処理システムとのインタフェースを制御す
る。両フラッシュメモリ１０３、１０４は、データを格
納（記憶）する。バッファメモリ１０５は、両フラッシ
ュメモリ１０３、１０４に対するデータの読み出しおよ
び書き込みに際して、データを一時的に格納（記憶）す
る。論理／物理アドレス変換用メモリ１０６は、データ
処理システムが要求する論理アドレスを両フラッシュメ
モリ１０３、１０４の物理アドレスに変換する。ＥＣＣ
回路１０８は、データの誤り制御を行う。
処理システム（図示せず）とのインタフェースとなる。
ＣＰＵ１０２は、両フラッシュメモリ１０３、１０４に
対するデータの読み出しおよび書き込みを制御するとと
もに、データ処理システムとのインタフェースを制御す
る。両フラッシュメモリ１０３、１０４は、データを格
納（記憶）する。バッファメモリ１０５は、両フラッシ
ュメモリ１０３、１０４に対するデータの読み出しおよ
び書き込みに際して、データを一時的に格納（記憶）す
る。論理／物理アドレス変換用メモリ１０６は、データ
処理システムが要求する論理アドレスを両フラッシュメ
モリ１０３、１０４の物理アドレスに変換する。ＥＣＣ
回路１０８は、データの誤り制御を行う。
【０００５】この従来のフラッシュメモリシステムにお
いては、データ処理システムから送られてきたデータ
は、接続用コネクタ１０１とシステムインタフェースバ
ス１１０とを介してＣＰＵ１０２に入力された後、バッ
ファメモリ１０５に一旦格納される。ＣＰＵ１０２は、
バッファメモリ１０５に格納されたデータを、第１フラ
ッシュメモリ１０３または第２フラッシュメモリ１０４
に書き込む。このときの各フラッシュメモリ１０３、１
０４の書き込みアドレスは、データ処理システム側から
指定された論理アドレスではなく、論理／物理変換用メ
モリ１０６で変換された物理アドレスである。書き込み
データは、ＥＣＣ回路１０８にも入力される。ＥＣＣ回
路１０８は、このデータに対するＥＣＣコードを計算す
る。ＣＰＵ１０２は、このＥＣＣコードを、物理アドレ
スのＥＣＣコードデータとして各フラッシュメモリ１０
３、１０４に書き込む。
いては、データ処理システムから送られてきたデータ
は、接続用コネクタ１０１とシステムインタフェースバ
ス１１０とを介してＣＰＵ１０２に入力された後、バッ
ファメモリ１０５に一旦格納される。ＣＰＵ１０２は、
バッファメモリ１０５に格納されたデータを、第１フラ
ッシュメモリ１０３または第２フラッシュメモリ１０４
に書き込む。このときの各フラッシュメモリ１０３、１
０４の書き込みアドレスは、データ処理システム側から
指定された論理アドレスではなく、論理／物理変換用メ
モリ１０６で変換された物理アドレスである。書き込み
データは、ＥＣＣ回路１０８にも入力される。ＥＣＣ回
路１０８は、このデータに対するＥＣＣコードを計算す
る。ＣＰＵ１０２は、このＥＣＣコードを、物理アドレ
スのＥＣＣコードデータとして各フラッシュメモリ１０
３、１０４に書き込む。
【０００６】データ書き込み時には、各フラッシュメモ
リ１０３、１０４は書き込み不良となることがあるが、
この場合は、冗長領域を利用してデータを書き込み、こ
れに伴って、論理／物理変換用メモリ１０６のデータ
も、ＣＰＵ２によって変更される。変更された論理／物
理変換用メモリ１０６のデータは、第１フラッシュメモ
リ１０３または第２フラッシュメモリ１０４に書き込ま
れ、フラッシュメモリシステムの電源がオフされた際に
も、正常に動作するようになっている。
リ１０３、１０４は書き込み不良となることがあるが、
この場合は、冗長領域を利用してデータを書き込み、こ
れに伴って、論理／物理変換用メモリ１０６のデータ
も、ＣＰＵ２によって変更される。変更された論理／物
理変換用メモリ１０６のデータは、第１フラッシュメモ
リ１０３または第２フラッシュメモリ１０４に書き込ま
れ、フラッシュメモリシステムの電源がオフされた際に
も、正常に動作するようになっている。
【０００７】データ読み出し時には、ＣＰＵ１０２は、
データ処理システムにより指定された論理アドレスに対
応する物理アドレスを論理／物理変換用メモリ１０６か
ら読み出し、第１フラッシュメモリ１０３または第２フ
ラッシュメモリ１０４のデータをバッファメモリ１０５
に一旦格納する。このように読み出されたデータは、Ｅ
ＣＣ回路１０８にも入力され、ここで読み出しデータと
ＥＣＣコードとからデータに誤りがないかどうかが計算
（判定）される。計算の結果、読み出しデータが正常で
あれば、ＣＰＵ１０２は、バッファメモリ１０５のデー
タをデータ処理システムに出力する。読み出しデータに
誤りがあり、かつこの誤りがＥＣＣ回路１０８で訂正可
能であれば、ＣＰＵ１０２は、ＥＣＣ回路１０８のデー
タを利用してバッファメモリ１０５のデータの訂正を行
った後、バッファメモリ１０５のデータをデータ処理シ
ステムに出力する。
データ処理システムにより指定された論理アドレスに対
応する物理アドレスを論理／物理変換用メモリ１０６か
ら読み出し、第１フラッシュメモリ１０３または第２フ
ラッシュメモリ１０４のデータをバッファメモリ１０５
に一旦格納する。このように読み出されたデータは、Ｅ
ＣＣ回路１０８にも入力され、ここで読み出しデータと
ＥＣＣコードとからデータに誤りがないかどうかが計算
（判定）される。計算の結果、読み出しデータが正常で
あれば、ＣＰＵ１０２は、バッファメモリ１０５のデー
タをデータ処理システムに出力する。読み出しデータに
誤りがあり、かつこの誤りがＥＣＣ回路１０８で訂正可
能であれば、ＣＰＵ１０２は、ＥＣＣ回路１０８のデー
タを利用してバッファメモリ１０５のデータの訂正を行
った後、バッファメモリ１０５のデータをデータ処理シ
ステムに出力する。
【０００８】
【発明が解決しようとする課題】ところで、このような
従来のフラッシュメモリシステムにおいて、一方がほと
んど書き込みを行わないフラッシュメモリ領域であり、
もう一方が、ユーザ領域であって頻繁にデータの書き換
えを行うフラッシュメモリ領域である場合、何らかの原
因によって、いずれかのフラッシュメモリ１０３、１０
４への書き込み中にシステム電源がフェイルした場合、
該フラッシュメモリ１０３、１０４中の該領域のデータ
が無効になる。最悪の場合、論理／物理変換用メモリ１
０６のデータを正常に書き込めなくなり、フラッシュメ
モリシステム全体の内容に対するアクセスが不可能とな
って、該フラッシュメモリシステムの信頼性が低下する
といった問題がある。
従来のフラッシュメモリシステムにおいて、一方がほと
んど書き込みを行わないフラッシュメモリ領域であり、
もう一方が、ユーザ領域であって頻繁にデータの書き換
えを行うフラッシュメモリ領域である場合、何らかの原
因によって、いずれかのフラッシュメモリ１０３、１０
４への書き込み中にシステム電源がフェイルした場合、
該フラッシュメモリ１０３、１０４中の該領域のデータ
が無効になる。最悪の場合、論理／物理変換用メモリ１
０６のデータを正常に書き込めなくなり、フラッシュメ
モリシステム全体の内容に対するアクセスが不可能とな
って、該フラッシュメモリシステムの信頼性が低下する
といった問題がある。
【０００９】本発明は、上記従来の問題を解消するため
になされたものであって、例えばシステム電源がフェイ
ルするなどした場合でも支障なくシステム全体の内容に
アクセスすることができる、信頼性の高いフラッシュメ
モリシステムを提供することを解決すべき課題とする。
になされたものであって、例えばシステム電源がフェイ
ルするなどした場合でも支障なくシステム全体の内容に
アクセスすることができる、信頼性の高いフラッシュメ
モリシステムを提供することを解決すべき課題とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
になされた本発明にかかるフラッシュメモリシステム
は、（ｉ）データ処理手段（外部システム）から入力さ
れたデータを、任意の物理アドレスの記憶領域に記憶
（格納）することができるフラッシュメモリ領域と、
（ii）データ処理手段によって指定された、データを記
憶すべき論理アドレスを物理アドレスに変換する論理／
物理アドレス変換手段とが設けられ、（iii）データ処
理手段から入力されたデータを、該データ処理手段の指
定する論理アドレスに対応する物理アドレスの記憶領域
に記憶させることができる一方、データ処理手段によっ
て指定された論理アドレスに対応する物理アドレスの記
憶領域のデータを該データ処理手段に出力することがで
きるようになっているフラッシュメモリシステムであっ
て、（iv）フラッシュメモリ領域が複数設けられ、論理
／物理アドレス変換手段が各フラッシュメモリ領域毎に
（個別的に）設けられていることを特徴とするものであ
る。
になされた本発明にかかるフラッシュメモリシステム
は、（ｉ）データ処理手段（外部システム）から入力さ
れたデータを、任意の物理アドレスの記憶領域に記憶
（格納）することができるフラッシュメモリ領域と、
（ii）データ処理手段によって指定された、データを記
憶すべき論理アドレスを物理アドレスに変換する論理／
物理アドレス変換手段とが設けられ、（iii）データ処
理手段から入力されたデータを、該データ処理手段の指
定する論理アドレスに対応する物理アドレスの記憶領域
に記憶させることができる一方、データ処理手段によっ
て指定された論理アドレスに対応する物理アドレスの記
憶領域のデータを該データ処理手段に出力することがで
きるようになっているフラッシュメモリシステムであっ
て、（iv）フラッシュメモリ領域が複数設けられ、論理
／物理アドレス変換手段が各フラッシュメモリ領域毎に
（個別的に）設けられていることを特徴とするものであ
る。
【００１１】つまり、本発明にかかるフラッシュメモリ
システムは、論理／物理アドレスデータをフラッシュメ
モリ領域毎にもたせ、各フラッシュメモリ領域が互いに
干渉しないようにして、該フラッシュメモリシステムな
いしデータの信頼性を向上させる構成としている。この
フラッシュメモリシステムにおいては、フラッシュメモ
リ領域を設定するためのスイッチ回路が設けられている
のが好ましい。また、フラッシュメモリ領域を設定する
ためのレジスタを設け、フラッシュメモリ領域をデータ
処理手段側から容易に設定できるようにしてもよい。
システムは、論理／物理アドレスデータをフラッシュメ
モリ領域毎にもたせ、各フラッシュメモリ領域が互いに
干渉しないようにして、該フラッシュメモリシステムな
いしデータの信頼性を向上させる構成としている。この
フラッシュメモリシステムにおいては、フラッシュメモ
リ領域を設定するためのスイッチ回路が設けられている
のが好ましい。また、フラッシュメモリ領域を設定する
ためのレジスタを設け、フラッシュメモリ領域をデータ
処理手段側から容易に設定できるようにしてもよい。
【００１２】上記フラッシュメモリシステムにおいて
は、要求に合致した信頼性を確保できるよう、フラッシ
ュメモリ領域に記憶されたデータの誤りを訂正するＥＣ
Ｃ回路が複数設けられ、各ＥＣＣ回路が互いに異なる強
度の訂正能力を有しているのが好ましい。
は、要求に合致した信頼性を確保できるよう、フラッシ
ュメモリ領域に記憶されたデータの誤りを訂正するＥＣ
Ｃ回路が複数設けられ、各ＥＣＣ回路が互いに異なる強
度の訂正能力を有しているのが好ましい。
【００１３】
【発明の実施の形態】実施の形態１．以下、本発明の実
施の形態１を具体的に説明する。図１は、本発明の実施
の形態１にかかるフラッシュメモリシステムの構成を示
している。図１に示すように、このフラッシュメモリシ
ステムには、接続用コネクタ１と、ＣＰＵ２と、第１フ
ラッシュメモリ３と、第２フラッシュメモリ４と、バッ
ファメモリ５と、第１論理／物理アドレス変換用メモリ
６と、第２論理／物理アドレス変換用メモリ７と、ＥＣ
Ｃ回路８とが設けられている。なお、接続用コネクタ１
とＣＰＵ２とは、システムインタフェースバス１０を介
して互いに接続されている。また、ＣＰＵ２と、両フラ
ッシュメモリ３、４と、バッファメモリ５と、両論理／
物理アドレス変換用メモリ６、７と、ＥＣＣ回路８と
は、システムバス１１を介して互いに接続されている。
施の形態１を具体的に説明する。図１は、本発明の実施
の形態１にかかるフラッシュメモリシステムの構成を示
している。図１に示すように、このフラッシュメモリシ
ステムには、接続用コネクタ１と、ＣＰＵ２と、第１フ
ラッシュメモリ３と、第２フラッシュメモリ４と、バッ
ファメモリ５と、第１論理／物理アドレス変換用メモリ
６と、第２論理／物理アドレス変換用メモリ７と、ＥＣ
Ｃ回路８とが設けられている。なお、接続用コネクタ１
とＣＰＵ２とは、システムインタフェースバス１０を介
して互いに接続されている。また、ＣＰＵ２と、両フラ
ッシュメモリ３、４と、バッファメモリ５と、両論理／
物理アドレス変換用メモリ６、７と、ＥＣＣ回路８と
は、システムバス１１を介して互いに接続されている。
【００１４】ここで、接続用コネクタ１は、図示してい
ないデータ処理システム（例えば、パソコン、デジタル
カメラ、携帯電話等）とのインタフェースとなる。ＣＰ
Ｕ２は、両フラッシュメモリ３、４に対するデータの読
み出しおよび書き込みを制御するとともに、データ処理
システムとのインタフェースを制御する。両フラッシュ
メモリ３、４は、データを格納する。バッファメモリ５
は、各フラッシュメモリ３、４に対するデータの読み出
しおよび書き込みに際して、データを一時的に格納（記
憶）する。両論理／物理アドレス変換用メモリ６、７
は、データ処理システムが指定（要求）する論理アドレ
スを、両フラッシュメモリ３、４の物理アドレスに変換
する。
ないデータ処理システム（例えば、パソコン、デジタル
カメラ、携帯電話等）とのインタフェースとなる。ＣＰ
Ｕ２は、両フラッシュメモリ３、４に対するデータの読
み出しおよび書き込みを制御するとともに、データ処理
システムとのインタフェースを制御する。両フラッシュ
メモリ３、４は、データを格納する。バッファメモリ５
は、各フラッシュメモリ３、４に対するデータの読み出
しおよび書き込みに際して、データを一時的に格納（記
憶）する。両論理／物理アドレス変換用メモリ６、７
は、データ処理システムが指定（要求）する論理アドレ
スを、両フラッシュメモリ３、４の物理アドレスに変換
する。
【００１５】なお、第１論理／物理アドレス変換用メモ
リ６と第２論理／物理アドレス変換用メモリ７とは、そ
れぞれ、第１フラッシュメモリ３と第２フラッシュメモ
リ４とに対応している。ＥＣＣ回路８は、データの誤り
制御を行う。つまり、各フラッシュメモリ３、４毎に、
個別的に、論理／物理アドレス変換用メモリ６、７が設
けられている。
リ６と第２論理／物理アドレス変換用メモリ７とは、そ
れぞれ、第１フラッシュメモリ３と第２フラッシュメモ
リ４とに対応している。ＥＣＣ回路８は、データの誤り
制御を行う。つまり、各フラッシュメモリ３、４毎に、
個別的に、論理／物理アドレス変換用メモリ６、７が設
けられている。
【００１６】次に、このフラッシュメモリシステムの動
作を説明する。データ処理システムから送られてきたデ
ータは、まず、接続用コネクタ１とシステムインタフェ
ースバス１０と介して、ＣＰＵ２に入力される。そし
て、ＣＰＵ２に入力されたデータは、バッファメモリ５
に一旦格納される。この後、ＣＰＵ２は、バッファメモ
リ５に格納されたデータを、第１フラッシュメモリ３ま
たは第２フラッシュメモリ４に書き込む。
作を説明する。データ処理システムから送られてきたデ
ータは、まず、接続用コネクタ１とシステムインタフェ
ースバス１０と介して、ＣＰＵ２に入力される。そし
て、ＣＰＵ２に入力されたデータは、バッファメモリ５
に一旦格納される。この後、ＣＰＵ２は、バッファメモ
リ５に格納されたデータを、第１フラッシュメモリ３ま
たは第２フラッシュメモリ４に書き込む。
【００１７】このとき、各フラッシュメモリ３、４のデ
ータ書き込みアドレスは、データ処理システム側から指
定された論理アドレスではなく、第１論理／物理変換用
メモリ６または第２論理／物理変換用メモリ７で変換さ
れた物理アドレスである。なお、書き込みデータはＥＣ
Ｃ回路８にも入力され、ＥＣＣ回路８では、データに対
するＥＣＣコードが計算される。ここで、ＣＰＵ２は、
このＥＣＣコードを、上記物理アドレスのＥＣＣコード
データとして各フラッシュメモリ３、４に書き込む。
ータ書き込みアドレスは、データ処理システム側から指
定された論理アドレスではなく、第１論理／物理変換用
メモリ６または第２論理／物理変換用メモリ７で変換さ
れた物理アドレスである。なお、書き込みデータはＥＣ
Ｃ回路８にも入力され、ＥＣＣ回路８では、データに対
するＥＣＣコードが計算される。ここで、ＣＰＵ２は、
このＥＣＣコードを、上記物理アドレスのＥＣＣコード
データとして各フラッシュメモリ３、４に書き込む。
【００１８】このフラッシュメモリシステムでは、デー
タ書き込み時に、各フラッシュメモリ３、４が書き込み
不良になることがある。この場合は、冗長領域を利用し
てデータを書き込み、このとき第１論理／物理変換用メ
モリ６または第２論理／物理変換用メモリ７のデータ
も、ＣＰＵ２によって変更される。変更された第１論理
／物理変換用メモリ６または第２論理／物理変換用メモ
リ７のデータは、第１フラッシュメモリ３または第２フ
ラッシュメモリ４に書き込まれ、システム電源がオフさ
れたときでも、正常に動作するようになっている。
タ書き込み時に、各フラッシュメモリ３、４が書き込み
不良になることがある。この場合は、冗長領域を利用し
てデータを書き込み、このとき第１論理／物理変換用メ
モリ６または第２論理／物理変換用メモリ７のデータ
も、ＣＰＵ２によって変更される。変更された第１論理
／物理変換用メモリ６または第２論理／物理変換用メモ
リ７のデータは、第１フラッシュメモリ３または第２フ
ラッシュメモリ４に書き込まれ、システム電源がオフさ
れたときでも、正常に動作するようになっている。
【００１９】他方、このフラッシュメモリシステムにお
いて、データ読み出し時には、ＣＰＵ２は、データ処理
システムで指定された論理アドレスに対応する物理アド
レスを第１論理／物理変換用メモリ６または第２論理／
物理変換用メモリ７から読出し、第１フラッシュメモリ
３または第２フラッシュメモリ４内の対応するデータの
バッファメモリ５に一旦格納する。
いて、データ読み出し時には、ＣＰＵ２は、データ処理
システムで指定された論理アドレスに対応する物理アド
レスを第１論理／物理変換用メモリ６または第２論理／
物理変換用メモリ７から読出し、第１フラッシュメモリ
３または第２フラッシュメモリ４内の対応するデータの
バッファメモリ５に一旦格納する。
【００２０】このとき、読み出されたデータは、ＥＣＣ
回路８にも入力され、ここで読み出しデータとＥＣＣコ
ードとからデータに誤りがないかどうかが計算（判定）
される。計算の結果、読み出しデータが正常であれば、
ＣＰＵ２は、バッファメモリ５のデータをデータ処理シ
ステムに出力する。また、読み出しデータに誤りがあ
り、かつこの誤りがＥＣＣ回路８で訂正可能であれば、
ＣＰＵ２は、ＥＣＣ回路８のデータを利用してバッファ
メモリ５のデータを訂正し、この後このデータをデータ
処理システムに出力する。
回路８にも入力され、ここで読み出しデータとＥＣＣコ
ードとからデータに誤りがないかどうかが計算（判定）
される。計算の結果、読み出しデータが正常であれば、
ＣＰＵ２は、バッファメモリ５のデータをデータ処理シ
ステムに出力する。また、読み出しデータに誤りがあ
り、かつこの誤りがＥＣＣ回路８で訂正可能であれば、
ＣＰＵ２は、ＥＣＣ回路８のデータを利用してバッファ
メモリ５のデータを訂正し、この後このデータをデータ
処理システムに出力する。
【００２１】前記のとおり、実施の形態１にかかるフラ
ッシュメモリシステムにおいては、第１フラッシュメモ
リ３に対応する第１論理／物理変換用メモリ６と、第２
フラッシュメモリ４に対応する第２論理／物理変換用メ
モリ７とが分離されている。このため、一方がほとんど
書き込みを行わないフラッシュメモリ領域であり、もう
一方がユーザ領域であって頻繁にデータの書き換えを行
うフラッシュメモリ領域である場合に、何らかの原因に
よっていずれかのフラッシュメモリ３、４へのデータの
書き込み中にシステム電源がフェイルしたとしても、ほ
とんど書き込みを行わない方のフラッシュメモリ３、４
のデータが無効になる可能性は極めて低くなる。このた
め、信頼性の高いフラッシュメモリシステムを実現する
ことができる。なお、第１論理／物理変換用メモリ６と
第２論理／物理変換用メモリ７とは、データが分離され
ていればよいのであって、物理的なメモリまで複数必要
なわけではない。
ッシュメモリシステムにおいては、第１フラッシュメモ
リ３に対応する第１論理／物理変換用メモリ６と、第２
フラッシュメモリ４に対応する第２論理／物理変換用メ
モリ７とが分離されている。このため、一方がほとんど
書き込みを行わないフラッシュメモリ領域であり、もう
一方がユーザ領域であって頻繁にデータの書き換えを行
うフラッシュメモリ領域である場合に、何らかの原因に
よっていずれかのフラッシュメモリ３、４へのデータの
書き込み中にシステム電源がフェイルしたとしても、ほ
とんど書き込みを行わない方のフラッシュメモリ３、４
のデータが無効になる可能性は極めて低くなる。このた
め、信頼性の高いフラッシュメモリシステムを実現する
ことができる。なお、第１論理／物理変換用メモリ６と
第２論理／物理変換用メモリ７とは、データが分離され
ていればよいのであって、物理的なメモリまで複数必要
なわけではない。
【００２２】実施の形態２．以下、図２を参照しつつ、
本発明の実施の形態２を説明する。ただし、図２に示す
実施の形態２にかかるフラッシュメモリシステムは、図
１に示す実施の形態１にかかるフラッシュメモリシステ
ムと多くの共通点を有する。そこで、説明の重複を避け
るため、実施の形態２にかかるフラッシュメモリシステ
ムの構成要素のうち、実施の形態１にかかるフラッシュ
メモリシステムの構成要素と共通するものには、実施の
形態１の場合と同一の参照番号を付し、その詳しい説明
は省略する。
本発明の実施の形態２を説明する。ただし、図２に示す
実施の形態２にかかるフラッシュメモリシステムは、図
１に示す実施の形態１にかかるフラッシュメモリシステ
ムと多くの共通点を有する。そこで、説明の重複を避け
るため、実施の形態２にかかるフラッシュメモリシステ
ムの構成要素のうち、実施の形態１にかかるフラッシュ
メモリシステムの構成要素と共通するものには、実施の
形態１の場合と同一の参照番号を付し、その詳しい説明
は省略する。
【００２３】図２は、本発明の実施の形態２にかかるフ
ラッシュメモリシステムの構成を示している。図２に示
すように、このフラッシュメモリシステムでも、図１に
示す実施の形態１にかかるフラッシュメモリシステムと
同様に、接続用コネクタ１と、ＣＰＵ２と、第１、第２
フラッシュメモリ３、４と、バッファメモリ５と、第
１、第２論理／物理アドレス変換用メモリ６、７と、Ｅ
ＣＣ回路８と、システムインタフェースバス１０と、シ
ステムバス１１とが設けられている。
ラッシュメモリシステムの構成を示している。図２に示
すように、このフラッシュメモリシステムでも、図１に
示す実施の形態１にかかるフラッシュメモリシステムと
同様に、接続用コネクタ１と、ＣＰＵ２と、第１、第２
フラッシュメモリ３、４と、バッファメモリ５と、第
１、第２論理／物理アドレス変換用メモリ６、７と、Ｅ
ＣＣ回路８と、システムインタフェースバス１０と、シ
ステムバス１１とが設けられている。
【００２４】そして、このフラッシュメモリシステムで
は、それぞれデータを格納する第３フラッシュメモリ１
３と第４フラッシュメモリ１４とが設けられている。こ
こで、ＣＰＵ２は、第１〜第４フラッシュメモリ３、
４、１３、１４に対するデータの読み出しおよび書き込
みを制御するとともに、データ処理システムとのインタ
フェースを制御する。また、バッファメモリ５は、第１
〜第４フラッシュメモリ３、４、１３、１４に対するデ
ータの読み出しおよび書き込みに際して、データを一時
的に格納する。第１、第２論理／物理アドレス変換用メ
モリ６、７は、システム要求の論理アドレスをフラッシ
ュメモリ３、４、１３、１４の物理アドレスに変換す
る。なお、第１論理／物理アドレス変換用メモリ６と第
２論理／物理アドレス変換用メモリ７とは、それぞれ、
第１、第３フラッシュメモリ３、１３と、第２、第４フ
ラッシュメモリ４、１４とに対応している。
は、それぞれデータを格納する第３フラッシュメモリ１
３と第４フラッシュメモリ１４とが設けられている。こ
こで、ＣＰＵ２は、第１〜第４フラッシュメモリ３、
４、１３、１４に対するデータの読み出しおよび書き込
みを制御するとともに、データ処理システムとのインタ
フェースを制御する。また、バッファメモリ５は、第１
〜第４フラッシュメモリ３、４、１３、１４に対するデ
ータの読み出しおよび書き込みに際して、データを一時
的に格納する。第１、第２論理／物理アドレス変換用メ
モリ６、７は、システム要求の論理アドレスをフラッシ
ュメモリ３、４、１３、１４の物理アドレスに変換す
る。なお、第１論理／物理アドレス変換用メモリ６と第
２論理／物理アドレス変換用メモリ７とは、それぞれ、
第１、第３フラッシュメモリ３、１３と、第２、第４フ
ラッシュメモリ４、１４とに対応している。
【００２５】さらに、このフラッシュメモリシステムに
は、ＣＰＵ２に接続されたスイッチ回路網１２が設けら
れている。このスイッチ回路網１２の組合せにより、第
１〜第４フラッシュメモリ３、４、１３、１４のどれを
ほとんど書込みを行わない記憶領域とし、どれをユーザ
領域であって頻繁にデータの書き換えを行う記憶領域と
するかを設定することができる。このスイッチ回路網１
２は、あらかじめ固定してもよく、またユーザが自由に
設定することができるようにしてもよい。このようなス
イッチ回路網１２を設けることにより、フラッシュメモ
リ領域を設定する上での自由度が向上する。なお、実施
の形態２にかかるフラッシュメモリシステムの動作は、
実質的には、実施の形態１にかかるフラッシュメモリシ
ステムの場合と同様である。
は、ＣＰＵ２に接続されたスイッチ回路網１２が設けら
れている。このスイッチ回路網１２の組合せにより、第
１〜第４フラッシュメモリ３、４、１３、１４のどれを
ほとんど書込みを行わない記憶領域とし、どれをユーザ
領域であって頻繁にデータの書き換えを行う記憶領域と
するかを設定することができる。このスイッチ回路網１
２は、あらかじめ固定してもよく、またユーザが自由に
設定することができるようにしてもよい。このようなス
イッチ回路網１２を設けることにより、フラッシュメモ
リ領域を設定する上での自由度が向上する。なお、実施
の形態２にかかるフラッシュメモリシステムの動作は、
実質的には、実施の形態１にかかるフラッシュメモリシ
ステムの場合と同様である。
【００２６】実施の形態３．以下、図３を参照しつつ、
本発明の実施の形態３を説明する。ただし、図３に示す
実施の形態３にかかるフラッシュメモリシステムは、図
２に示す実施の形態２にかかるフラッシュメモリシステ
ム（ひいては、図１に示す実施の形態１にかかるフラッ
シュメモリシステム）と多くの共通点を有する。そこ
で、説明の重複を避けるため、実施の形態３にかかるフ
ラッシュメモリシステムの構成要素のうち、実施の形態
２にかかるフラッシュメモリシステムの構成要素と共通
するものには実施の形態２の場合と同一の参照番号を付
し、その詳しい説明は省略する。
本発明の実施の形態３を説明する。ただし、図３に示す
実施の形態３にかかるフラッシュメモリシステムは、図
２に示す実施の形態２にかかるフラッシュメモリシステ
ム（ひいては、図１に示す実施の形態１にかかるフラッ
シュメモリシステム）と多くの共通点を有する。そこ
で、説明の重複を避けるため、実施の形態３にかかるフ
ラッシュメモリシステムの構成要素のうち、実施の形態
２にかかるフラッシュメモリシステムの構成要素と共通
するものには実施の形態２の場合と同一の参照番号を付
し、その詳しい説明は省略する。
【００２７】図３は、本発明の実施の形態３にかかるフ
ラッシュメモリシステムの構成を示している。図３に示
すように、このフラッシュメモリシステムでも、図２に
示す実施の形態２にかかるフラッシュメモリシステムと
同様に、接続用コネクタ１と、ＣＰＵ２と、第１〜第４
フラッシュメモリ３、４、１３、１４と、バッファメモ
リ５と、第１、第２論理／物理アドレス変換用メモリ
６、７と、ＥＣＣ回路８と、システムインタフェースバ
ス１０と、システムバス１１とが設けられている。ただ
し、実施の形態２におけるスイッチ回路網１２は設けら
れていない。
ラッシュメモリシステムの構成を示している。図３に示
すように、このフラッシュメモリシステムでも、図２に
示す実施の形態２にかかるフラッシュメモリシステムと
同様に、接続用コネクタ１と、ＣＰＵ２と、第１〜第４
フラッシュメモリ３、４、１３、１４と、バッファメモ
リ５と、第１、第２論理／物理アドレス変換用メモリ
６、７と、ＥＣＣ回路８と、システムインタフェースバ
ス１０と、システムバス１１とが設けられている。ただ
し、実施の形態２におけるスイッチ回路網１２は設けら
れていない。
【００２８】さらに、このフラッシュメモリシステムに
おいては、ＣＰＵ２内にレジスタ１５が設けられてい
る。このレジスタ１５の組合せにより、第１〜第４フラ
ッシュメモリ３、４、１３、１４のどれをほとんど書き
込みを行わない記憶領域とし、どれをユーザ領域であっ
て頻繁にデータの書き換えを行う記憶領域とするかを設
定することができる。レジスタ１５の特性を、接続用コ
ネクタ１を介して外部から設定することができるように
すれば、データ処理システム側から電気的にフラッシュ
メモリ領域の設定を行うことができる。このようなレジ
スタ１５を設けることにより、フラッシュメモリ領域の
設定の自由度が向上する。なお、実施の形態３にかかる
フラッシュメモリシステムの動作は、実質的には、実施
の形態２（ひいては、実施の形態１）にかかるフラッシ
ュメモリシステムの場合と同様である。
おいては、ＣＰＵ２内にレジスタ１５が設けられてい
る。このレジスタ１５の組合せにより、第１〜第４フラ
ッシュメモリ３、４、１３、１４のどれをほとんど書き
込みを行わない記憶領域とし、どれをユーザ領域であっ
て頻繁にデータの書き換えを行う記憶領域とするかを設
定することができる。レジスタ１５の特性を、接続用コ
ネクタ１を介して外部から設定することができるように
すれば、データ処理システム側から電気的にフラッシュ
メモリ領域の設定を行うことができる。このようなレジ
スタ１５を設けることにより、フラッシュメモリ領域の
設定の自由度が向上する。なお、実施の形態３にかかる
フラッシュメモリシステムの動作は、実質的には、実施
の形態２（ひいては、実施の形態１）にかかるフラッシ
ュメモリシステムの場合と同様である。
【００２９】実施の形態４．以下、図４を参照しつつ、
本発明の実施の形態４を説明する。ただし、図４に示す
実施の形態４にかかるフラッシュメモリシステムは、図
２に示す実施の形態２にかかるフラッシュメモリシステ
ム（ひいては、図１に示す実施の形態１にかかるフラッ
シュメモリシステム）と多くの共通点を有する。そこ
で、説明の重複を避けるため、実施の形態４にかかるフ
ラッシュメモリシステムの構成要素のうち、実施の形態
２にかかるフラッシュメモリシステムの構成要素と共通
するものには実施の形態２の場合と同一の参照番号を付
し、その詳しい説明は省略する。
本発明の実施の形態４を説明する。ただし、図４に示す
実施の形態４にかかるフラッシュメモリシステムは、図
２に示す実施の形態２にかかるフラッシュメモリシステ
ム（ひいては、図１に示す実施の形態１にかかるフラッ
シュメモリシステム）と多くの共通点を有する。そこ
で、説明の重複を避けるため、実施の形態４にかかるフ
ラッシュメモリシステムの構成要素のうち、実施の形態
２にかかるフラッシュメモリシステムの構成要素と共通
するものには実施の形態２の場合と同一の参照番号を付
し、その詳しい説明は省略する。
【００３０】図４は、本発明の実施の形態４にかかるフ
ラッシュメモリシステムの構成を示している。図４に示
すように、このフラッシュメモリシステムでも、図２に
示す実施の形態２にかかるフラッシュメモリシステムと
同様に、接続用コネクタ１と、ＣＰＵ２と、第１〜第４
フラッシュメモリ３、４、１３、１４と、バッファメモ
リ５と、第１、第２論理／物理アドレス変換用メモリ
６、７と、システムインタフェースバス１０と、システ
ムバス１１とが設けられている。ただし、実施の形態２
におけるスイッチ回路網１２は設けられていない。
ラッシュメモリシステムの構成を示している。図４に示
すように、このフラッシュメモリシステムでも、図２に
示す実施の形態２にかかるフラッシュメモリシステムと
同様に、接続用コネクタ１と、ＣＰＵ２と、第１〜第４
フラッシュメモリ３、４、１３、１４と、バッファメモ
リ５と、第１、第２論理／物理アドレス変換用メモリ
６、７と、システムインタフェースバス１０と、システ
ムバス１１とが設けられている。ただし、実施の形態２
におけるスイッチ回路網１２は設けられていない。
【００３１】そして、このフラッシュメモリシステムに
おいては、それぞれデータの誤り制御を行う第１ＥＣＣ
回路８と第２ＥＣＣ回路９とが設けられている。ここ
で、第１ＥＣＣ回路８は、実施の形態２におけるＥＣＣ
回路８と同様である。しかし、第２ＥＣＣ回路９は、第
１ＥＣＣ回路８よりも強力なデータ誤りの訂正能力を保
有している。実施の形態４にかかるフラッシュメモリシ
ステムの動作は、基本的には、実施の形態２（ひいて
は、実施の形態１）にかかるフラッシュメモリシステム
の場合と同様である。
おいては、それぞれデータの誤り制御を行う第１ＥＣＣ
回路８と第２ＥＣＣ回路９とが設けられている。ここ
で、第１ＥＣＣ回路８は、実施の形態２におけるＥＣＣ
回路８と同様である。しかし、第２ＥＣＣ回路９は、第
１ＥＣＣ回路８よりも強力なデータ誤りの訂正能力を保
有している。実施の形態４にかかるフラッシュメモリシ
ステムの動作は、基本的には、実施の形態２（ひいて
は、実施の形態１）にかかるフラッシュメモリシステム
の場合と同様である。
【００３２】ただし、第２ＥＣＣ回路９を、頻繁にデー
タの書き換えを行うユーザ領域用のＥＣＣ回路とし、第
１ＥＣＣ回路８を、ほとんどデータの書き換えをしない
フラッシュメモリ領域用のＥＣＣ回路とすることによ
り、各フラッシュメモリ領域について、実質的に同等の
データの信頼性を確保することができる。逆に、第１Ｅ
ＣＣ回路８を、ユーザ領域用のＥＣＣ回路とし、第２Ｅ
ＣＣ回路９を、ほとんどデータの書き換えをしないフラ
ッシュメモリ領域用のＥＣＣ回路とすることにより、ほ
とんどデータの書き換えしないフラッシュメモリ領域の
データの信頼性をさらに向上させることができる。この
ように訂正能力の異なる２種類のＥＣＣ回路８、９を用
いることにより、ユーザが希望するデータ信頼性を確保
することができる。
タの書き換えを行うユーザ領域用のＥＣＣ回路とし、第
１ＥＣＣ回路８を、ほとんどデータの書き換えをしない
フラッシュメモリ領域用のＥＣＣ回路とすることによ
り、各フラッシュメモリ領域について、実質的に同等の
データの信頼性を確保することができる。逆に、第１Ｅ
ＣＣ回路８を、ユーザ領域用のＥＣＣ回路とし、第２Ｅ
ＣＣ回路９を、ほとんどデータの書き換えをしないフラ
ッシュメモリ領域用のＥＣＣ回路とすることにより、ほ
とんどデータの書き換えしないフラッシュメモリ領域の
データの信頼性をさらに向上させることができる。この
ように訂正能力の異なる２種類のＥＣＣ回路８、９を用
いることにより、ユーザが希望するデータ信頼性を確保
することができる。
【００３３】
【発明の効果】本発明にかかるフラッシュメモリシステ
ムによれば、フラッシュメモリ領域が複数設けられ、論
理／物理アドレス変換手段が各フラッシュメモリ領域毎
に設けられているので、ほとんど書き込みを行わないフ
ラッシュメモリ領域のデータが無効になる可能性が極め
て低くなり、信頼性の高いフラッシュメモリシステムを
実現することができる。
ムによれば、フラッシュメモリ領域が複数設けられ、論
理／物理アドレス変換手段が各フラッシュメモリ領域毎
に設けられているので、ほとんど書き込みを行わないフ
ラッシュメモリ領域のデータが無効になる可能性が極め
て低くなり、信頼性の高いフラッシュメモリシステムを
実現することができる。
【００３４】本発明にかかるフラッシュメモリシステム
において、フラッシュメモリ領域を設定するためのスイ
ッチ回路が設けられている場合は、これが設けられてい
ない場合に比べて、ほとんどデータの書き込みを行わな
いフラッシュメモリ領域とユーザ領域であるフラッシュ
メモリ領域とを設定する上での自由度が向上する。
において、フラッシュメモリ領域を設定するためのスイ
ッチ回路が設けられている場合は、これが設けられてい
ない場合に比べて、ほとんどデータの書き込みを行わな
いフラッシュメモリ領域とユーザ領域であるフラッシュ
メモリ領域とを設定する上での自由度が向上する。
【００３５】本発明にかかるフラッシュメモリシステム
において、フラッシュメモリ領域を設定するためのレジ
スタが設けられている場合は、これが設けられていない
場合に比べて、ほとんど書き込みを行わないフラッシュ
メモリ領域とユーザ領域であるフラッシュメモリ領域と
を設定する上での自由度が向上する。また、スイッチ回
路が設けられている場合とは異なり、データ処理手段側
から電気的にフラッシュメモリ領域を設定することがで
きる。
において、フラッシュメモリ領域を設定するためのレジ
スタが設けられている場合は、これが設けられていない
場合に比べて、ほとんど書き込みを行わないフラッシュ
メモリ領域とユーザ領域であるフラッシュメモリ領域と
を設定する上での自由度が向上する。また、スイッチ回
路が設けられている場合とは異なり、データ処理手段側
から電気的にフラッシュメモリ領域を設定することがで
きる。
【００３６】本発明にかかるフラッシュメモリシステム
において、フラッシュメモリ領域に記憶されたデータの
誤りを訂正するＥＣＣ回路が複数設けられ、各ＥＣＣ回
路が互いに異なる強度の訂正能力を有している場合は、
ユーザが希望するデータ信頼性を確保することができ
る。
において、フラッシュメモリ領域に記憶されたデータの
誤りを訂正するＥＣＣ回路が複数設けられ、各ＥＣＣ回
路が互いに異なる強度の訂正能力を有している場合は、
ユーザが希望するデータ信頼性を確保することができ
る。
【図面の簡単な説明】
【図１】 本発明の実施の形態１にかかるフラッシュメ
モリシステムの回路構成を示すブロック図である。
モリシステムの回路構成を示すブロック図である。
【図２】 本発明の実施の形態２にかかるフラッシュメ
モリシステムの回路構成を示すブロック図である。
モリシステムの回路構成を示すブロック図である。
【図３】 本発明の実施の形態３にかかるフラッシュメ
モリシステムの回路構成を示すブロック図である。
モリシステムの回路構成を示すブロック図である。
【図４】 本発明の実施の形態４にかかるフラッシュメ
モリシステムの回路構成を示すブロック図である。
モリシステムの回路構成を示すブロック図である。
【図５】 従来のフラッシュメモリシステムの回路構成
を示すブロック図である。
を示すブロック図である。
１ 接続用コネクタ、 ２ ＣＰＵ、 ３ 第１フラッ
シュメモリ、 ４ 第２フラッシュメモリ、 ５ バッ
ファメモリ、 ６ 第１論理／物理アドレス変換用メモ
リ、 ７ 第２論理／物理アドレス変換用メモリ、 ８
ＥＣＣ回路（第１ＥＣＣ回路）、 ９ 第２ＥＣＣ回
路、 １０ システムインタフェースバス、 １１ シ
ステムバス、 １２ スイッチ回路網、 １３ 第３フ
ラッシュメモリ、 １４ 第４フラッシュメモリ、 １
５ レジスタ。
シュメモリ、 ４ 第２フラッシュメモリ、 ５ バッ
ファメモリ、 ６ 第１論理／物理アドレス変換用メモ
リ、 ７ 第２論理／物理アドレス変換用メモリ、 ８
ＥＣＣ回路（第１ＥＣＣ回路）、 ９ 第２ＥＣＣ回
路、 １０ システムインタフェースバス、 １１ シ
ステムバス、 １２ スイッチ回路網、 １３ 第３フ
ラッシュメモリ、 １４ 第４フラッシュメモリ、 １
５ レジスタ。
Claims (4)
- 【請求項１】 データ処理手段から入力されたデータ
を、任意の物理アドレスの記憶領域に記憶することがで
きるフラッシュメモリ領域と、 上記データ処理手段によって指定された、上記データを
記憶すべき論理アドレスを上記物理アドレスに変換する
論理／物理アドレス変換手段とが設けられ、 上記データ処理手段から入力されたデータを、該データ
処理手段の指定する論理アドレスに対応する物理アドレ
スの記憶領域に記憶させることができる一方、上記デー
タ処理手段によって指定された論理アドレスに対応する
物理アドレスの記憶領域のデータを該データ処理手段に
出力することができるようになっているフラッシュメモ
リシステムであって、 上記フラッシュメモリ領域が複数設けられ、上記論理／
物理アドレス変換手段が各フラッシュメモリ領域毎に設
けられていることを特徴とするフラッシュメモリシステ
ム。 - 【請求項２】 上記フラッシュメモリ領域を設定するた
めのスイッチ回路が設けられていることを特徴とする請
求項１に記載のフラッシュメモリシステム。 - 【請求項３】 上記フラッシュメモリ領域を設定するた
めのレジスタが設けられていることを特徴とする請求項
１に記載のフラッシュメモリシステム。 - 【請求項４】 上記フラッシュメモリ領域に記憶された
データの誤りを訂正するＥＣＣ回路が複数設けられ、各
ＥＣＣ回路が互いに異なる強度の訂正能力を有している
ことを特徴とする請求項１〜３のいずれか１つに記載の
フラッシュメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148999A JP2003345650A (ja) | 2002-05-23 | 2002-05-23 | フラッシュメモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002148999A JP2003345650A (ja) | 2002-05-23 | 2002-05-23 | フラッシュメモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003345650A true JP2003345650A (ja) | 2003-12-05 |
Family
ID=29767328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002148999A Pending JP2003345650A (ja) | 2002-05-23 | 2002-05-23 | フラッシュメモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003345650A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339147A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | マイクロコンピュータとメモリアクセス方法 |
| JP2009205409A (ja) * | 2008-02-27 | 2009-09-10 | Nec Corp | 冗長構成システム、該冗長構成システムに用いられる情報管理方法及び情報管理制御プログラム |
| JP2009271946A (ja) * | 2009-08-20 | 2009-11-19 | Panasonic Corp | 情報処理装置、該装置用のｒｏｍイメージ生成装置、および転送装置 |
| JP2016514327A (ja) * | 2013-03-11 | 2016-05-19 | インテル・コーポレーション | 訂正不可能なメモリエラーの低減 |
| CN106371761A (zh) * | 2015-07-23 | 2017-02-01 | 株式会社东芝 | 内存系统以及非易失性内存的控制方法 |
| JP2017027387A (ja) * | 2015-07-23 | 2017-02-02 | 株式会社東芝 | メモリシステム |
| JP2019049995A (ja) * | 2018-10-22 | 2019-03-28 | 東芝メモリ株式会社 | メモリシステムおよび不揮発性メモリの制御方法 |
| JP2020042326A (ja) * | 2018-09-06 | 2020-03-19 | 富士通株式会社 | メモリコントローラ装置、メモリコントローラ装置を有するメモリ装置及びメモリコントロール方法 |
-
2002
- 2002-05-23 JP JP2002148999A patent/JP2003345650A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339147A (ja) * | 2004-05-26 | 2005-12-08 | Nec Electronics Corp | マイクロコンピュータとメモリアクセス方法 |
| JP4656559B2 (ja) * | 2004-05-26 | 2011-03-23 | ルネサスエレクトロニクス株式会社 | マイクロコンピュータとメモリアクセス方法 |
| JP2009205409A (ja) * | 2008-02-27 | 2009-09-10 | Nec Corp | 冗長構成システム、該冗長構成システムに用いられる情報管理方法及び情報管理制御プログラム |
| JP2009271946A (ja) * | 2009-08-20 | 2009-11-19 | Panasonic Corp | 情報処理装置、該装置用のｒｏｍイメージ生成装置、および転送装置 |
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| JP2017117480A (ja) * | 2013-03-11 | 2017-06-29 | インテル・コーポレーション | 訂正不可能なメモリエラーの低減 |
| JP2017027387A (ja) * | 2015-07-23 | 2017-02-02 | 株式会社東芝 | メモリシステム |
| JP2017027388A (ja) * | 2015-07-23 | 2017-02-02 | 株式会社東芝 | メモリシステムおよび不揮発性メモリの制御方法 |
| CN106371761A (zh) * | 2015-07-23 | 2017-02-01 | 株式会社东芝 | 内存系统以及非易失性内存的控制方法 |
| CN106371761B (zh) * | 2015-07-23 | 2019-07-05 | 东芝存储器株式会社 | 内存系统以及非易失性内存的控制方法 |
| CN110321247A (zh) * | 2015-07-23 | 2019-10-11 | 东芝存储器株式会社 | 内存系统 |
| JP2020042326A (ja) * | 2018-09-06 | 2020-03-19 | 富士通株式会社 | メモリコントローラ装置、メモリコントローラ装置を有するメモリ装置及びメモリコントロール方法 |
| JP7177338B2 (ja) | 2018-09-06 | 2022-11-24 | 富士通株式会社 | メモリコントローラ装置、メモリコントローラ装置を有するメモリ装置及びメモリコントロール方法 |
| JP2019049995A (ja) * | 2018-10-22 | 2019-03-28 | 東芝メモリ株式会社 | メモリシステムおよび不揮発性メモリの制御方法 |
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