JPH0744489A - データ転送方法 - Google Patents

データ転送方法

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JPH0744489A
JPH0744489A JP18491893A JP18491893A JPH0744489A JP H0744489 A JPH0744489 A JP H0744489A JP 18491893 A JP18491893 A JP 18491893A JP 18491893 A JP18491893 A JP 18491893A JP H0744489 A JPH0744489 A JP H0744489A
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JP
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address
data
packing
address space
bus
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JP18491893A
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Koyo Nakagawa
幸洋 中川
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Fujitsu Ltd
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Fujitsu Ltd
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Publication date
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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0223User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/0284Multiple user address space allocation, e.g. using different base addresses
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38Information transfer, e.g. on bus
    • G06F13/40Bus structure
    • G06F13/4004Coupling between buses
    • G06F13/4009Coupling between buses with data restructuring
    • G06F13/4018Coupling between buses with data restructuring with data-width conversion

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  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
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  • Bus Control (AREA)

Abstract

(57)【要約】 【目的】 マルチプロセス環境でのパッキング処理を実
現するとともに、アドレス空間の分割によってアクセス
できるアドレスが限定されるという問題点を回避するこ
と。 【構成】 アドレス空間を分割してプロセスに割り当て
る。情報処理装置1と別筐体の装置2を接続するホスト
インタフェースのデータパッキング部1−1に設けられ
た識別部1bはパッキングを行うアドレスを識別し、そ
のアドレス空間にアクセス要求があれば、パッキングバ
ッファ1cにデータを保持し、次に転送されるデータと
パッキングして、別筐体の装置2に転送する。また、パ
ッキング機能がないアドレス空間においては、データを
そのまま転送する。さらに、アドレスについては、外部
バス上の任意のアドレスがアクセスできるようにアドレ
ス変換部1−2にアドレス・マッピング・テーブル2a
設けアドレス変換を行う。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明はUNIXオペレーティン
グ・システムのようなマルチプロセス環境において、1
プロセスから時系列データをある単位で転送することに
より、データ転送の高速化を図るデータ転送方法に関す
る。
【0002】
【従来の技術】近年、ハードウェアの進歩により、幾何
変換、色計算、クリッピングなどのグラフィック演算を
高速化するCGアクセラレータの性能が飛躍的に向上
し、高速な3次元グラフィック表示が普及してきてい
る。一般に、低い性能レンジの製品は、本体にアクセラ
レータを内蔵する形態となるが、高い性能レンジの製品
は、本体となるワークステーション(以下、WSと略記
する)に別筐体のアクセラレータをケーブル接続する形
態となっている。
【0003】図7は上記した構成を示す図であり、同図
において、71はWS本体、71aはCPUであり、C
PU71aは同図に示すプロセスA,プロセスBのよう
に複数プロセスの処理を実行する。71bはバスを制御
するバスコントローラ、71cは内部バス71dのデー
タを外部バス71eに変換するホスト・インタフェー
ス、72は3次元グラフィクス演算を高速に行うアクセ
ラレータである。
【0004】同図において、アクセラレータ72は3次
元モデルを構成する膨大な量のデータに対して演算を施
すことにより、例えば、視点から見える2次元の映像を
生成する。その際、3次元モデルのデータがWS本体内
のメモリにある場合には、そのデータは32ビットの内
部バスからホスト・インタフェース71cで64ビット
の外部バス71eのデータに変換されアクセラレータ7
2に転送される。
【0005】ところで、前記した本体内蔵のアクセラレ
ータにおいては、内部バス(同期型)の性能をフルに生
かしてデータの転送を行うことができるが、図7に示す
ケーブル接続された別筐体のアクセラレータは、内部バ
スを非同期の外部バスに変換してデータ転送することと
なり、一般に内部バスに比べて転送サイクルは長くな
る。このため、従来からWS本体から別筐体へのデータ
転送を高速化する技術が望まれていた。
【0006】ここで、高速化の手法として、外部バスの
バス幅を広げて一度に転送できるデータ量を増やすこと
が考えられる。このとき、システムバスのバス幅と外部
バスのバス幅の不一致をいかに吸収するかが問題とな
る。例えば、図7に示したように内部バスが32ビッ
ト、外部バスが64ビットのとき、32ビットのデータ
2つを64ビットのデータ1つにまとめて(これをパッ
キングと呼ぶ)、転送する場合を想定する。もし、プロ
セスが1つのみ動作しているシングルプロセス環境であ
れば、(4n)番地にワードでライトした場合、一旦バ
ッファに保持し、(4n+4)番地にワードでライトし
た場合、先程バッファに保持したデータと一緒に64ビ
ットデータを外部バスに転送するといった手法が適用で
きる。ところが、マルチプロセス環境では、最初のワー
ドの転送の後、次のワード転送を行う前に、別のプロセ
スがシステムバスを使用することがあり、それによって
データ転送が正しく行われないという問題が発生する。
したがって、シングルプロセス環境の場合と同じ手法は
適用できない。
【0007】上記のようなマルチプロセス環境における
対応策としては従来から次の、に示す手法が知られ
ている。 従来例1(アクセス形態による方法) CPUからシステムバスへのアクセスが、同一プロセス
から2回続けてくるようにし、第1回目に転送されたデ
ータをバッファに保持し、第2回目に転送されたデータ
とまとめて外部バスに出力する。このためには、例え
ば、CPUからは64ビットアクセスを行い、それが3
2ビットデータの2回に分けてシステムバスに転送され
るようになっていればよい。
【0008】図8(a)は上記した第1の従来例のホス
ト・インタフェースの構成を示す図であり、また、同図
(b)は64ビットアクセスと32ビットアクセスにお
けるバス上のデータを示している。同図(a)におい
て、81は32ビットのデータ2つを64ビットのデー
タ1つにまとめるデータ・パッキング部であり、データ
パッキング部81において、81aは制御回路、81b
は32ビットのデータを保持するパッキング・バッフ
ァ、81cは制御回路81aの出力により内部データバ
ス82のデータとパッキング・バッファ81bに保持さ
れたデータを選択するマルチプレクサ、81dはバッフ
ァであり、バッファ81dは外部データバスに出力され
る64ビットのデータの内、上位32ビットを保持する
第1のバッファ81d−1と下位の32ビットを保持す
る第2のバッファ81d−2から構成されている。
【0009】また、82は32ビットの内部データバ
ス、83は64ビットの外部データバス、84は内部ア
ドレスバスの下位ビットを保持するアドレス・バッフ
ァ、85は内部アドレスバス、86は外部アドレスバス
である。図9は上記した第1の従来例における処理を示
すフローチャートであり、同図を参照して図8(a)
(b)に示した第1の従来例の動作を説明する。
【0010】データパッキング部81はCPUからのア
クセス待ちをし(図9のステップS1)、アクセスがあ
るとアクセス形態が32ビットか、64ビットかを判別
する(ステップS2)。アクセス形態が32ビットの場
合には、パッキングの必要はないので、ステップS6に
おいて、そのまま外部バスに転送する(図8(b)のB
(4m)参照)。
【0011】また、アクセス形態が64ビットの場合に
は、パッキング・バッファ81bでデータを保持し(ス
テップS3)、次のデータを待つ(ステップS4)。そ
して、次のデータが転送されてくると、パッキング・バ
ッファ81bに保持したデータをマルチプレクサ81c
を介してバッファ81dに送り、次の転送されたデータ
とパッキングして外部バス86へ転送する(図8(b)
のA(4n),A(4n+4)参照)。 従来例2(アドレス比較による方法)。
【0012】アドレス空間内にパッキングを行うアドレ
スを設定し、そのアドレスをCPUがアクセスしたら、
2つのワード転送をまとめてダブルワード転送する。た
だし、そのアドレスを1つのプロセスだけがアクセスす
るものとする。図10(a)は上記した第2の従来例の
ホスト・インタフェースの構成を示す図であり、また、
同図(b)は64ビットアクセスと32ビットアクセス
におけるバス上のデータを示している。
【0013】同図(a)において、図8に示したものと
同一のものには同一の符号が付されており、この場合に
は、図8のものに内部バスのアドレスを比較する比較器
81eが追加されている。図11は上記した第2の従来
例における処理を示すフローチャートであり、同図を参
照して図10に示した第2の従来例の動作を説明する。
【0014】データパッキング部81はCPUからのア
クセス待ちをし(図11のステップS1)、アクセスが
あるとアドレスが比較器81eに設定されたパッキング
を行うアドレス4Nであるかどうか判別する。そして、
パッキングを行うアドレスの場合には、そのデータを保
持し(ステップS5)、ステップS1に戻る(図10
(b)のA(4N)参照)。
【0015】また、アドレスがパッキングを行うアドレ
スで無い場合には、ステップS3に行き、そのアドレス
が4N+4であるか否か判別し、4N+4でない場合に
は、データをそのまま外部バスに転送する(ステップS
6、図10(b)のB(4M)参照)。また、アドレスが4
N+4の場合には、ステップS5において保持したデー
タをパッキングして外部バスへ転送する(図10(b)
のA(4N+4)参照)。
【0016】
【発明が解決しようとする課題】ところで、上記した従
来技術において、の方法は最も自然な方法であるが、
コントローラに上述の機能がなければ使えない。また。
の方法はアドレス空間内にパッキングを行うアドレス
を設定する必要があり、そのため、プロセスがアクセス
するアドレスが限定されるといった問題点がある。
【0017】本発明は上記した従来技術の問題点を考慮
してなされたものであって、上記したの方法を改良
し、アドレス空間を分割してプロセスに割り当て、マル
チプロセス環境でのパッキング処理を実現するととも
に、アドレス変換機構を設けて、アドレス空間の分割に
よってアクセスできるアドレスが限定されるという問題
点をも回避することができるデータ転送方式を提供する
ことを目的とする。
【0018】
【課題を解決するための手段】図1は本発明の原理図で
ある。同図において、1は情報処理装置、1−1はデー
タのパッキングを行うデータパッキング部、1aは制御
回路、1bはパッキングを行うアドレスを識別する識別
部、1cはパッキングを行うデータを保持するパッキン
グ・バッファ、1dはマルチプレクサ、1eはバッフ
ァ、1−2はアドレス変換部、2aはアドレス・マッピ
ング・テーブル、2bはアドレス・バッファ、1−3は
CPU、2は別筐体の装置である。
【0019】上記課題を解決するため、本発明の請求項
1の発明は、各プロセスの処理に対応したアドレス空間
と、該各プロセスからのデータの幅を変換する変換部1
−1と、該アドレス空間を変換する変換部1−2とを有
する情報処理装置1と、上記情報処理装置1とバスを介
して接続される装置2の間のデータ転送方法において、
上記情報処理装置1でのプロセスの処理が、上記アドレ
ス空間の中から、該プロセスからのデータのアクセス幅
を変換するアドレス空間をアクセスすると、該データの
アクセス幅を変換するとともに、該アドレス空間を上記
バスの任意のアドレス空間に変換し、該アクセス幅を変
換したデータを該バスに接続された上記装置2に転送す
るようにしたものである。
【0020】本発明の請求項2の発明は、請求項1の発
明において、データのアクセス幅を変換するアドレス空
間が、データのパッキングを行うようにしたものであ
る。本発明の請求項3の発明は、請求項2の発明におい
て、パッキングを行うアドレス空間は、1プロセスでア
クセスされるようにしたものである。本発明の請求項4
の発明は、請求項3の発明において、パッキングを行う
アドレス空間をアクセスするプロセスが、パッキングを
行うアドレス空間に動的に割り当てられるようにしたも
のである。
【0021】本発明の請求項5の発明は、請求項3また
は請求項4の発明において、データをパッキングするバ
ッファ1cを、パッキングを行うアドレス空間の個数分
設けてパッキングを行うようにしたものである。本発明
の請求項6の発明は、請求項3または請求項4の発明に
おいて、データをパッキングするバッファ1cを、パッ
キングを行うアドレス空間に割り当てられたプロセスの
個数分設けてパッキングを行うようにしたものである。
【0022】本発明の請求項7の発明は、請求項1,
2,3,4,5または請求項6の発明において、アドレ
ス空間の変換はアドレス・マッピング用の書き換え可能
なテーブル2aを使用して行うようにしたものである。
【0023】
【作用】本発明においては、アドレス空間を分割してプ
ロセスに割り当て、そのアドレス空間から別のアドレス
空間へマッピングできる機能を設ける。図1において、
情報処理装置1と別筐体の装置2を接続するホストイン
タフェースのデータパッキング部1−1に設けられた識
別部1eはパッキングを行うアドレスを識別し、パッキ
ングを行うアドレス空間にアクセス要求があれば、パッ
キングバッファ1cにデータを保持し、次に転送される
データとパッキングして、外部データバスを介して別筐
体の装置2に転送する。また、パッキング機能がないア
ドレス空間においては、データをそのまま外部バスに転
送する。
【0024】ここで、パッキングを行うアドレス空間
は、1つのアドレス空間に対して1つのプロセスだけが
アクセスできるように限定し、データを保持するパッキ
ングバッファ1cは原則としてパッキングを行うアドレ
ス空間の数だけ用意する。なお、1プロセスが複数のパ
ッキング機能付きアドレス空間を専有する場合には、そ
の複数個の空間に対して1つのバッファを設けるだけで
よい。
【0025】上記のようにすることにより、複数のプロ
セスがそれぞれ別のパッキング機能付きアドレス空間を
アクセスしても、外部データバスには正しくデータが転
送される。さらに、アドレスについては、外部バス上の
任意のアドレスがアクセスできるようにアドレス変換部
1−2にアドレス・マッピング・テーブル2aを設けア
ドレス変換を行う。
【0026】上記のように、アドレス空間を分割し、複
数のプロセスに対応させてパッキングを行うアドレス空
間を設けることにより、マルチプロセス環境でのパッキ
ング処理を実現することができる。また、分割した複数
のアドレス空間から別のアドレス空間へマッピングでき
る機能を設けることにより、アドレス空間の分割によっ
てアクセスできるアドレスが限定されるという問題も回
避できる。
【0027】本発明は上記原理に基づき、上記課題を解
決するようにしたものであり、本発明の請求項1〜6の
発明においては、アドレス空間の内のデータのアクセス
幅を変換するアドレス空間がアクセスされた場合に、デ
ータ幅を変換して上記別筐体の装置に転送するようにし
たので、マルチプロセス環境においても、パッキング処
理を実現することができる。
【0028】また、分割した複数のアドレス空間から別
のアドレス空間に変換するようにしたので、アドレス空
間の分割によってアクセスできるアドレスが限定される
という問題を回避することができる。本発明の請求項7
の発明においては、請求項1,2,3,4,5または請
求項6の発明において、アドレス空間の変換をアドレス
・マッピング用の書き換え可能なテーブル2aを使用し
て行うので、マッピングを自由に変更することが可能と
なる。
【0029】
【実施例】図2は本発明の実施例のホストインタフェー
スの構成を示す図であり、同図において、21はデータ
パッキング部であり、データパッキング部21におい
て、21aは制御回路、21bはアクセスされたアドレ
スがパッキングを行うアドレスであるか否かを識別する
識別回路であり、本実施例においては、アドレス空間A
1〜アドレス空間A3をパッキング機能付きのアドレス
空間とし、識別回路21bは内部バスアドレスの上位8
ビットをデコードし、AMT空間、アドレス空間A1〜
アドレス空間A3を識別する。
【0030】21c−1〜21c−3はパッキングを行
うためデータを保持する第1〜第3のパッキング・バッ
ファであり、本実施例においては、パッキングを行うア
ドレス空間A1〜アドレス空間A3はプロセスの個数分
用意され、また、パッキング・バッファ21c−1〜2
1c−3はパッキングを行うアドレス空間A1〜アドレ
ス空間A3の個数分用意されている。
【0031】21dはパッキング・バッファ21c−1
〜21c−3に保持されたデータと内部バスのデータを
選択するマルチプレクサ、21eはバッファであり、バ
ッファ21eは外部データバスに出力される64ビット
のデータの内、上位32ビットを保持する第1のバッフ
ァ21e−1と下位の32ビットを保持する第2のバッ
ファ21e−2から構成されている。
【0032】また、22はアドレス変換部であり、アド
レス変換部22において、22aは制御回路、22bは
a16〜a23のAMT空間(アドレスマッピング・テ
ーブル空間)あるいはa16〜a23の空間A1〜A2
55を選択するマルチプレクサ、22cはスタティクR
AMから構成されたアドレスマッピング・テーブルであ
り、アドレスマッピング・テーブル22cは、例えば、
同図に示すように256W×16Bの容量を持ってい
る。そして、マルチプレクサ22bからa02〜a09
の8ビットを供給してAMT空間を選択し、アドレスマ
ッピング・テーブル22cの内容をリード/ライトする
ことができる。
【0033】22dは内部バスのアドレスの下位16ビ
ットと、内部バスの上位8ビットのアドレス変換結果で
あるアドレスマッピング・テーブル22cから出力され
る上位16ビットを外部バスのアドレスとして出力する
アドレス・バッファ、23は内部データバス、24は外
部データバス、25は内部アドレスバス、26は外部ア
ドレスバスである。
【0034】図3は本発明の実施例のメモリ・マップを
示す図であり、同図において、31は内部バスアドレス
を示し、32は外部バスアドレスを示している。同図に
示すように、内部バスアドレスは、000000〜00ffff(1
6進)の64KBがアドレス・マッピング・テーブル
(AMT)の空間に割り当てられ、010000〜01ffffの6
4KBがアドレス空間A1、020000〜02ffffの64KB
がアドレス空間A2、030000〜03ffffの64KBがアド
レス空間A3、以下同様に、ff0000〜ffffffの64KB
がアドレス空間A255に割り当てられている。
【0035】本実施例においては、内部バスのアドレス
が24ビット、外部バスのアドレスが32ビットであ
り、外部バスの総アドレス空間の方が内部バスのアドレ
ス空間より256倍多い。また、分割されたアドレス空
間のサイズは、内部バスでも外部バスでも同じである。
外部バスのアドレス空間はB0〜B65535の空間に
分割され、アドレス・マッピング・テーブル22cには
外部バスの上位16ビットとして任意の値を設定するこ
とができるので、アドレス・マッピング・テーブルによ
り、内部バスのアドレス空間A1〜A255は外部バス
のアドレス空間B0〜B65535のいずれかにマッピ
ングされる。つまり、CPUからアドレス空間An (n
は1〜255)をアクセスすることにより、実際には、
アドレス空間Bm (mは0〜65535)にアクセスす
ることができる。
【0036】上記のようなアドレス・マッピング・テー
ブルを設けることにより、前記した従来技術のにおけ
るアドレスが限定されるといった問題を解決することが
できる。図4はアドレス・マッピング・テーブルにおけ
るアドレス変換を説明する図である。
【0037】アドレス・マッピング・テーブル22cは
前記したように256W×16ビットのスタティクRA
Mから構成され、256エントリ×16ビットのテーブ
ルを実現している。アドレス空間A1〜A255にはア
ドレス・マッピング・テーブルのエントリ番号1から2
55が対応し、エントリ番号0は未使用である。そし
て、同図に示すように、内部バスアドレスの上位8ビッ
トがアドレス・マッピング・テーブル22cにより外部
バスアドレスの上位16ビットに変換され、内部バスア
ドレスの下位16ビットはそのまま外部バスアドレスに
出力される。
【0038】図5は図2に示す識別回路21bの構成の
一例を示す図であり、同図において、51はオア回路、
521,522,523はノット回路、531,53
2,533,534はアンド回路である。図5の識別回
路は、内部バスアドレスのa23〜a16の上位8ビッ
トをデコードし、パッキング機能がないアドレス空間A
4〜255、AMT空間、パッキング機能付きのアドレ
ス空間A1〜A3を識別する。
【0039】すなわち、図5の識別回路においては、a
18〜a23のいずれか一つに〔1〕が含まれるとき
に、パッキング機能がないアドレス空間A4〜255を
識別し、a18〜a23がいずれも
〔0〕で、a17,
a18がそれぞれ
〔0〕のときAMT空間を識別し、a
17,a18が〔0,1〕のときアドレス空間A1、
〔1,0〕のときアドレス空間A2、〔1,1〕のとき
アドレス空間A3を識別する。
【0040】図6は本発明の実施例における処理を示す
フローチャートであり、同図を参照して、図2〜図5に
示した本実施例の動作を説明する。データパッキング部
31はCPUからのアクセス待ちをし(図6のステップ
S1)、アクセスがあるとアクセスがパッキング機能付
きアドレス空間A1〜A3であるか否かを判別する(ス
テップS2)。
【0041】アクセスがパッキング機能付き空間A1〜
A3でない場合には、ステップS6に行き、アドレス変
換部32において、アドレス変換を行って内部バスアド
レスを外部バスアドレスに変換する(ステップS6)。
すなわち、アドレス・マッピング・テーブルのエントリ
番号に対応するa16〜a23の8ビットをアドレス・
マッピング・テーブル22cに供給し、アドレス・マッ
ピング・テーブル22cからリードしたデータを外部バ
スの上位16ビットとし、内部バスアドレスの下位16
ビットa00〜a15は、外部バスの下位16ビットと
してそのまま出力する。ついで、データを外部バスに転
送し(ステップS7)、ステップS1に戻る。
【0042】また、ステップS2において、アクセスが
パッキング機能付きアドレス空間A1〜A3である場合
には、ステップS3においてアドレスを比較し、アドレ
スが64ビットの内の最初の32ビットであるか否か
(アドレスが4nであるか)を判別し、アドレスが4n
の場合には、そのアドレス空間に対応したパッキング・
バッファ21c−1〜21c−3にデータを保持し(ス
テップS8)、ステップS6に行き、上記した処理を行
う。
【0043】ステップS3においてアドレスを比較した
結果、アドレスが64ビットの内の2回目の32ビット
である(アドレスが4n+4)場合には、ステップS5
に行き、パッキング・バッファ21c−1〜21c−3
に保持されているデータをパッキングしてステップS6
に行き上記処理を行う。なお、上記実施例においては、
パッキングを行うアドレス空間A1〜アドレス空間A3
をプロセスの個数分用意し、また、パッキング・バッフ
ァ21c−1〜21c−3をパッキングを行うアドレス
空間A1〜アドレス空間A3の個数分用意する実施例を
示したが、例えば、あるプロセスに第1および第2のパ
ッキング・アドレス空間を用意し、上記第1あるいは第
2のアドレス空間が上記プロセスからアクセスされたと
きパッキングを行うようにすることもできる。また、こ
の場合でも、パッキング・バッファはプロセスに対応し
た個数分用意すればよい。
【0044】また、パッキングを行うアドレス空間を各
プロセスに一対一に対応させず、例えば、第1のプロセ
スがあるパッキングを行うアドレス空間を使用している
ときには、第2のプロセスに未使用のパッキングを行う
アドレス空間を割り当てなど、パッキングを行うアドレ
ス空間をプロセスに動的に割り当てることもできる。
【0045】
【発明の効果】以上説明したように、本発明において
は、アドレス空間を分割してプロセスに割り当てるとと
もに、そのアドレス空間から別のアドレス空間へマッピ
ングできるアドレス変換機能を持たせたので、マルチプ
ロセス環境でのパッキング処理が実現できるとともに、
アドレス変換機構により、アドレス空間の分割によって
アクセスできるアドレスが限定されるという問題を回避
することが可能となる。
【図面の簡単な説明】
【図1】本発明の原理図である。
【図2】本発明の実施例におけるホストインタフェース
の構成を示す図である。
【図3】本実施例のメモリマップを示す図である。
【図4】本実施例のアドレス変換を示す図である。
【図5】アドレス識別回路の構成を示す図である。
【図6】本実施例のフローチャートを示す図である。
【図7】本発明の前提となるシステムの構成例を示す図
である。
【図8】第1の従来例を示す図である。
【図9】第1の従来例のフローチャートを示す図であ
る。
【図10】第2の従来例を示す図である。
【図11】第2の従来例のフローチャートを示す図であ
る。
【符号の説明】
1 情報処理装置 1−1,21 データパッキ
ング部 1a,22a 制御回路 1b 識別部 1c,21c−1〜21c−3 パッキング・
バッファ 1d,21d,22b マルチプレク
サ 1e,21e バッファ 2 別筐体の装置 1−2,22 アドレス変換
部 1−3 CPU 2a,22c アドレス・マ
ッピング・テーブル 2b,22d アドレス・バ
ッファ 21b 識別回路 23 内部データバ
ス 24 外部データバ
ス 25 内部アドレス
バス 26 外部アドレス
バス 51 オア回路 521,522,523 ノット回路 531,532,533,534 アンド回路

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】 各プロセスの処理に対応したアドレス空
    間と、該各プロセスからのデータの幅を変換する変換部
    (1-1) と、該アドレス空間を変換する変換部(1-2) とを
    有する情報処理装置(1) と、上記情報処理装置(1) とバ
    スを介して接続される装置(2) の間のデータ転送方法に
    おいて、 上記情報処理装置(1) でのプロセスの処理が、上記アド
    レス空間の中から、該プロセスからのデータのアクセス
    幅を変換するアドレス空間をアクセスすると、該データ
    のアクセス幅を変換するとともに、該アドレス空間を上
    記バスの任意のアドレス空間に変換して、該アクセス幅
    を変換したデータを該バスに接続された上記装置(2) に
    転送することを特徴とするデータ転送方法。
  2. 【請求項2】 データのアクセス幅を変換するアドレス
    空間は、データのパッキングを行うことを特徴とする請
    求項1のデータ転送方法。
  3. 【請求項3】 パッキングを行うアドレス空間は、1プ
    ロセスでアクセスされることを特徴とする請求項2のデ
    ータ転送方法。
  4. 【請求項4】 パッキングを行うアドレス空間をアクセ
    スするプロセスが、パッキングを行うアドレス空間に動
    的に割り当てられることを特徴とする請求項3のデータ
    転送方法。
  5. 【請求項5】 データをパッキングするバッファ(1c)
    を、パッキングを行うアドレス空間の個数分設けてパッ
    キングを行うことを特徴とする請求項3または請求項4
    のデータ転送方法。
  6. 【請求項6】 データをパッキングするバッファ(1c)
    を、パッキングを行うアドレス空間に割り当てられたプ
    ロセスの個数分設けてパッキングを行うことを特徴とす
    る請求項3または請求項4のデータ転送方法。
  7. 【請求項7】 アドレス空間の変換はアドレス・マッピ
    ング用の書き換え可能なテーブル(2a)を使用して行うこ
    とを特徴とする請求項1,2,3,4,5または請求項
    6のデータ転送方法。
JP18491893A 1993-07-27 1993-07-27 データ転送方法 Withdrawn JPH0744489A (ja)

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