JPH0744489A

JPH0744489A - データ転送方法

Info

Publication number: JPH0744489A
Application number: JP18491893A
Authority: JP
Inventors: Koyo Nakagawa; 幸洋中川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1993-07-27
Filing date: 1993-07-27
Publication date: 1995-02-14
Also published as: GB9413165D0; GB2280765A

Abstract

(57)【要約】【目的】マルチプロセス環境でのパッキング処理を実
現するとともに、アドレス空間の分割によってアクセス
できるアドレスが限定されるという問題点を回避するこ
と。【構成】アドレス空間を分割してプロセスに割り当て
る。情報処理装置１と別筐体の装置２を接続するホスト
インタフェースのデータパッキング部１−１に設けられ
た識別部１ｂはパッキングを行うアドレスを識別し、そ
のアドレス空間にアクセス要求があれば、パッキングバ
ッファ１ｃにデータを保持し、次に転送されるデータと
パッキングして、別筐体の装置２に転送する。また、パ
ッキング機能がないアドレス空間においては、データを
そのまま転送する。さらに、アドレスについては、外部
バス上の任意のアドレスがアクセスできるようにアドレ
ス変換部１−２にアドレス・マッピング・テーブル２ａ
設けアドレス変換を行う。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＵＮＩＸオペレーティン
グ・システムのようなマルチプロセス環境において、１
プロセスから時系列データをある単位で転送することに
より、データ転送の高速化を図るデータ転送方法に関す
る。

【０００２】

【従来の技術】近年、ハードウェアの進歩により、幾何
変換、色計算、クリッピングなどのグラフィック演算を
高速化するＣＧアクセラレータの性能が飛躍的に向上
し、高速な３次元グラフィック表示が普及してきてい
る。一般に、低い性能レンジの製品は、本体にアクセラ
レータを内蔵する形態となるが、高い性能レンジの製品
は、本体となるワークステーション（以下、ＷＳと略記
する）に別筐体のアクセラレータをケーブル接続する形
態となっている。

【０００３】図７は上記した構成を示す図であり、同図
において、７１はＷＳ本体、７１ａはＣＰＵであり、Ｃ
ＰＵ７１ａは同図に示すプロセスＡ，プロセスＢのよう
に複数プロセスの処理を実行する。７１ｂはバスを制御
するバスコントローラ、７１ｃは内部バス７１ｄのデー
タを外部バス７１ｅに変換するホスト・インタフェー
ス、７２は３次元グラフィクス演算を高速に行うアクセ
ラレータである。

【０００４】同図において、アクセラレータ７２は３次
元モデルを構成する膨大な量のデータに対して演算を施
すことにより、例えば、視点から見える２次元の映像を
生成する。その際、３次元モデルのデータがＷＳ本体内
のメモリにある場合には、そのデータは３２ビットの内
部バスからホスト・インタフェース７１ｃで６４ビット
の外部バス７１ｅのデータに変換されアクセラレータ７
２に転送される。

【０００５】ところで、前記した本体内蔵のアクセラレ
ータにおいては、内部バス（同期型）の性能をフルに生
かしてデータの転送を行うことができるが、図７に示す
ケーブル接続された別筐体のアクセラレータは、内部バ
スを非同期の外部バスに変換してデータ転送することと
なり、一般に内部バスに比べて転送サイクルは長くな
る。このため、従来からＷＳ本体から別筐体へのデータ
転送を高速化する技術が望まれていた。

【０００６】ここで、高速化の手法として、外部バスの
バス幅を広げて一度に転送できるデータ量を増やすこと
が考えられる。このとき、システムバスのバス幅と外部
バスのバス幅の不一致をいかに吸収するかが問題とな
る。例えば、図７に示したように内部バスが３２ビッ
ト、外部バスが６４ビットのとき、３２ビットのデータ
２つを６４ビットのデータ１つにまとめて（これをパッ
キングと呼ぶ）、転送する場合を想定する。もし、プロ
セスが１つのみ動作しているシングルプロセス環境であ
れば、（４ｎ）番地にワードでライトした場合、一旦バ
ッファに保持し、（４ｎ＋４）番地にワードでライトし
た場合、先程バッファに保持したデータと一緒に６４ビ
ットデータを外部バスに転送するといった手法が適用で
きる。ところが、マルチプロセス環境では、最初のワー
ドの転送の後、次のワード転送を行う前に、別のプロセ
スがシステムバスを使用することがあり、それによって
データ転送が正しく行われないという問題が発生する。
したがって、シングルプロセス環境の場合と同じ手法は
適用できない。

【０００７】上記のようなマルチプロセス環境における
対応策としては従来から次の、に示す手法が知られ
ている。従来例１（アクセス形態による方法）ＣＰＵからシステムバスへのアクセスが、同一プロセス
から２回続けてくるようにし、第１回目に転送されたデ
ータをバッファに保持し、第２回目に転送されたデータ
とまとめて外部バスに出力する。このためには、例え
ば、ＣＰＵからは６４ビットアクセスを行い、それが３
２ビットデータの２回に分けてシステムバスに転送され
るようになっていればよい。

【０００８】図８（ａ）は上記した第１の従来例のホス
ト・インタフェースの構成を示す図であり、また、同図
（ｂ）は６４ビットアクセスと３２ビットアクセスにお
けるバス上のデータを示している。同図（ａ）におい
て、８１は３２ビットのデータ２つを６４ビットのデー
タ１つにまとめるデータ・パッキング部であり、データ
パッキング部８１において、８１ａは制御回路、８１ｂ
は３２ビットのデータを保持するパッキング・バッフ
ァ、８１ｃは制御回路８１ａの出力により内部データバ
ス８２のデータとパッキング・バッファ８１ｂに保持さ
れたデータを選択するマルチプレクサ、８１ｄはバッフ
ァであり、バッファ８１ｄは外部データバスに出力され
る６４ビットのデータの内、上位３２ビットを保持する
第１のバッファ８１ｄ−１と下位の３２ビットを保持す
る第２のバッファ８１ｄ−２から構成されている。

【０００９】また、８２は３２ビットの内部データバ
ス、８３は６４ビットの外部データバス、８４は内部ア
ドレスバスの下位ビットを保持するアドレス・バッフ
ァ、８５は内部アドレスバス、８６は外部アドレスバス
である。図９は上記した第１の従来例における処理を示
すフローチャートであり、同図を参照して図８（ａ）
（ｂ）に示した第１の従来例の動作を説明する。

【００１０】データパッキング部８１はＣＰＵからのア
クセス待ちをし（図９のステップＳ１）、アクセスがあ
るとアクセス形態が３２ビットか、６４ビットかを判別
する（ステップＳ２）。アクセス形態が３２ビットの場
合には、パッキングの必要はないので、ステップＳ６に
おいて、そのまま外部バスに転送する（図８（ｂ）のＢ
(4m)参照）。

【００１１】また、アクセス形態が６４ビットの場合に
は、パッキング・バッファ８１ｂでデータを保持し（ス
テップＳ３）、次のデータを待つ（ステップＳ４）。そ
して、次のデータが転送されてくると、パッキング・バ
ッファ８１ｂに保持したデータをマルチプレクサ８１ｃ
を介してバッファ８１ｄに送り、次の転送されたデータ
とパッキングして外部バス８６へ転送する（図８（ｂ）
のＡ(4n)，Ａ(4n+4)参照）。従来例２（アドレス比較による方法）。

【００１２】アドレス空間内にパッキングを行うアドレ
スを設定し、そのアドレスをＣＰＵがアクセスしたら、
２つのワード転送をまとめてダブルワード転送する。た
だし、そのアドレスを１つのプロセスだけがアクセスす
るものとする。図１０（ａ）は上記した第２の従来例の
ホスト・インタフェースの構成を示す図であり、また、
同図（ｂ）は６４ビットアクセスと３２ビットアクセス
におけるバス上のデータを示している。

【００１３】同図（ａ）において、図８に示したものと
同一のものには同一の符号が付されており、この場合に
は、図８のものに内部バスのアドレスを比較する比較器
８１ｅが追加されている。図１１は上記した第２の従来
例における処理を示すフローチャートであり、同図を参
照して図１０に示した第２の従来例の動作を説明する。

【００１４】データパッキング部８１はＣＰＵからのア
クセス待ちをし（図１１のステップＳ１）、アクセスが
あるとアドレスが比較器８１ｅに設定されたパッキング
を行うアドレス４Ｎであるかどうか判別する。そして、
パッキングを行うアドレスの場合には、そのデータを保
持し（ステップＳ５）、ステップＳ１に戻る（図１０
（ｂ）のＡ(4N)参照）。

【００１５】また、アドレスがパッキングを行うアドレ
スで無い場合には、ステップＳ３に行き、そのアドレス
が４Ｎ＋４であるか否か判別し、４Ｎ＋４でない場合に
は、データをそのまま外部バスに転送する（ステップＳ
６、図１０（ｂ）のＢ(4M)参照）。また、アドレスが４
Ｎ＋４の場合には、ステップＳ５において保持したデー
タをパッキングして外部バスへ転送する（図１０（ｂ）
のＡ(4N+4)参照）。

【００１６】

【発明が解決しようとする課題】ところで、上記した従
来技術において、の方法は最も自然な方法であるが、
コントローラに上述の機能がなければ使えない。また。
の方法はアドレス空間内にパッキングを行うアドレス
を設定する必要があり、そのため、プロセスがアクセス
するアドレスが限定されるといった問題点がある。

【００１７】本発明は上記した従来技術の問題点を考慮
してなされたものであって、上記したの方法を改良
し、アドレス空間を分割してプロセスに割り当て、マル
チプロセス環境でのパッキング処理を実現するととも
に、アドレス変換機構を設けて、アドレス空間の分割に
よってアクセスできるアドレスが限定されるという問題
点をも回避することができるデータ転送方式を提供する
ことを目的とする。

【００１８】

【課題を解決するための手段】図１は本発明の原理図で
ある。同図において、１は情報処理装置、１−１はデー
タのパッキングを行うデータパッキング部、１ａは制御
回路、１ｂはパッキングを行うアドレスを識別する識別
部、１ｃはパッキングを行うデータを保持するパッキン
グ・バッファ、１ｄはマルチプレクサ、１ｅはバッフ
ァ、１−２はアドレス変換部、２ａはアドレス・マッピ
ング・テーブル、２ｂはアドレス・バッファ、１−３は
ＣＰＵ、２は別筐体の装置である。

【００１９】上記課題を解決するため、本発明の請求項
１の発明は、各プロセスの処理に対応したアドレス空間
と、該各プロセスからのデータの幅を変換する変換部１
−１と、該アドレス空間を変換する変換部１−２とを有
する情報処理装置１と、上記情報処理装置１とバスを介
して接続される装置２の間のデータ転送方法において、
上記情報処理装置１でのプロセスの処理が、上記アドレ
ス空間の中から、該プロセスからのデータのアクセス幅
を変換するアドレス空間をアクセスすると、該データの
アクセス幅を変換するとともに、該アドレス空間を上記
バスの任意のアドレス空間に変換し、該アクセス幅を変
換したデータを該バスに接続された上記装置２に転送す
るようにしたものである。

【００２０】本発明の請求項２の発明は、請求項１の発
明において、データのアクセス幅を変換するアドレス空
間が、データのパッキングを行うようにしたものであ
る。本発明の請求項３の発明は、請求項２の発明におい
て、パッキングを行うアドレス空間は、１プロセスでア
クセスされるようにしたものである。本発明の請求項４
の発明は、請求項３の発明において、パッキングを行う
アドレス空間をアクセスするプロセスが、パッキングを
行うアドレス空間に動的に割り当てられるようにしたも
のである。

【００２１】本発明の請求項５の発明は、請求項３また
は請求項４の発明において、データをパッキングするバ
ッファ１ｃを、パッキングを行うアドレス空間の個数分
設けてパッキングを行うようにしたものである。本発明
の請求項６の発明は、請求項３または請求項４の発明に
おいて、データをパッキングするバッファ１ｃを、パッ
キングを行うアドレス空間に割り当てられたプロセスの
個数分設けてパッキングを行うようにしたものである。

【００２２】本発明の請求項７の発明は、請求項１，
２，３，４，５または請求項６の発明において、アドレ
ス空間の変換はアドレス・マッピング用の書き換え可能
なテーブル２ａを使用して行うようにしたものである。

【００２３】

【作用】本発明においては、アドレス空間を分割してプ
ロセスに割り当て、そのアドレス空間から別のアドレス
空間へマッピングできる機能を設ける。図１において、
情報処理装置１と別筐体の装置２を接続するホストイン
タフェースのデータパッキング部１−１に設けられた識
別部１ｅはパッキングを行うアドレスを識別し、パッキ
ングを行うアドレス空間にアクセス要求があれば、パッ
キングバッファ１ｃにデータを保持し、次に転送される
データとパッキングして、外部データバスを介して別筐
体の装置２に転送する。また、パッキング機能がないア
ドレス空間においては、データをそのまま外部バスに転
送する。

【００２４】ここで、パッキングを行うアドレス空間
は、１つのアドレス空間に対して１つのプロセスだけが
アクセスできるように限定し、データを保持するパッキ
ングバッファ１ｃは原則としてパッキングを行うアドレ
ス空間の数だけ用意する。なお、１プロセスが複数のパ
ッキング機能付きアドレス空間を専有する場合には、そ
の複数個の空間に対して１つのバッファを設けるだけで
よい。

【００２５】上記のようにすることにより、複数のプロ
セスがそれぞれ別のパッキング機能付きアドレス空間を
アクセスしても、外部データバスには正しくデータが転
送される。さらに、アドレスについては、外部バス上の
任意のアドレスがアクセスできるようにアドレス変換部
１−２にアドレス・マッピング・テーブル２ａを設けア
ドレス変換を行う。

【００２６】上記のように、アドレス空間を分割し、複
数のプロセスに対応させてパッキングを行うアドレス空
間を設けることにより、マルチプロセス環境でのパッキ
ング処理を実現することができる。また、分割した複数
のアドレス空間から別のアドレス空間へマッピングでき
る機能を設けることにより、アドレス空間の分割によっ
てアクセスできるアドレスが限定されるという問題も回
避できる。

【００２７】本発明は上記原理に基づき、上記課題を解
決するようにしたものであり、本発明の請求項１〜６の
発明においては、アドレス空間の内のデータのアクセス
幅を変換するアドレス空間がアクセスされた場合に、デ
ータ幅を変換して上記別筐体の装置に転送するようにし
たので、マルチプロセス環境においても、パッキング処
理を実現することができる。

【００２８】また、分割した複数のアドレス空間から別
のアドレス空間に変換するようにしたので、アドレス空
間の分割によってアクセスできるアドレスが限定される
という問題を回避することができる。本発明の請求項７
の発明においては、請求項１，２，３，４，５または請
求項６の発明において、アドレス空間の変換をアドレス
・マッピング用の書き換え可能なテーブル２ａを使用し
て行うので、マッピングを自由に変更することが可能と
なる。

【００２９】

【実施例】図２は本発明の実施例のホストインタフェー
スの構成を示す図であり、同図において、２１はデータ
パッキング部であり、データパッキング部２１におい
て、２１ａは制御回路、２１ｂはアクセスされたアドレ
スがパッキングを行うアドレスであるか否かを識別する
識別回路であり、本実施例においては、アドレス空間Ａ
１〜アドレス空間Ａ３をパッキング機能付きのアドレス
空間とし、識別回路２１ｂは内部バスアドレスの上位８
ビットをデコードし、ＡＭＴ空間、アドレス空間Ａ１〜
アドレス空間Ａ３を識別する。

【００３０】２１ｃ−１〜２１ｃ−３はパッキングを行
うためデータを保持する第１〜第３のパッキング・バッ
ファであり、本実施例においては、パッキングを行うア
ドレス空間Ａ１〜アドレス空間Ａ３はプロセスの個数分
用意され、また、パッキング・バッファ２１ｃ−１〜２
１ｃ−３はパッキングを行うアドレス空間Ａ１〜アドレ
ス空間Ａ３の個数分用意されている。

【００３１】２１ｄはパッキング・バッファ２１ｃ−１
〜２１ｃ−３に保持されたデータと内部バスのデータを
選択するマルチプレクサ、２１ｅはバッファであり、バ
ッファ２１ｅは外部データバスに出力される６４ビット
のデータの内、上位３２ビットを保持する第１のバッフ
ァ２１ｅ−１と下位の３２ビットを保持する第２のバッ
ファ２１ｅ−２から構成されている。

【００３２】また、２２はアドレス変換部であり、アド
レス変換部２２において、２２ａは制御回路、２２ｂは
ａ１６〜ａ２３のＡＭＴ空間（アドレスマッピング・テ
ーブル空間）あるいはａ１６〜ａ２３の空間Ａ１〜Ａ２
５５を選択するマルチプレクサ、２２ｃはスタティクＲ
ＡＭから構成されたアドレスマッピング・テーブルであ
り、アドレスマッピング・テーブル２２ｃは、例えば、
同図に示すように２５６Ｗ×１６Ｂの容量を持ってい
る。そして、マルチプレクサ２２ｂからａ０２〜ａ０９
の８ビットを供給してＡＭＴ空間を選択し、アドレスマ
ッピング・テーブル２２ｃの内容をリード／ライトする
ことができる。

【００３３】２２ｄは内部バスのアドレスの下位１６ビ
ットと、内部バスの上位８ビットのアドレス変換結果で
あるアドレスマッピング・テーブル２２ｃから出力され
る上位１６ビットを外部バスのアドレスとして出力する
アドレス・バッファ、２３は内部データバス、２４は外
部データバス、２５は内部アドレスバス、２６は外部ア
ドレスバスである。

【００３４】図３は本発明の実施例のメモリ・マップを
示す図であり、同図において、３１は内部バスアドレス
を示し、３２は外部バスアドレスを示している。同図に
示すように、内部バスアドレスは、000000〜00ffff（１
６進）の６４ＫＢがアドレス・マッピング・テーブル
（ＡＭＴ）の空間に割り当てられ、010000〜01ffffの６
４ＫＢがアドレス空間Ａ１、020000〜02ffffの６４ＫＢ
がアドレス空間Ａ２、030000〜03ffffの６４ＫＢがアド
レス空間Ａ３、以下同様に、ff0000〜ffffffの６４ＫＢ
がアドレス空間Ａ２５５に割り当てられている。

【００３５】本実施例においては、内部バスのアドレス
が２４ビット、外部バスのアドレスが３２ビットであ
り、外部バスの総アドレス空間の方が内部バスのアドレ
ス空間より２５６倍多い。また、分割されたアドレス空
間のサイズは、内部バスでも外部バスでも同じである。
外部バスのアドレス空間はＢ０〜Ｂ６５５３５の空間に
分割され、アドレス・マッピング・テーブル２２ｃには
外部バスの上位１６ビットとして任意の値を設定するこ
とができるので、アドレス・マッピング・テーブルによ
り、内部バスのアドレス空間Ａ１〜Ａ２５５は外部バス
のアドレス空間Ｂ０〜Ｂ６５５３５のいずれかにマッピ
ングされる。つまり、ＣＰＵからアドレス空間Ａn （ｎ
は１〜２５５）をアクセスすることにより、実際には、
アドレス空間Ｂm （ｍは０〜６５５３５）にアクセスす
ることができる。

【００３６】上記のようなアドレス・マッピング・テー
ブルを設けることにより、前記した従来技術のにおけ
るアドレスが限定されるといった問題を解決することが
できる。図４はアドレス・マッピング・テーブルにおけ
るアドレス変換を説明する図である。

【００３７】アドレス・マッピング・テーブル２２ｃは
前記したように２５６Ｗ×１６ビットのスタティクＲＡ
Ｍから構成され、２５６エントリ×１６ビットのテーブ
ルを実現している。アドレス空間Ａ１〜Ａ２５５にはア
ドレス・マッピング・テーブルのエントリ番号１から２
５５が対応し、エントリ番号０は未使用である。そし
て、同図に示すように、内部バスアドレスの上位８ビッ
トがアドレス・マッピング・テーブル２２ｃにより外部
バスアドレスの上位１６ビットに変換され、内部バスア
ドレスの下位１６ビットはそのまま外部バスアドレスに
出力される。

【００３８】図５は図２に示す識別回路２１ｂの構成の
一例を示す図であり、同図において、５１はオア回路、
５２１，５２２，５２３はノット回路、５３１，５３
２，５３３，５３４はアンド回路である。図５の識別回
路は、内部バスアドレスのａ２３〜ａ１６の上位８ビッ
トをデコードし、パッキング機能がないアドレス空間Ａ
４〜２５５、ＡＭＴ空間、パッキング機能付きのアドレ
ス空間Ａ１〜Ａ３を識別する。

【００３９】すなわち、図５の識別回路においては、ａ
１８〜ａ２３のいずれか一つに〔１〕が含まれるとき
に、パッキング機能がないアドレス空間Ａ４〜２５５を
識別し、ａ１８〜ａ２３がいずれも

〔０〕で、ａ１７，
ａ１８がそれぞれ

〔０〕のときＡＭＴ空間を識別し、ａ
１７，ａ１８が〔０，１〕のときアドレス空間Ａ１、
〔１，０〕のときアドレス空間Ａ２、〔１，１〕のとき
アドレス空間Ａ３を識別する。

【００４０】図６は本発明の実施例における処理を示す
フローチャートであり、同図を参照して、図２〜図５に
示した本実施例の動作を説明する。データパッキング部
３１はＣＰＵからのアクセス待ちをし（図６のステップ
Ｓ１）、アクセスがあるとアクセスがパッキング機能付
きアドレス空間Ａ１〜Ａ３であるか否かを判別する（ス
テップＳ２）。

【００４１】アクセスがパッキング機能付き空間Ａ１〜
Ａ３でない場合には、ステップＳ６に行き、アドレス変
換部３２において、アドレス変換を行って内部バスアド
レスを外部バスアドレスに変換する（ステップＳ６）。
すなわち、アドレス・マッピング・テーブルのエントリ
番号に対応するａ１６〜ａ２３の８ビットをアドレス・
マッピング・テーブル２２ｃに供給し、アドレス・マッ
ピング・テーブル２２ｃからリードしたデータを外部バ
スの上位１６ビットとし、内部バスアドレスの下位１６
ビットａ００〜ａ１５は、外部バスの下位１６ビットと
してそのまま出力する。ついで、データを外部バスに転
送し（ステップＳ７）、ステップＳ１に戻る。

【００４２】また、ステップＳ２において、アクセスが
パッキング機能付きアドレス空間Ａ１〜Ａ３である場合
には、ステップＳ３においてアドレスを比較し、アドレ
スが６４ビットの内の最初の３２ビットであるか否か
（アドレスが４ｎであるか）を判別し、アドレスが４ｎ
の場合には、そのアドレス空間に対応したパッキング・
バッファ２１ｃ−１〜２１ｃ−３にデータを保持し（ス
テップＳ８）、ステップＳ６に行き、上記した処理を行
う。

【００４３】ステップＳ３においてアドレスを比較した
結果、アドレスが６４ビットの内の２回目の３２ビット
である（アドレスが４ｎ＋４）場合には、ステップＳ５
に行き、パッキング・バッファ２１ｃ−１〜２１ｃ−３
に保持されているデータをパッキングしてステップＳ６
に行き上記処理を行う。なお、上記実施例においては、
パッキングを行うアドレス空間Ａ１〜アドレス空間Ａ３
をプロセスの個数分用意し、また、パッキング・バッフ
ァ２１ｃ−１〜２１ｃ−３をパッキングを行うアドレス
空間Ａ１〜アドレス空間Ａ３の個数分用意する実施例を
示したが、例えば、あるプロセスに第１および第２のパ
ッキング・アドレス空間を用意し、上記第１あるいは第
２のアドレス空間が上記プロセスからアクセスされたと
きパッキングを行うようにすることもできる。また、こ
の場合でも、パッキング・バッファはプロセスに対応し
た個数分用意すればよい。

【００４４】また、パッキングを行うアドレス空間を各
プロセスに一対一に対応させず、例えば、第１のプロセ
スがあるパッキングを行うアドレス空間を使用している
ときには、第２のプロセスに未使用のパッキングを行う
アドレス空間を割り当てなど、パッキングを行うアドレ
ス空間をプロセスに動的に割り当てることもできる。

【００４５】

【発明の効果】以上説明したように、本発明において
は、アドレス空間を分割してプロセスに割り当てるとと
もに、そのアドレス空間から別のアドレス空間へマッピ
ングできるアドレス変換機能を持たせたので、マルチプ
ロセス環境でのパッキング処理が実現できるとともに、
アドレス変換機構により、アドレス空間の分割によって
アクセスできるアドレスが限定されるという問題を回避
することが可能となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例におけるホストインタフェース
の構成を示す図である。

【図３】本実施例のメモリマップを示す図である。

【図４】本実施例のアドレス変換を示す図である。

【図５】アドレス識別回路の構成を示す図である。

【図６】本実施例のフローチャートを示す図である。

【図７】本発明の前提となるシステムの構成例を示す図
である。

【図８】第１の従来例を示す図である。

【図９】第１の従来例のフローチャートを示す図であ
る。

【図１０】第２の従来例を示す図である。

【図１１】第２の従来例のフローチャートを示す図であ
る。

【符号の説明】

１情報処理装置１−１，２１データパッキ
ング部１ａ，２２ａ制御回路１ｂ識別部１ｃ，２１ｃ−１〜２１ｃ−３パッキング・
バッファ１ｄ，２１ｄ，２２ｂマルチプレク
サ１ｅ，２１ｅバッファ２別筐体の装置１−２，２２アドレス変換
部１−３ＣＰＵ２ａ，２２ｃアドレス・マ
ッピング・テーブル２ｂ，２２ｄアドレス・バ
ッファ２１ｂ識別回路２３内部データバ
ス２４外部データバ
ス２５内部アドレス
バス２６外部アドレス
バス５１オア回路５２１，５２２，５２３ノット回路５３１，５３２，５３３，５３４アンド回路

Claims

【特許請求の範囲】

【請求項１】各プロセスの処理に対応したアドレス空
間と、該各プロセスからのデータの幅を変換する変換部
(1-1) と、該アドレス空間を変換する変換部(1-2) とを
有する情報処理装置(1) と、上記情報処理装置(1) とバ
スを介して接続される装置(2) の間のデータ転送方法に
おいて、上記情報処理装置(1) でのプロセスの処理が、上記アド
レス空間の中から、該プロセスからのデータのアクセス
幅を変換するアドレス空間をアクセスすると、該データ
のアクセス幅を変換するとともに、該アドレス空間を上
記バスの任意のアドレス空間に変換して、該アクセス幅
を変換したデータを該バスに接続された上記装置(2) に
転送することを特徴とするデータ転送方法。
【請求項２】データのアクセス幅を変換するアドレス
空間は、データのパッキングを行うことを特徴とする請
求項１のデータ転送方法。
【請求項３】パッキングを行うアドレス空間は、１プ
ロセスでアクセスされることを特徴とする請求項２のデ
ータ転送方法。
【請求項４】パッキングを行うアドレス空間をアクセ
スするプロセスが、パッキングを行うアドレス空間に動
的に割り当てられることを特徴とする請求項３のデータ
転送方法。
【請求項５】データをパッキングするバッファ(1c)
を、パッキングを行うアドレス空間の個数分設けてパッ
キングを行うことを特徴とする請求項３または請求項４
のデータ転送方法。
【請求項６】データをパッキングするバッファ(1c)
を、パッキングを行うアドレス空間に割り当てられたプ
ロセスの個数分設けてパッキングを行うことを特徴とす
る請求項３または請求項４のデータ転送方法。
【請求項７】アドレス空間の変換はアドレス・マッピ
ング用の書き換え可能なテーブル(2a)を使用して行うこ
とを特徴とする請求項１，２，３，４，５または請求項
６のデータ転送方法。