JPS63271567A - 非対称密結合マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、計算機システムに係り、従来との互換性を保
ちながら、仮想アドレス空間を拡張した処理装置に関す
る。

（従来の技術〕 互換性を保ちながら仮想アドレス長を拡張した従来の処
理装置の例としては、アイ・ビー・エムシステム／３７
０　エクステンプイド　アーキテクチャ　プリンシプル
ズ　オブ　オペレーション、１９８３，５Ａ２２−７０
８５−０　（ＩＢＭＳｙｓｔａｓ＋／３７０　　Ｈｘｔ
ａｎｄｅｄ　　Ａｒｃｈｉｔｅｃｔｕｒｅ　　Ｐｒ１ｃ
ｉｐｌｅｓｏｆ　０ｐｅｒａｔｉｏｎ、１９８３５Ａ２
２−７０８５−０）に記載の装置がある。この装置は、
従来プロセッサを拡張して、仮想アドレス長が従来の２
４ピツドのモードと仮想アドレス長が新しい３１ビツト
のモードを作り、このモードを記憶する場所をプログラ
ム状ｓｌＩの中に設け、モードを変更する命令とモード
を調べる命令を新設している。仮想アドレス長が３１ビ
ツトモードでは、アドレスデータの有効ビット幅が、従
来の２４ビツトから、３１ビツトが有効になるようにな
る１例えば、３２ビツト長の汎用レジスタをペースレジ
スタとして用いる場合、２４ビツトモードの場合は、レ
ジスタの下位２４ビツトの値がアドレスとして有効で、
上位８ビツトのデータは無視される。３１ビツトモード
の場合は、下位３１ビツトの値がアドレスとして有効で
、上位１ビツトのデータは無視される。また、２４ビツ
トモードの命令セットは、３１ビツトモードでも有効で
あるが、一部のアドレスデータを使用する命令は、意味
が異なっている６例えば、ＬＡ（ｌｏａｄ　Ａｄｄｒｅ
ｓｓ）命令では、演算のデータの有効幅が異なり、２４
ビツトモードでは、２４ビット幅で計算し、結果をレジ
スタにしまう、そのとき。

レジスタの上位８ビツトには０がはいる。３１ビツトモ
ードでは、３１ビット幅で計算し、レジスタの上位１ビ
ツトにはＯがはいる。

従って、この装置では、汎用レジスタは、２つのモード
で同一のものであり、しかも、３１ビツトモードの仮想
空間の下位１６Ｍバイトの部分が２４ビツトモードの仮
想空間と同一なので、モード変更命令を実行することに
より、２４ビツトモードプログラムと３１ビツトモード
プログラムの実行の切り替えおよびパラメタの受は渡し
が可能であり従来との互換性が保たれている。

〔発明が解決しようとする問題点〕

上記従来技術は、従来との互換性を保つために単一プロ
セッサで、仮想アドレスの拡張を行なっているので、命
令セットを従来の命令セット新しい命令セットの２つに
２重化することは、ハードウェアが複雑になり、効率的
なインプリメントも困麗なので、基本的には従来の命令
セットを採用し、それを拡張せざるをえないのでレジス
タ数増加やパイプラインの乱れの少ない命令などの、現
状のハードウェア技術に合った新しい命令セットにする
ことができないという問題があった。

本発明の目的は、互換性を維持しながら、従来プロセッ
サより長い仮想アドレス長を持ち、より高性能、高信頼
性を持った命令セットを持った非対称密結合マルチプロ
セッサシステムを提供することにある。

〔問題点を解決するための手段〕

上記目的は、ｍビットの仮想アドレス長を持った従来の
プロセッサと、従来のプロセッサと主記憶を共有し、従
来のプロセッサの仮想記憶型を超えるｍ＋ｎビットの仮
想アドレス長を持ち、従来のプロセッサとデータ型式お
よび実アドレス長が同一で、命令体系の異なる新しいプ
ロセッサと。

従来のプロセッサが新しいプロセッサを呼出す手段と、
新しいプロセッサが従来のプロセッサを呼出す手段を設
けることにより達成される。

〔作用〕

ｍ＋ｎビットの仮想アドレス長を持った新プロセッサは
、従来よりも長い仮想アドレス長で、従来と異なった命
令体系のプログラムを実行する。

このとき、従来の仮想アドレス長で、従来の命令体系の
プログラムを実行したいときは、パラメタを設定して、
従来のプロセッサを呼出す手段によって、制御を従来の
プロセッサに移して実行する。

このとき、新プロセッサと従来プロセッサとは実アドレ
ス長が同一なので、パラメタが新プロセッサの、どの仮
想空間領域にあっても、アドレス変換して実アドレスで
受は渡すことによって、授受可能である。また、従来プ
ログラムの実行中に。

従来よりも長い仮想アドレス長で、従来と異なった命令
体系のプログラムを実行したい場合は、パラメタを設定
して、新プロセッサを呼出す手段によって制御を新プロ
セッサに移して実行する。このことにより、従来と互換
性を保ったまま、仮想アドレス長を拡張し、新しい命令
体系の処理装置。

を構成することができる。

〔実施例〕

以下１本発明の一実施例を第１図、第２図、第３図、第
４図により説明する。

第１図は、本実施例の構成図である。

１は、２つのプロセッサ１００，２００と２つの入出カ
プロセッサ２０．３０で共有される主記憶装置、２は、
バッファ制御装Ｗ１１０と２つの入出カプロセッサ２０
．３０と主記憶装置１を制御するシステム制御装置、１
０は、キャッシュメモリ１１を管理するバッファ制御装
置、１１は、主記憶装置１の一部の内容を主記憶装置ｅ
！１より高速な記憶装置で記憶しているキャッシュメモ
リ。

２０は、従来プロセッサの入出力命令を実行する従来入
出カプロセッサ、３０は、新プロセッサの入出力命令を
実行する新入出力プロセッサ、１００は、従来の命令を
解釈実行する従来プロセッサ。

１１０は、従来命令の演算を実行する演算制御回路、１
１１は、従来命令用の３２ビツト長の１６本のレジスタ
からなる汎用レジスタ群、１２ｏは。

従来命令を解釈し、演算制御回路１１０や他プロセツサ
呼出し回路１３０やアドレス変換回路１４０を制御する
命令制御回路。１３０は、新プロセッサに呼出′し信号
を送る他プロセツサ呼出し回路。

１４０は、３２ビツト長の・仮想アドレスを４８ビツト
長の実アドレスに変換するアドレス変換回路。

２００は、新しい命令を解釈実行する新プロセッサ、２
１０は、新命令の演算を実行する演算制御回路、２１１
は、新命令用の６４ビツト長の２５６本のレジスタから
なる汎用レジスタ群、２２０は。

新命令を解釈し、演算制御回路２１０や他プロセツサ呼
出し回路２３０やアドレス変換回路２４０を制御する命
令制御回路、２旦０は、従来プロセッサに呼出し信号を
送る他プロセツサ呼出し回路。

２４０は、６４ビツト長の仮想アドレスを４８ビツト長
の実アドレスに変換するアドレス変換回路。

第２図は、記憶空間の図である。

３００は、３２ビツト長のアドレス幅でアクセスされる
従来プロセッサの仮想記憶空間。３５０は、６４ビツト
長のアドレス幅でアクセスされる新プロセッサの仮想記
憶空間、４００は、従来プロセッサと新プロセッサで共
通の４８ビット幅の実記憶空間、従来プロセッサの実記
憶空間を仮想空間より拡張して、新プロセッサの実記憶
空間と同一の大きさにしても、オペレーティングシステ
ムを改造するだけで、従来プログラムは、そのまま、従
来プロセッサで実行可能であり、互換性は縦持される。

３１０は、従来プロセッサの仮想記憶空間３００上の、
４１０は、実記憶空間上の従来プロセッサで実行される
従来プロセッサ命令列。

３１１は、従来プロセッサの仮想記憶空間３００上の、
４１１は、実記憶空間上の新プロセッサ呼出し命令、３
２０は、従来プロセッサの仮想記憶空間３００上の、３
７０は、新プロセッサの仮想記憶空間３７０上の、４３
０は、実記憶空間上の３つの記憶空間３２０，３７０，
４３０で内容が一致しているパラメータを受は渡すため
のパラメータ領域、３３０は、従来プロセッサの仮想記
憶空間３００を実記憶空間ヘマッピングするためのアド
レス変換テーブル、３６０，３６２は、新プロセッサの
仮想記憶空間３５０上の、４６０゜４６２は、実記憶空
間上の新プロセッサで実行される新プロセッサ命令列、
３６１は、新プロセッサの仮想記憶空間３５０上の、４
６１は、実記憶空間上の従来プロセッサ呼出し命令、３
８０は、新プロセッサの仮想記憶空間３５０を実記憶空
間へマツピングするためのアドレス変換テーブル。

第３図は、データのフォーマットである。

５００は、従来プロセッサの整数データのフォーマット
、５０２は、新プロセッサの整数データのフォーマット
、アドレスデータ以外の整数データ、浮動小数点データ
、文字データ等のフォーマットは整数データフォーマッ
ト５００，５０２の様に、従来プロセッサと新プロセッ
サで同一である。５０１は、従来プロセッサの仮想アド
レス長３２ビツトのアドレスデータのフォーマット。

５０３は、新プロセッサの仮想アドレス長６４ビツトの
アドレスデータのフォーマット、アドレスデータは、従
来プロセッサと新プロセッサでフォーマットが異なって
いる。

第４図は、レジスタ・インデックス型式命令のフォーマ
ットである。

６０１は、８ビツト長の従来プロセッサオペコードフィ
ールド、６１１は、８ビツト長の新プロセッサオペコー
ドフィールド、従来プロセッサと新プロセッサでは、同
一の動作でも、オペコードフィールドの内容は異なって
いる０例えば、レジスタ・インデックス型式のレジスタ
への３２ビツトデータのロード命令は、従来プロセッサ
で、例えば１６進数で５８．新プロセッサでは、例えば
１６進数で４８がオペコードフィールドにはいっている
。６０２，６０３，６０４は、８ビツト長の従来プロセ
ッサのレジスタ、インデックスレジスタ、ペースレジス
タフィールド、　６１２．６１３゜６１４は、１６ビツ
ト長の新プロセッサのレジスタ、インデックスレジスタ
、ペースレジスタフィールド、フィールドの長さが異な
っているのは、従来プロセッサは１６本、新プロセッサ
は２５６本の汎用レジスタを持っているためである。６
０５は、従来プロセッサの１２ビツト長のディスプレー
スメントフィールド。６１５は、新プロセッサの３２ビ
ツト長のディスプレースメントフィールド。

次に本実施例の動作を第１図、第２図で説明する。

新プロセッサ命令列３６０は、新プロセッサ２００で解
釈実行される。新命令は、最初に命令制御回路２２０で
解釈され、命令制御回路２２０が、演算制御回路２１０
に信号を送って演算を実行する。このときに演算制御回
路２１０が必要な記憶空間上の値は、アドレス変換回路
２４０が、アドレス変換テーブル３８０を使って、新プ
ロセッサ仮想記憶空間３５０上の仮想アドレスを実記憶
空間４００上の実アドレスに変換し、その実アドレスが
バッファ制御装置１ｏに送られ、その実アドレス上の値
がキャッシュメモリ１１上に存在する場合は、その値を
演算制御回路２１０に送る。

キャッシュメモリ１１上にない場合は、その実アドレス
上の値を主記憶装置１から取り出し、演算制御回路２１
０に送るとともに、キャッシュメモリ１１上にも書き込
む、また、演算制御回路２１０上の値を記憶空間に書き
込む場合は、アドレス変換回路２４０が、アドレス変換
テーブル３８０を使って新プロセッサ仮想記憶空間３５
０上の仮想アドレスを、実記憶空間４００上の実アドレ
スに変換し、この実アドレスで、値をキャッシュメモリ
１１と主記憶装置１の双方に書き込む。

新プロセッサの命令制御回路２２０が、従来プロセッサ
呼出し命令３６１を解釈すると、新プロセッサの命令制
御回路２２０は、新プロセッサの他プロセツサ呼出し回
路２３０に信号を送る。新プロセッサの他プロセツサ呼
出し回路２３０は、従来プロセッサ命令列３１０の解釈
実行する。このとき、あらかじめ新プロセッサの仮想記
憶空間上と従来プロセッサの仮想記憶空間上にパラメー
タ領域３７０，３３０を設定し、それぞれのアドレス変
換テーブル３８０，３３０をアドレス変換回路２４０，
１４０によって、前記の仮想記憶空間上のパラメータ領
域３７０，３３０が実記憶空間のパラメータ領域４３０
と一致するように設定し、パラメータを仮想アドレスに
よって受は渡せるようにする。

従来プロセッサの命令は、命令制御回路１２０で解釈さ
れ、命令制御回路１２０が演算制御回路１１０に信号を
送って演算を実行する。このときに、記憶空間に、読み
込んだり、書き込んだりする命令は、アドレス変換回路
１４０が、アドレス変換テーブル３３０を使って、従来
プロセッサ仮想記憶空間３００上の仮想アドレスを、実
記憶空間４００上の実アドレスに変換し、その実アドレ
スによって、新プロセッサの場合と同様にキャッシュメ
モリ１１や主記憶装置１をアクセスして実行する。

従来プロセッサの命令制御回路１２０が、新プロセッサ
呼出し命令３１１を解釈すると、従来プロセッサの命令
制御回路１２０は、従来プロセッサの他プロセツサ呼出
し回路１３０に信号を送る。

従来プロセッサの他プロセツサ呼出し回路１３０は、新
プロセッサの命令制御回路２２０に信号を送り、新プロ
セッサが新プロセッサ命令列３６２の実行を始める。こ
のときに必要なパラメータは、実記憶空間４００上では
、同一のパラメータ領域４３０である従来プロセッサの
仮想記憶空間３００上のパラメータ領域３２０と新プロ
セッサの仮想記憶空間上のパラメータ領域３７０を通し
て受は渡される。

このようにプログラムを実行する非対称密結合マルチプ
ロセッサシステムを構成することにより、従来プログラ
ムを実行可能のまま、仮想アドレス空間を拡張したプロ
グラムを実行できる。また、新プロセッサは、汎用レジ
スタを増やすことが可能なため、レジスタの割り付けが
単純になり、レジスタの退避の回数も減らせ、しかも、
ディスプレースメントフィールドを長くできるので、ベ
ースレジスタ更新の回数を減らせるので、従来のプロセ
ッサより高性能になる。この様に、新プロセッサの命令
セットを現状のハードウェア技術に最適な型式にするこ
とにより、より高性能な新プロセッサを構成できる。

〔発明の効果〕

本発明によれば、仮想アドレス空間の大きさを２１バイ
トから２１＋１バイトに大きくできるので。

互換性を維持したまま、従来に比べて、最大２ｎ倍の大
きさのプログラムを実行できる。

また、現状のハードウェア技術に合った命令セットを設
定できるので、従来の命令セットに比べて命令の必要マ
シンサイクル数やバイブラインの乱れを小さくしたりで
きるので、よ〃高性能で。

高信頼性の計算機を構成できる。

【図面の簡単な説明】

第１図は本発明の一実施例のシステム構成図。 第２図は記憶空間の構成図、第３図はデータフォーマッ
トの図、第４図は命令フォーマットの図である。 ２０・・・従来入出カプロセッサ、３０・・・新入出力
プロセッサ、１００・・・従来プロセッサ、１３０゜２
３０・・・他プロセツサ呼出し回路、２００・・・新プ
ロセッサ、３００・・・従来プロセッサ仮想記憶空間、
３５０・・・新プロセッサ仮想記憶空間、４００・・・
実弟　２　国

Claims (1)

1. 【特許請求の範囲】 １、ｍビットの仮想アドレス長を持つた第１のプロセッ
   サと、 第１のプロセッサと主記憶を共有し、ｍ＋ｎビットの仮
   想アドレス長を持ち、第１のプロセッサとデータ型式お
   よび実アドレス長が同一の第２のプロセッサと、 第１のプロセッサが第２のプロセッサを呼出す手段と、 第２のプロセッサが第１のプロセッサを呼出す手段を、 設けたことを特徴する非対称密結合マルチプロセッサシ
   ステム。