JPH09134326A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH09134326A JPH09134326A JP29291595A JP29291595A JPH09134326A JP H09134326 A JPH09134326 A JP H09134326A JP 29291595 A JP29291595 A JP 29291595A JP 29291595 A JP29291595 A JP 29291595A JP H09134326 A JPH09134326 A JP H09134326A
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- Japan
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- bus
- cycle
- memory
- cpu
- pci
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Abstract
(57)【要約】
【課題】ＣＰＵまたは他のバスマスタからＰＣＩバス経
由で行われる既存のＩ／ＯマップされたＩ／Ｏデバイス
に対するアクセス処理の高速化を図る。 【解決手段】Ｉ／Ｏアドレス空間に割り当てられている
Ｉ／Ｏデバイス（ＩＤＥ）２４がメモリアドレス空間に
割り当てられており、そのＩ／Ｏデバイス２４をアクセ
スする場合には、システムＢＩＯＳ（ＩＮＴ１３ｈ）
は、ＣＰＵ１１にメモリサイクルを実行させる。これに
より、ＰＣＩバス１６上ではメモリバーストサイクルが
行われ、そのメモリバーストサイクルは、ＰＣＩ／ＩＳ
Ａブリッジ２２によってＩ／Ｏサイクルに変換されてＩ
／Ｏデバイス２４に送られる。従って、ＰＣＩバス経由
で行われる既存のＩ／ＯマップされたＩ／Ｏデバイスに
対するアクセス処理にバーストサイクルを利用できるよ
うになり、Ｉ／Ｏアクセスの高速化を図ることができ
る。
由で行われる既存のＩ／ＯマップされたＩ／Ｏデバイス
に対するアクセス処理の高速化を図る。 【解決手段】Ｉ／Ｏアドレス空間に割り当てられている
Ｉ／Ｏデバイス（ＩＤＥ）２４がメモリアドレス空間に
割り当てられており、そのＩ／Ｏデバイス２４をアクセ
スする場合には、システムＢＩＯＳ（ＩＮＴ１３ｈ）
は、ＣＰＵ１１にメモリサイクルを実行させる。これに
より、ＰＣＩバス１６上ではメモリバーストサイクルが
行われ、そのメモリバーストサイクルは、ＰＣＩ／ＩＳ
Ａブリッジ２２によってＩ／Ｏサイクルに変換されてＩ
／Ｏデバイス２４に送られる。従って、ＰＣＩバス経由
で行われる既存のＩ／ＯマップされたＩ／Ｏデバイスに
対するアクセス処理にバーストサイクルを利用できるよ
うになり、Ｉ／Ｏアクセスの高速化を図ることができ
る。
Description
【０００１】
【発明の属する技術分野】この発明はコンピュータシス
テムに関し、特にバースト転送をデータ転送の基本とす
るＰＣＩバスシステムアーキテクチャを採用したコンピ
ュータシステムに関する。
テムに関し、特にバースト転送をデータ転送の基本とす
るＰＣＩバスシステムアーキテクチャを採用したコンピ
ュータシステムに関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータに使用さ
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。
れるシステムバスとしては、ＩＳＡ（Ｉｎｄｕｓｔｒｙ
Ｓｔａｎｄａｒｄ Ａｒｃｈｉｔｅｃｔｕｒｅ）バス
やＥＩＳＡ（Ｅｘｔｅｎｄｅｄ ＩＳＡ）バスが主流で
あった。最近では、データ転送速度の高速化や、プロセ
ッサに依存しないシステムアーキテクチャの構築のため
に、デスクトップ型のパーソナルコンピュータを中心
に、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎ
ｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バスが採用され始めて
いる。
【０００３】ＰＣＩバスにおいては、全てのデータ転送
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。また、ＰＣＩバスは、仕様上、メモリおよびＩ／Ｏ
アドレス空間の両方でバースト転送をサポートしてい
る。
はブロック転送を基本としており、これら各ブロック転
送はバースト転送を用いて実現されている。これによ
り、ＰＣＩバスでは、最大１３３Ｍバイト／秒（データ
バスが３２ビット幅の時）のデータ転送速度を実現でき
る。また、ＰＣＩバスは、仕様上、メモリおよびＩ／Ｏ
アドレス空間の両方でバースト転送をサポートしてい
る。
【０００４】よって、Ｉ／Ｏ空間でバーストを生成する
ようなプロセッサまたはバス・マスタがあれば、これら
のマスタがＩ／Ｏバーストを発生することにより、Ｉ／
Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイス
との間のデータ転送などをさらに高速に行うことが可能
となり、システム性能を高めることができる。
ようなプロセッサまたはバス・マスタがあれば、これら
のマスタがＩ／Ｏバーストを発生することにより、Ｉ／
Ｏデバイス間、およびシステムメモリとＩ／Ｏデバイス
との間のデータ転送などをさらに高速に行うことが可能
となり、システム性能を高めることができる。
【０００５】
【発明が解決しようとする課題】ところが、実際には、
Ｉ／Ｏのバーストサイクルは、有効には使われていな
い。その理由は次の通りである。 （１）まず、第一に、現状では、Ｉ／Ｏバーストを行う
ようなアプリケーションプログラムが存在していないこ
とである。 （２）また、もう一つの理由は、従来のＩ／Ｏデバイス
自身の性能の問題である。
Ｉ／Ｏのバーストサイクルは、有効には使われていな
い。その理由は次の通りである。 （１）まず、第一に、現状では、Ｉ／Ｏバーストを行う
ようなアプリケーションプログラムが存在していないこ
とである。 （２）また、もう一つの理由は、従来のＩ／Ｏデバイス
自身の性能の問題である。
【０００６】すなわち、従来のＩ／Ｏ装置は低速のもの
が多く、時間的に近接した２つ以上のアクセスを受け付
けられないものがほとんどであった。したがって、Ｉ／
Ｏバーストサイクルを実行しても、それによって連続的
に転送されるライトデータなどを受け付けられず、これ
が誤動作の原因となる場合があった。
が多く、時間的に近接した２つ以上のアクセスを受け付
けられないものがほとんどであった。したがって、Ｉ／
Ｏバーストサイクルを実行しても、それによって連続的
に転送されるライトデータなどを受け付けられず、これ
が誤動作の原因となる場合があった。
【０００７】（３）さらに、もう一つの問題は、Ｉ／Ｏ
バーストサイクルにおけるアドレスの取り扱いの問題で
ある。すなわち、メモリバーストサイクルについては、
通常、データフェーズ毎に対象となるアドレス値がイン
クリメントされるが、もし、Ｉ／Ｏバーストサイクルで
この様なデータフェーズ毎のアドレスインクリメントを
行うと、そのアドレス値がターゲットＩ／Ｏデバイスの
応答アドレス範囲をすぐに外れてしまう。この場合、タ
ーゲットディスコネクトが発生され、その時点で現在の
Ｉ／Ｏバーストサイクルが終了してしまう。
バーストサイクルにおけるアドレスの取り扱いの問題で
ある。すなわち、メモリバーストサイクルについては、
通常、データフェーズ毎に対象となるアドレス値がイン
クリメントされるが、もし、Ｉ／Ｏバーストサイクルで
この様なデータフェーズ毎のアドレスインクリメントを
行うと、そのアドレス値がターゲットＩ／Ｏデバイスの
応答アドレス範囲をすぐに外れてしまう。この場合、タ
ーゲットディスコネクトが発生され、その時点で現在の
Ｉ／Ｏバーストサイクルが終了してしまう。
【０００８】このように、現状では、Ｉ／Ｏサイクルで
はバースト転送のメリットが生かせない、という問題が
あった。また、最近では、時間的に連続的に行われるＩ
／Ｏアクセスを受付けることが可能な高性能のハードデ
ィスク（ＩＤＥ）など、高速Ｉ／Ｏデバイスも開発され
ており、バースト転送を利用したＩ／Ｏアクセスの実現
が望まれている。
はバースト転送のメリットが生かせない、という問題が
あった。また、最近では、時間的に連続的に行われるＩ
／Ｏアクセスを受付けることが可能な高性能のハードデ
ィスク（ＩＤＥ）など、高速Ｉ／Ｏデバイスも開発され
ており、バースト転送を利用したＩ／Ｏアクセスの実現
が望まれている。
【０００９】この発明はこの様な点に鑑みてなされたも
ので、ＣＰＵまたは他のバスマスタからＰＣＩバス経由
で行われる既存のＩ／ＯマップされたＩ／Ｏデバイスに
対するアクセス処理の高速化を実現することができるコ
ンピュータシステムを提供することを目的とする。
ので、ＣＰＵまたは他のバスマスタからＰＣＩバス経由
で行われる既存のＩ／ＯマップされたＩ／Ｏデバイスに
対するアクセス処理の高速化を実現することができるコ
ンピュータシステムを提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明は、ＰＣＩバス
システムアーキテクチャを採用したコンピュータシステ
ムにおいて、前記システムのＩ／Ｏアドレス空間に割り
当てられた所定のＩ／Ｏデバイスを前記システムのメモ
リアドレス空間に割り当て、前記ＰＣＩバス上で前記メ
モリアドレス範囲内のメモリアドレス値を指定するアド
レスフェーズとそれに後続する１以上のデータフェーズ
とを含むメモリバーストサイクルが実行されるように、
前記Ｉ／Ｏデバイスに対するＩ／Ｏアクセス要求に対し
てメモリサイクルを発生する手段と、前記ＰＣＩバスと
前記Ｉ／Ｏデバイスとの間に設けられ、前記メモリバー
ストサイクルのアドレスフェーズで前記Ｉ／Ｏデバイス
に割り当てられたメモリアドレス値が指定されたとき、
そのメモリバーストサイクルを前記Ｉ／Ｏデバイスをア
クセスするためのＩ／Ｏサイクルに変換する手段とを具
備することを特徴とする。
システムアーキテクチャを採用したコンピュータシステ
ムにおいて、前記システムのＩ／Ｏアドレス空間に割り
当てられた所定のＩ／Ｏデバイスを前記システムのメモ
リアドレス空間に割り当て、前記ＰＣＩバス上で前記メ
モリアドレス範囲内のメモリアドレス値を指定するアド
レスフェーズとそれに後続する１以上のデータフェーズ
とを含むメモリバーストサイクルが実行されるように、
前記Ｉ／Ｏデバイスに対するＩ／Ｏアクセス要求に対し
てメモリサイクルを発生する手段と、前記ＰＣＩバスと
前記Ｉ／Ｏデバイスとの間に設けられ、前記メモリバー
ストサイクルのアドレスフェーズで前記Ｉ／Ｏデバイス
に割り当てられたメモリアドレス値が指定されたとき、
そのメモリバーストサイクルを前記Ｉ／Ｏデバイスをア
クセスするためのＩ／Ｏサイクルに変換する手段とを具
備することを特徴とする。
【００１１】このコンピュータシステムにおいては、Ｉ
／Ｏアドレス空間に割り当てられているディスク装置
（ＩＤＥ）などのＩ／Ｏデバイスがメモリアドレス空間
に割り当てられており、そのＩ／Ｏデバイスをアクセス
する場合には、ＣＰＵまたは他のバスマスタによってＩ
／Ｏサイクルではなく、メモリサイクルが開始される。
これにより、ＰＣＩバス上では、メモリバーストサイク
ルが実行される。このメモリバーストサイクルは、Ｉ／
Ｏサイクルに変換されてＩ／Ｏデバイスに送られる。従
って、ＰＣＩバス経由で行われる既存のＩ／Ｏマップさ
れたＩ／Ｏデバイスに対するアクセス処理にバーストサ
イクルを利用できるようになり、Ｉ／Ｏアクセスの高速
化を図ることができる。
／Ｏアドレス空間に割り当てられているディスク装置
（ＩＤＥ）などのＩ／Ｏデバイスがメモリアドレス空間
に割り当てられており、そのＩ／Ｏデバイスをアクセス
する場合には、ＣＰＵまたは他のバスマスタによってＩ
／Ｏサイクルではなく、メモリサイクルが開始される。
これにより、ＰＣＩバス上では、メモリバーストサイク
ルが実行される。このメモリバーストサイクルは、Ｉ／
Ｏサイクルに変換されてＩ／Ｏデバイスに送られる。従
って、ＰＣＩバス経由で行われる既存のＩ／Ｏマップさ
れたＩ／Ｏデバイスに対するアクセス処理にバーストサ
イクルを利用できるようになり、Ｉ／Ｏアクセスの高速
化を図ることができる。
【００１２】すなわち、従来の構成では、ひとつのトラ
ンザクション中にひとつのＩ／Ｏデータフェーズしか含
むことができない。例えば、ひとつのトランザクション
にかかる時間が、最短で６ＰＣＩクロックであったとす
ると、ＩＤＥの１セクタ分５１２バイト（＝２５６ワー
ド）の転送を行うのにかかる時間は、２５６×６＝１５
３６ＰＣＩクロックとなる。一方、この発明の構成によ
れば、Ｉ／Ｏアクセスを、ＰＣＩバス上でバーストさせ
ることにより、そのシステムの持つＰＣＩバスのバンド
幅を、フルに利用することができる。例えば、上記１セ
クタの転送を行うのにかかる時間は、６＋２５５＝２６
１ＰＣＩクロックで済む。バイトマージすれば、さらに
少なくてすむ。実際には、ＩＤＥの転送レートはＰＣＩ
バスのバンド幅より小さいから、ＩＤＥを、ＩＤＥ自身
の持つ最大の転送レートまで上げて使うことができる。
ンザクション中にひとつのＩ／Ｏデータフェーズしか含
むことができない。例えば、ひとつのトランザクション
にかかる時間が、最短で６ＰＣＩクロックであったとす
ると、ＩＤＥの１セクタ分５１２バイト（＝２５６ワー
ド）の転送を行うのにかかる時間は、２５６×６＝１５
３６ＰＣＩクロックとなる。一方、この発明の構成によ
れば、Ｉ／Ｏアクセスを、ＰＣＩバス上でバーストさせ
ることにより、そのシステムの持つＰＣＩバスのバンド
幅を、フルに利用することができる。例えば、上記１セ
クタの転送を行うのにかかる時間は、６＋２５５＝２６
１ＰＣＩクロックで済む。バイトマージすれば、さらに
少なくてすむ。実際には、ＩＤＥの転送レートはＰＣＩ
バスのバンド幅より小さいから、ＩＤＥを、ＩＤＥ自身
の持つ最大の転送レートまで上げて使うことができる。
【００１３】Ｉ／Ｏアクセス要求に応答してメモリサイ
クルを開始する手段としては、前記Ｉ／Ｏデバイスを制
御するシステムＢＩＯＳ内のデバイスドライバプログラ
ムを利用できる。この場合、デバイスドライバプログラ
ムは、オペレーティングシステムまたはアプリケーショ
ンプログラムからの前記Ｉ／Ｏデバイスに対するアクセ
ス要求に応答して、ムーブストリング命令などを実行し
てコンピュータシステムのＣＰＵにメモリサイクルを実
行させる。
クルを開始する手段としては、前記Ｉ／Ｏデバイスを制
御するシステムＢＩＯＳ内のデバイスドライバプログラ
ムを利用できる。この場合、デバイスドライバプログラ
ムは、オペレーティングシステムまたはアプリケーショ
ンプログラムからの前記Ｉ／Ｏデバイスに対するアクセ
ス要求に応答して、ムーブストリング命令などを実行し
てコンピュータシステムのＣＰＵにメモリサイクルを実
行させる。
【００１４】また、この発明によるコンピュータシステ
ムは、ＣＰＵと、このＣＰＵのプロセッサバスとＰＣＩ
バス間を繋ぐ第１のブリッジ装置であって、前記ＣＰＵ
が所定のＩ／Ｏデバイスをアクセスするために前記プロ
セッサバス上で連続して実行するＩ／Ｏサイクルを、前
記Ｉ／Ｏデバイスのアクセスのために用意された所定の
メモリアドレス値を指定するアドレスフェーズとそれに
後続する複数のデータフェーズとを含むメモリバースト
サイクルに変換して前記ＰＣＩバス上に伝達する第１の
バスサイクル変換手段を含む第１のブリッジ装置と、前
記ＰＣＩバスと前記所定のＩ／Ｏデバイスが接続された
バス間を繋ぐ第２のブリッジ装置であって、前記第１の
バスサイクル変換手段によって前記ＰＣＩバス上に伝達
されるメモリバーストサイクルを、前記Ｉ／Ｏデバイス
が接続されている前記バス上の複数の連続したＩ／Ｏサ
イクルに変換する第２のバスサイクル変換手段を含む第
２のブリッジ装置とを具備することを特徴とする。
ムは、ＣＰＵと、このＣＰＵのプロセッサバスとＰＣＩ
バス間を繋ぐ第１のブリッジ装置であって、前記ＣＰＵ
が所定のＩ／Ｏデバイスをアクセスするために前記プロ
セッサバス上で連続して実行するＩ／Ｏサイクルを、前
記Ｉ／Ｏデバイスのアクセスのために用意された所定の
メモリアドレス値を指定するアドレスフェーズとそれに
後続する複数のデータフェーズとを含むメモリバースト
サイクルに変換して前記ＰＣＩバス上に伝達する第１の
バスサイクル変換手段を含む第１のブリッジ装置と、前
記ＰＣＩバスと前記所定のＩ／Ｏデバイスが接続された
バス間を繋ぐ第２のブリッジ装置であって、前記第１の
バスサイクル変換手段によって前記ＰＣＩバス上に伝達
されるメモリバーストサイクルを、前記Ｉ／Ｏデバイス
が接続されている前記バス上の複数の連続したＩ／Ｏサ
イクルに変換する第２のバスサイクル変換手段を含む第
２のブリッジ装置とを具備することを特徴とする。
【００１５】このコンピュータシステムにおいては、第
１のブリッジ装置が、ＣＰＵによって実行される特定の
Ｉ／ＯサイクルをＰＣＩバス上のメモリサイクルに変換
して、バースト転送を行う。よって、システムＢＩＯＳ
の変更などを行うことなく、Ｉ／Ｏアクセス処理にバー
スト転送を利用することが可能となる。
１のブリッジ装置が、ＣＰＵによって実行される特定の
Ｉ／ＯサイクルをＰＣＩバス上のメモリサイクルに変換
して、バースト転送を行う。よって、システムＢＩＯＳ
の変更などを行うことなく、Ｉ／Ｏアクセス処理にバー
スト転送を利用することが可能となる。
【００１６】また、この発明によるコンピュータシステ
ムは、ＣＰＵと、このＣＰＵのプロセッサバスとＰＣＩ
バス間を繋ぐ第１のブリッジ装置と、前記ＰＣＩバスと
所定のＩ／Ｏデバイスが接続されたバス間を繋ぐ第２の
ブリッジ装置とを具備し、前記第１のブリッジ装置は、
前記ＣＰＵが前記Ｉ／Ｏデバイスをアクセスするために
前記プロセッサバス上で連続して実行するＩ／Ｏサイク
ルを、前記Ｉ／ＯデバイスのＩ／Ｏアドレス値を指定す
るアドレスフェーズとそれに後続する複数のデータフェ
ーズとを含むＩ／Ｏバーストサイクルに変換して前記Ｐ
ＣＩバス上、または前記第１および第２のブリッジ装置
間に設けられたサイドバンドバス上に伝達する第１のバ
スサイクル変換手段を含み、前記第２のブリッジ装置
は、前記第１のバスサイクル変換手段によって前記ＰＣ
Ｉバスまたは前記サイドバンドバス上に伝達されるＩ／
Ｏバーストサイクルを、前記Ｉ／Ｏデバイスが接続され
ているバス上の複数の連続したＩ／Ｏサイクルに変換す
る第２のバスサイクル変換手段を含むことを特徴とす
る。
ムは、ＣＰＵと、このＣＰＵのプロセッサバスとＰＣＩ
バス間を繋ぐ第１のブリッジ装置と、前記ＰＣＩバスと
所定のＩ／Ｏデバイスが接続されたバス間を繋ぐ第２の
ブリッジ装置とを具備し、前記第１のブリッジ装置は、
前記ＣＰＵが前記Ｉ／Ｏデバイスをアクセスするために
前記プロセッサバス上で連続して実行するＩ／Ｏサイク
ルを、前記Ｉ／ＯデバイスのＩ／Ｏアドレス値を指定す
るアドレスフェーズとそれに後続する複数のデータフェ
ーズとを含むＩ／Ｏバーストサイクルに変換して前記Ｐ
ＣＩバス上、または前記第１および第２のブリッジ装置
間に設けられたサイドバンドバス上に伝達する第１のバ
スサイクル変換手段を含み、前記第２のブリッジ装置
は、前記第１のバスサイクル変換手段によって前記ＰＣ
Ｉバスまたは前記サイドバンドバス上に伝達されるＩ／
Ｏバーストサイクルを、前記Ｉ／Ｏデバイスが接続され
ているバス上の複数の連続したＩ／Ｏサイクルに変換す
る第２のバスサイクル変換手段を含むことを特徴とす
る。
【００１７】２つのブリッジ装置間のローカルルールな
どにより、特定のＩ／Ｏアクセスに対して、ＰＣＩバス
またはサイドバンドバス上で、Ｉ／Ｏサイクルのままバ
ースト転送が行われる。この場合にも、システムＢＩＯ
Ｓの変更などを行うことなく、Ｉ／Ｏアクセス処理にバ
ースト転送を利用することが可能となる。
どにより、特定のＩ／Ｏアクセスに対して、ＰＣＩバス
またはサイドバンドバス上で、Ｉ／Ｏサイクルのままバ
ースト転送が行われる。この場合にも、システムＢＩＯ
Ｓの変更などを行うことなく、Ｉ／Ｏアクセス処理にバ
ースト転送を利用することが可能となる。
【００１８】
【発明の実施の形態】以下、図面を参照してこの発明の
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、その本体内部には、ＣＰＵ１１、システム
メモリ１２、ＣＰＵ１１のプロセッサバス（ホストバ
ス）１３、メモリバス１４、ホスト／ＰＣＩブリッジ装
置１５、ＰＣＩバス１６、ディスプレイコントローラ１
７、ビデオメモリ１８、ハードディスクドライブ装置
（バスマスタＩＤＥ）などのＩ／Ｏデバイス１９、ＰＣ
Ｉ／ＩＳＡブリッジ装置２２、ＩＳＡバス２３、ハード
ディスクドライブ装置（ＩＤＥ）などのＩ／Ｏデバイス
２４、ＢＩＯＳ ＲＯＭ２５などが設けられている。
実施形態を説明する。図１には、この発明の一実施形態
に係わるコンピュータシステムの構成が示されている。
このコンピュータシステムは、ノートブックタイプまた
はラップトップタイプのポータブルパーソナルコンピュ
ータであり、その本体内部には、ＣＰＵ１１、システム
メモリ１２、ＣＰＵ１１のプロセッサバス（ホストバ
ス）１３、メモリバス１４、ホスト／ＰＣＩブリッジ装
置１５、ＰＣＩバス１６、ディスプレイコントローラ１
７、ビデオメモリ１８、ハードディスクドライブ装置
（バスマスタＩＤＥ）などのＩ／Ｏデバイス１９、ＰＣ
Ｉ／ＩＳＡブリッジ装置２２、ＩＳＡバス２３、ハード
ディスクドライブ装置（ＩＤＥ）などのＩ／Ｏデバイス
２４、ＢＩＯＳ ＲＯＭ２５などが設けられている。
【００１９】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１３は、
６４ビット幅のデータバスを有している。
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１３は、
６４ビット幅のデータバスを有している。
【００２０】システムメモリ１２は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、ＤＲＡＭまたはシンクロナスＤＲＡ
Ｍによって構成されている。このシステムメモリ１２
は、３２ビット幅または６４ビット幅のデータバスを有
する専用のメモリバス１４に接続されている。このメモ
リバス１４のデータバスとしては、プロセッサバス１３
のデータバスを利用することもできる。この場合、メモ
リバス１４には、アドレスバスと各種メモリ制御信号線
とから構成される。
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、ＤＲＡＭまたはシンクロナスＤＲＡ
Ｍによって構成されている。このシステムメモリ１２
は、３２ビット幅または６４ビット幅のデータバスを有
する専用のメモリバス１４に接続されている。このメモ
リバス１４のデータバスとしては、プロセッサバス１３
のデータバスを利用することもできる。この場合、メモ
リバス１４には、アドレスバスと各種メモリ制御信号線
とから構成される。
【００２１】ホスト／ＰＣＩブリッジ装置１５は、プロ
セッサバス１３とＰＣＩバス１６との間を繋ぐブリッジ
ＬＳＩであり、プロセッサバス１３とＰＣＩバス１６と
の間で、データおよびアドレスを含むバスサイクルを双
方向で変換する。また、ホスト／ＰＣＩブリッジ装置１
５は、メモリバス１４を介してシステムメモリ１２にも
接続されており、システムメモリ１２のアクセスも制御
する。さらに、ホスト／ＰＣＩブリッジ装置１５は、Ｐ
ＣＩバス１６上でバースト転送を実行するための機能を
サポートしている。
セッサバス１３とＰＣＩバス１６との間を繋ぐブリッジ
ＬＳＩであり、プロセッサバス１３とＰＣＩバス１６と
の間で、データおよびアドレスを含むバスサイクルを双
方向で変換する。また、ホスト／ＰＣＩブリッジ装置１
５は、メモリバス１４を介してシステムメモリ１２にも
接続されており、システムメモリ１２のアクセスも制御
する。さらに、ホスト／ＰＣＩブリッジ装置１５は、Ｐ
ＣＩバス１６上でバースト転送を実行するための機能を
サポートしている。
【００２２】このように、ホスト／ＰＣＩブリッジ装置
１５は、ＩＳＡバス２３上のデバイスを除くシステム内
の全てのメモリおよびＩ／Ｏデバイスを制御するシステ
ムコントローラとして機能する。
１５は、ＩＳＡバス２３上のデバイスを除くシステム内
の全てのメモリおよびＩ／Ｏデバイスを制御するシステ
ムコントローラとして機能する。
【００２３】ＰＣＩバス１６はクロック同期型の入出力
バスであり、ＰＣＩバス１６上の全てのサイクルはＰＣ
Ｉクロックに同期して行われる。ＰＣＩバス１６のクロ
ック信号は最大３３ＭＨｚである。ＰＣＩバス１６は、
時分割的に使用されるアドレス／データバスを有してい
る。このアドレス／データバスは、３２ビット幅であ
る。
バスであり、ＰＣＩバス１６上の全てのサイクルはＰＣ
Ｉクロックに同期して行われる。ＰＣＩバス１６のクロ
ック信号は最大３３ＭＨｚである。ＰＣＩバス１６は、
時分割的に使用されるアドレス／データバスを有してい
る。このアドレス／データバスは、３２ビット幅であ
る。
【００２４】ＰＣＩバス１６上のデータ転送は、バース
ト転送を利用したブロックデータ転送を基本としてい
る。このデータ転送サイクルは、アドレスフェーズとそ
れに後続する１以上のデータフェーズとから構成され
る。アドレスフェーズにおいてはアドレス／データバス
上にアドレスが出力され、データフェーズでは３２ビッ
トのデータが出力される。
ト転送を利用したブロックデータ転送を基本としてい
る。このデータ転送サイクルは、アドレスフェーズとそ
れに後続する１以上のデータフェーズとから構成され
る。アドレスフェーズにおいてはアドレス／データバス
上にアドレスが出力され、データフェーズでは３２ビッ
トのデータが出力される。
【００２５】ディスプレイコントローラ１７は、ビデオ
メモリ１８に格納されているイメージデータをビデオデ
ータに変換してこのシステムのディスプレイモニタに表
示するグラフィクスコントロールＬＳＩであり、ＰＣＩ
バス１６に直結されている。このディスプレイコントロ
ーラ１７のバスインターフェースには、ＰＣＩバス１６
のバースト転送に対応するためのデータバッファが設け
られている。
メモリ１８に格納されているイメージデータをビデオデ
ータに変換してこのシステムのディスプレイモニタに表
示するグラフィクスコントロールＬＳＩであり、ＰＣＩ
バス１６に直結されている。このディスプレイコントロ
ーラ１７のバスインターフェースには、ＰＣＩバス１６
のバースト転送に対応するためのデータバッファが設け
られている。
【００２６】ビデオメモリ１８は、ディスプレイモニタ
の画面イメージを格納する。このビデオメモリ１８は、
シンクロナスＤＲＡＭまたはデュアルポートＶＲＡＭか
ら構成されている。シンクロナスＤＲＡＭは、クロック
同期式オペレーション、コマンドによる動作モード制
御、２バンクメモリセルアレイ構成という特徴を持つメ
モリであり、通常のＤＲＡＭよりもシーケンシャルアク
セスを高速に行うことができる。
の画面イメージを格納する。このビデオメモリ１８は、
シンクロナスＤＲＡＭまたはデュアルポートＶＲＡＭか
ら構成されている。シンクロナスＤＲＡＭは、クロック
同期式オペレーション、コマンドによる動作モード制
御、２バンクメモリセルアレイ構成という特徴を持つメ
モリであり、通常のＤＲＡＭよりもシーケンシャルアク
セスを高速に行うことができる。
【００２７】ビデオメモリ１８を構成するシンクロナス
ＤＲＡＭは、例えば、２５６Ｋ×１６ビット構成のシン
クロナスＤＲＡＭチップを２個または４個並列接続する
ことによって実現できる。この場合、３２ビット幅また
は６４ビット幅単位でイメージデータのリード／ライト
が行われる。
ＤＲＡＭは、例えば、２５６Ｋ×１６ビット構成のシン
クロナスＤＲＡＭチップを２個または４個並列接続する
ことによって実現できる。この場合、３２ビット幅また
は６４ビット幅単位でイメージデータのリード／ライト
が行われる。
【００２８】ＰＣＩ／ＩＳＡブリッジ装置２２は、ＰＣ
Ｉバス１６とＩＳＡバス２３との間を繋ぐブリッジＬＳ
Ｉであり、ＰＣＩバス１６とＩＳＡバス２３の間でデー
タおよびアドレスを含むバスサイクルを双方向で変換す
る。このＰＣＩ／ＩＳＡブリッジ装置２２には、ＩＳＡ
バス２３上のＩ／Ｏデバイス２４、ＢＩＯＳ ＲＯＭ２
５を制御するためのロジックや、ＤＭＡコントローラな
どが含まれている。ＩＳＡバス拡張スロット２６，２７
には、ＩＳＡ対応の各種拡張カードを必要に応じて装着
することができる。
Ｉバス１６とＩＳＡバス２３との間を繋ぐブリッジＬＳ
Ｉであり、ＰＣＩバス１６とＩＳＡバス２３の間でデー
タおよびアドレスを含むバスサイクルを双方向で変換す
る。このＰＣＩ／ＩＳＡブリッジ装置２２には、ＩＳＡ
バス２３上のＩ／Ｏデバイス２４、ＢＩＯＳ ＲＯＭ２
５を制御するためのロジックや、ＤＭＡコントローラな
どが含まれている。ＩＳＡバス拡張スロット２６，２７
には、ＩＳＡ対応の各種拡張カードを必要に応じて装着
することができる。
【００２９】さらに、ＰＣＩ／ＩＳＡブリッジ装置２２
は、ＰＣＩバス１６上のメモリバーストサイクルをＩＳ
Ａバス２３上のＩ／Ｏサイクルに変換するサイクル・コ
ンバージョン回路２２１を備えている。このサイクル・
コンバージョン回路２２１は、Ｉ／Ｏアドレス空間にマ
ッピングされたＩ／Ｏデバイス（ＩＤＥ）２４のＩ／Ｏ
ポート（Ｉ／Ｏアドレス １Ｆ０Ｈ）に特別に割り当て
られたメモリアドレス範囲を示す情報を保持するコンフ
ィグレーションレジスタなどを有しており、ＰＣＩバス
１６上で実行されるメモリバーストサイクルのアドレス
フェーズでＩ／Ｏデバイス２４に割り当てられたメモリ
アドレス値が指定されたとき、そのメモリバーストサイ
クルをＩ／Ｏデバイス２４をアクセスするためのＩ／Ｏ
サイクルに変換して、ＩＳＡバス２４上に出力する。こ
のサイクル変換処理では、サイクル・コンバージョン回
路２２１に設けられたデータバッファにバースト転送さ
れたデータが蓄積され、それが時間的に連続する複数の
Ｉ／ＯサイクルでＩ／Ｏデバイス２４に送られる。
は、ＰＣＩバス１６上のメモリバーストサイクルをＩＳ
Ａバス２３上のＩ／Ｏサイクルに変換するサイクル・コ
ンバージョン回路２２１を備えている。このサイクル・
コンバージョン回路２２１は、Ｉ／Ｏアドレス空間にマ
ッピングされたＩ／Ｏデバイス（ＩＤＥ）２４のＩ／Ｏ
ポート（Ｉ／Ｏアドレス １Ｆ０Ｈ）に特別に割り当て
られたメモリアドレス範囲を示す情報を保持するコンフ
ィグレーションレジスタなどを有しており、ＰＣＩバス
１６上で実行されるメモリバーストサイクルのアドレス
フェーズでＩ／Ｏデバイス２４に割り当てられたメモリ
アドレス値が指定されたとき、そのメモリバーストサイ
クルをＩ／Ｏデバイス２４をアクセスするためのＩ／Ｏ
サイクルに変換して、ＩＳＡバス２４上に出力する。こ
のサイクル変換処理では、サイクル・コンバージョン回
路２２１に設けられたデータバッファにバースト転送さ
れたデータが蓄積され、それが時間的に連続する複数の
Ｉ／ＯサイクルでＩ／Ｏデバイス２４に送られる。
【００３０】ＢＩＯＳ ＲＯＭ２５には、システムの電
源投入時にハードウェアの初期化やオペレーティングシ
ステムのブートストラップを実行するＩＲＴルーチン
と、オペレーティングシステムやアプリケーションプロ
グラムからの要求に応じてハードウェアアクセスを行う
各種デバイスドライバ群を含むシステムＢＩＯＳとが格
納されている。
源投入時にハードウェアの初期化やオペレーティングシ
ステムのブートストラップを実行するＩＲＴルーチン
と、オペレーティングシステムやアプリケーションプロ
グラムからの要求に応じてハードウェアアクセスを行う
各種デバイスドライバ群を含むシステムＢＩＯＳとが格
納されている。
【００３１】システムＢＩＯＳのディスクドライバ（Ｉ
ＮＴ１３ｈ）は、Ｉ／Ｏデバイス２４のデータポートで
ある１ＦＯＨを、メモリアドレスＸＸＸＸＨに割り当
て、オペレーティングシステムまたはアプリケーション
プログラムからのＩ／Ｏデバイス２４に対するＩ／Ｏア
クセス要求が発生したときは、ムーブストリング命令な
どを実行してＣＰＵ１１にメモリサイクルを実行させ
る。これによって、ＰＣＩバス１６を経由したＩ／Ｏデ
バイス２４のアクセスに、メモリバースト転送を利用す
ることが可能になる。システムＢＩＯＳ（ＩＮＴ１３
ｈ）を利用したバースト転送のためのインターフェース
を図２に示す。
ＮＴ１３ｈ）は、Ｉ／Ｏデバイス２４のデータポートで
ある１ＦＯＨを、メモリアドレスＸＸＸＸＨに割り当
て、オペレーティングシステムまたはアプリケーション
プログラムからのＩ／Ｏデバイス２４に対するＩ／Ｏア
クセス要求が発生したときは、ムーブストリング命令な
どを実行してＣＰＵ１１にメモリサイクルを実行させ
る。これによって、ＰＣＩバス１６を経由したＩ／Ｏデ
バイス２４のアクセスに、メモリバースト転送を利用す
ることが可能になる。システムＢＩＯＳ（ＩＮＴ１３
ｈ）を利用したバースト転送のためのインターフェース
を図２に示す。
【００３２】すなわち、システムＢＩＯＳ（ＩＮＴ１３
ｈ）によるデータ書き込みとデータ引き取りは、通常は
１６ｂｉｔのＩ／Ｏストリング命令（ＩＮＳＷ（ｉｎｐ
ｕｔｗｏｒｄ ｆｒｏｍ ｐｏｒｔ ｔｏ ｓｔｒｉｎ
ｇ）、ＯＵＴＳＷ（ｏｕｔｐｕｔ ｗｏｒｄ ｆｒｏｍ
ｓｔｒｉｎｇ ｔｏ ｐｏｒｔ））を使用するが、こ
のシステムでは、Ｉ／Ｏデバイス２４がメモリマップさ
れているため、Ｉ／Ｏデバイス２４に対するＩ／Ｏ要求
に対しては、３２ｂｉｔのムーブストリング命令（ＭＯ
ＶＳＤ、ｍｏｖｅ ｄｗｏｒｄ ｆｒｏｍ ｓｔｒｉｎ
ｇ ｔｏ ｓｔｒｉｎｇ）が使用される。これにより、
Ｉ／Ｏアクセスであるにも拘わらず、ＰＣＩバス１６を
経由したＩ／Ｏデバイス２４のアクセスにメモリバース
ト転送を利用することが可能とになる。
ｈ）によるデータ書き込みとデータ引き取りは、通常は
１６ｂｉｔのＩ／Ｏストリング命令（ＩＮＳＷ（ｉｎｐ
ｕｔｗｏｒｄ ｆｒｏｍ ｐｏｒｔ ｔｏ ｓｔｒｉｎ
ｇ）、ＯＵＴＳＷ（ｏｕｔｐｕｔ ｗｏｒｄ ｆｒｏｍ
ｓｔｒｉｎｇ ｔｏ ｐｏｒｔ））を使用するが、こ
のシステムでは、Ｉ／Ｏデバイス２４がメモリマップさ
れているため、Ｉ／Ｏデバイス２４に対するＩ／Ｏ要求
に対しては、３２ｂｉｔのムーブストリング命令（ＭＯ
ＶＳＤ、ｍｏｖｅ ｄｗｏｒｄ ｆｒｏｍ ｓｔｒｉｎ
ｇ ｔｏ ｓｔｒｉｎｇ）が使用される。これにより、
Ｉ／Ｏアクセスであるにも拘わらず、ＰＣＩバス１６を
経由したＩ／Ｏデバイス２４のアクセスにメモリバース
ト転送を利用することが可能とになる。
【００３３】このバースト転送では、ブリッジ装置１５
によって、Ｉ／Ｏデバイス２４のメモリアドレス値を指
定するアドレスフェーズとそれに後続する複数のデータ
フェーズとを含むメモリバーストサイクルがＰＣＩバス
１６上に発行される。このメモリバーストサイクルは、
サイクル・コンバージョン回路２２１によってＩ／Ｏデ
バイス２４をアクセスするためのＩ／Ｏサイクルに順次
変換されてＩＳＡバス２４上に出力される。このＩ／Ｏ
サイクルでは、Ｉ／Ｏデバイス２４のデータポートであ
る１ＦＯＨがＩ／Ｏアドレスとして使用される。
によって、Ｉ／Ｏデバイス２４のメモリアドレス値を指
定するアドレスフェーズとそれに後続する複数のデータ
フェーズとを含むメモリバーストサイクルがＰＣＩバス
１６上に発行される。このメモリバーストサイクルは、
サイクル・コンバージョン回路２２１によってＩ／Ｏデ
バイス２４をアクセスするためのＩ／Ｏサイクルに順次
変換されてＩＳＡバス２４上に出力される。このＩ／Ｏ
サイクルでは、Ｉ／Ｏデバイス２４のデータポートであ
る１ＦＯＨがＩ／Ｏアドレスとして使用される。
【００３４】この様に、図１のシステムにおいては、Ｉ
／Ｏアドレス空間に割り当てられているＩ／Ｏデバイス
２４がメモリアドレス空間に割り当てられており、その
Ｉ／Ｏデバイス２４をアクセスする場合には、ＣＰＵ１
１または他のバスマスタ（ブリッジ装置など）によって
Ｉ／Ｏサイクルではなく、ＰＣＩバス１６上では、メモ
リバーストサイクルが実行される。このメモリバースト
サイクルは、Ｉ／Ｏサイクルに変換されてＩ／Ｏデバイ
ス２４に送られる。従って、ＰＣＩバス経由で行われる
既存のＩ／ＯマップされたＩ／Ｏデバイスに対するアク
セス処理にバーストサイクルを利用できるようになり、
Ｉ／Ｏアクセスの高速化を図ることができる。
／Ｏアドレス空間に割り当てられているＩ／Ｏデバイス
２４がメモリアドレス空間に割り当てられており、その
Ｉ／Ｏデバイス２４をアクセスする場合には、ＣＰＵ１
１または他のバスマスタ（ブリッジ装置など）によって
Ｉ／Ｏサイクルではなく、ＰＣＩバス１６上では、メモ
リバーストサイクルが実行される。このメモリバースト
サイクルは、Ｉ／Ｏサイクルに変換されてＩ／Ｏデバイ
ス２４に送られる。従って、ＰＣＩバス経由で行われる
既存のＩ／ＯマップされたＩ／Ｏデバイスに対するアク
セス処理にバーストサイクルを利用できるようになり、
Ｉ／Ｏアクセスの高速化を図ることができる。
【００３５】なお、ブリッジ１５がメモリサイクルをバ
ーストサイクルに変換するのではなく、ＣＰＵ１１がは
じめからメモリバーストサイクルを実行し、それをブリ
ッジ１５がＰＣＩバス１６上に伝達することも可能であ
る。また、ここでは、Ｉ／Ｏデバイス２４に対するライ
トサイクルについて説明したが、リードサイクルについ
ても、同様の手順でバーストサイクルを利用することが
できる。
ーストサイクルに変換するのではなく、ＣＰＵ１１がは
じめからメモリバーストサイクルを実行し、それをブリ
ッジ１５がＰＣＩバス１６上に伝達することも可能であ
る。また、ここでは、Ｉ／Ｏデバイス２４に対するライ
トサイクルについて説明したが、リードサイクルについ
ても、同様の手順でバーストサイクルを利用することが
できる。
【００３６】次に、図３を参照して、この発明の第２実
施形態に係るシステム構成を説明する。ここでは、ブリ
ッジ１５が特定のＩ／ＯアクセスをＰＣＩバス１６上の
メモリサイクルに変換することだけが図１と異なってお
り、他の点は図１と同様である。
施形態に係るシステム構成を説明する。ここでは、ブリ
ッジ１５が特定のＩ／ＯアクセスをＰＣＩバス１６上の
メモリサイクルに変換することだけが図１と異なってお
り、他の点は図１と同様である。
【００３７】すなわち、ＣＰＵ１１からは、Ｉ／Ｏデバ
イス２４に対するＩ／Ｏサイクルが、従来と同じように
現れる。ＰＣＩバス１６前後のブリッジ１５，２２が、
完全にハードウェア的に、Ｉ／Ｏサイクルをメモリサイ
クルに変換する。ソフトウェアの変更をする必要がな
く、従来のシステムとの互換性を保ちながら、高性能が
達成できるところが特徴である。
イス２４に対するＩ／Ｏサイクルが、従来と同じように
現れる。ＰＣＩバス１６前後のブリッジ１５，２２が、
完全にハードウェア的に、Ｉ／Ｏサイクルをメモリサイ
クルに変換する。ソフトウェアの変更をする必要がな
く、従来のシステムとの互換性を保ちながら、高性能が
達成できるところが特徴である。
【００３８】具体的には、ホスト／ＰＣＩブリッジ装置
１５は、プロセッサバス１３上のＩ／ＯサイクルをＰＣ
Ｉバス１６上のメモリサイクルに変換するサイクル・コ
ンバージョン回路１５１を備えている。このサイクル・
コンバージョン回路１５１は、Ｉ／Ｏアドレス空間にマ
ッピングされたＩ／Ｏデバイス（ＩＤＥ）２４のＩ／Ｏ
ポート（Ｉ／Ｏアドレス １Ｆ０Ｈ）に特別に割り当て
られたメモリアドレス範囲を示す情報を保持するコンフ
ィグレーションレジスタなどを有しており、プロセッサ
バス１３上のＩ／ＯサイクルでＩ／Ｏデバイス２４のＩ
／Ｏアドレスが指定されると、そのＩ／ＯサイクルをＰ
ＣＩバス１６上の３２ビットメモリサイクルに変換す
る。この場合、サイクル・コンバージョン回路１５１内
のデータバッファにＩ／Ｏサイクルを蓄積して、可能で
あればメモリバーストサイクルを実行するようにすれば
さらに有効である。ライトサイクルについても、同様の
処理（バイトマージしてから可能ならバースト化してＰ
ＣＩバスへ出す）を行う。
１５は、プロセッサバス１３上のＩ／ＯサイクルをＰＣ
Ｉバス１６上のメモリサイクルに変換するサイクル・コ
ンバージョン回路１５１を備えている。このサイクル・
コンバージョン回路１５１は、Ｉ／Ｏアドレス空間にマ
ッピングされたＩ／Ｏデバイス（ＩＤＥ）２４のＩ／Ｏ
ポート（Ｉ／Ｏアドレス １Ｆ０Ｈ）に特別に割り当て
られたメモリアドレス範囲を示す情報を保持するコンフ
ィグレーションレジスタなどを有しており、プロセッサ
バス１３上のＩ／ＯサイクルでＩ／Ｏデバイス２４のＩ
／Ｏアドレスが指定されると、そのＩ／ＯサイクルをＰ
ＣＩバス１６上の３２ビットメモリサイクルに変換す
る。この場合、サイクル・コンバージョン回路１５１内
のデータバッファにＩ／Ｏサイクルを蓄積して、可能で
あればメモリバーストサイクルを実行するようにすれば
さらに有効である。ライトサイクルについても、同様の
処理（バイトマージしてから可能ならバースト化してＰ
ＣＩバスへ出す）を行う。
【００３９】以上のように、図３においては、ブリッジ
装置１５が、ＣＰＵ１１によって実行される特定のＩ／
ＯサイクルをＰＣＩバス１６上のメモリサイクルに変換
して、バースト転送を行う。よって、システムＢＩＯＳ
の変更などを行うことなく、Ｉ／Ｏアクセス処理にバー
スト転送を利用することが可能となる。
装置１５が、ＣＰＵ１１によって実行される特定のＩ／
ＯサイクルをＰＣＩバス１６上のメモリサイクルに変換
して、バースト転送を行う。よって、システムＢＩＯＳ
の変更などを行うことなく、Ｉ／Ｏアクセス処理にバー
スト転送を利用することが可能となる。
【００４０】次に、図４を参照して、この発明の第３実
施形態に係るシステム構成を説明する。ここでは、ＰＣ
Ｉブリッジが、特定のＩ／Ｏアクセスに対して、ＰＣＩ
バスまたはサイドバンドのバス上で、Ｉ／Ｏサイクルの
まま、バースト転送を行う。
施形態に係るシステム構成を説明する。ここでは、ＰＣ
Ｉブリッジが、特定のＩ／Ｏアクセスに対して、ＰＣＩ
バスまたはサイドバンドのバス上で、Ｉ／Ｏサイクルの
まま、バースト転送を行う。
【００４１】具体的には、ホスト／ＰＣＩブリッジ装置
１５は、ＣＰＵ１１がＩ／Ｏデバイス２４をアクセスす
るためにプロセッサバス１３上で連続して実行するＩ／
Ｏサイクルをデータバッファ１５２に蓄積し、Ｉ／Ｏデ
バイス２４のＩ／Ｏアドレス値を指定するアドレスフェ
ーズとそれに後続する複数のデータフェーズとを含むＩ
／ＯバーストサイクルをＰＣＩバス１６上に伝達する。
また、ＰＣＩ／ＩＳＡブリッジ２２は、ＰＣＩバス１６
上に伝達されるＩ／Ｏバーストサイクルをデータバッフ
ァ２２２に蓄積し、それをＩ／Ｏデバイス２４が接続さ
れているＩＳＡバス２３上の複数の連続したＩ／Ｏサイ
クルに変換する。これら２つのブリッジ装置間において
は、Ｉ／Ｏバーストサイクルにおけるアドレスの扱い方
が予め決められており、アドレスをインクリメントする
かしないか等を両者の取り決めにより選択することがで
きる。また、Ｉ／Ｏバースト転送は、ＰＣＩバス１６上
ではなく、図５に示されているように、ブリッジ装置間
に設けられたサイドバンドバス３０上で行うこともでき
る。
１５は、ＣＰＵ１１がＩ／Ｏデバイス２４をアクセスす
るためにプロセッサバス１３上で連続して実行するＩ／
Ｏサイクルをデータバッファ１５２に蓄積し、Ｉ／Ｏデ
バイス２４のＩ／Ｏアドレス値を指定するアドレスフェ
ーズとそれに後続する複数のデータフェーズとを含むＩ
／ＯバーストサイクルをＰＣＩバス１６上に伝達する。
また、ＰＣＩ／ＩＳＡブリッジ２２は、ＰＣＩバス１６
上に伝達されるＩ／Ｏバーストサイクルをデータバッフ
ァ２２２に蓄積し、それをＩ／Ｏデバイス２４が接続さ
れているＩＳＡバス２３上の複数の連続したＩ／Ｏサイ
クルに変換する。これら２つのブリッジ装置間において
は、Ｉ／Ｏバーストサイクルにおけるアドレスの扱い方
が予め決められており、アドレスをインクリメントする
かしないか等を両者の取り決めにより選択することがで
きる。また、Ｉ／Ｏバースト転送は、ＰＣＩバス１６上
ではなく、図５に示されているように、ブリッジ装置間
に設けられたサイドバンドバス３０上で行うこともでき
る。
【００４２】この様に、第３の実施形態においては、２
つのブリッジ装置間のローカルルールなどにより、特定
のＩ／Ｏアクセスに対して、ＰＣＩバスまたはサイドバ
ンドバス上で、Ｉ／Ｏサイクルのままバースト転送が行
われる。よって、この場合にも、システムＢＩＯＳの変
更などを行うことなく、Ｉ／Ｏアクセス処理にバースト
転送を利用することが可能となる。
つのブリッジ装置間のローカルルールなどにより、特定
のＩ／Ｏアクセスに対して、ＰＣＩバスまたはサイドバ
ンドバス上で、Ｉ／Ｏサイクルのままバースト転送が行
われる。よって、この場合にも、システムＢＩＯＳの変
更などを行うことなく、Ｉ／Ｏアクセス処理にバースト
転送を利用することが可能となる。
【００４３】
【発明の効果】以上説明したように、この発明によれ
ば、システムＢＩＯＳによるＩ／Ｏデバイスのメモリマ
ップやブリッジ装置によるサイクル変換処理等により、
ＣＰＵまたは他のバスマスタからＰＣＩバス経由で行わ
れる既存のＩ／ＯマップされたＩ／Ｏデバイスに対する
アクセス処理の高速化を実現することができる。
ば、システムＢＩＯＳによるＩ／Ｏデバイスのメモリマ
ップやブリッジ装置によるサイクル変換処理等により、
ＣＰＵまたは他のバスマスタからＰＣＩバス経由で行わ
れる既存のＩ／ＯマップされたＩ／Ｏデバイスに対する
アクセス処理の高速化を実現することができる。
【図１】この発明の第１の実施形態に係るコンピュータ
システムの構成を示すブロック図。
システムの構成を示すブロック図。
【図２】同第１実施形態のコンピュータシステムに設け
られたシステムＢＩＯＳによるインターフェースを説明
するための図。
られたシステムＢＩＯＳによるインターフェースを説明
するための図。
【図３】この発明の第２の実施形態に係るコンピュータ
システムの構成を示すブロック図。
システムの構成を示すブロック図。
【図４】この発明の第３の実施形態に係るコンピュータ
システムの構成を示すブロック図。
システムの構成を示すブロック図。
【図５】同第３実施形態の他のシステム構成を示すブロ
ック図。
ック図。
１１…ＣＰＵ、１２…システムメモリ、１３…プロセッ
サバス、１４…メモリバス、１５…ホスト／ＰＣＩブリ
ッジ装置、１６…ＰＣＩバス、１７…ディスプレイコン
トローラ、１８…ビデオメモリ、２２…ＰＣＩ／ＩＳＡ
ブリッジ装置、２３…ＩＳＡバス、２４…Ｉ／Ｏデバイ
ス、２５…ＢＩＯＳ ＲＯＭ。
サバス、１４…メモリバス、１５…ホスト／ＰＣＩブリ
ッジ装置、１６…ＰＣＩバス、１７…ディスプレイコン
トローラ、１８…ビデオメモリ、２２…ＰＣＩ／ＩＳＡ
ブリッジ装置、２３…ＩＳＡバス、２４…Ｉ／Ｏデバイ
ス、２５…ＢＩＯＳ ＲＯＭ。
Claims (6)
- 【請求項１】 ＰＣＩバスシステムアーキテクチャを採
用したコンピュータシステムにおいて、 前記システムのＩ／Ｏアドレス空間に割り当てられた所
定のＩ／Ｏデバイスを前記システムのメモリアドレス空
間に割り当て、前記ＰＣＩバス上で前記Ｉ／Ｏデバイス
のメモリアドレス値を指定するアドレスフェーズとそれ
に後続する１以上のデータフェーズとを含むメモリバー
ストサイクルが実行されるように、前記Ｉ／Ｏデバイス
に対するＩ／Ｏアクセス要求に対してメモリサイクルを
発生する手段と、 前記ＰＣＩバスと前記Ｉ／Ｏデバイスとの間に設けら
れ、前記メモリバーストサイクルのアドレスフェーズで
前記Ｉ／Ｏデバイスに割り当てられたメモリアドレス値
が指定されたとき、そのメモリバーストサイクルを前記
Ｉ／ＯデバイスをアクセスするためのＩ／Ｏサイクルに
変換する手段とを具備することを特徴とするコンピュー
タシステム。 - 【請求項２】 前記Ｉ／Ｏアクセス要求に応答して前記
メモリサイクルを開始する手段は、前記Ｉ／Ｏデバイス
を制御するデバイスドライバプログラムを含み、 このデバイスドライバプログラムは、 オペレーティングシステムまたはアプリケーションプロ
グラムからの前記Ｉ／Ｏデバイスに対するアクセス要求
に応答して、前記コンピュータシステムのＣＰＵに前記
メモリサイクルを実行させることを特徴とする請求項１
記載のコンピュータシステム。 - 【請求項３】 ＣＰＵと、 このＣＰＵのプロセッサバスとＰＣＩバス間を繋ぐ第１
のブリッジ装置であって、前記ＣＰＵが所定のＩ／Ｏデ
バイスをアクセスするために前記プロセッサバス上で実
行するＩ／Ｏサイクルを、前記ＰＣＩバス上のメモリサ
イクルに変換する第１のバスサイクル変換手段を含む第
１のブリッジ装置と、 前記ＰＣＩバスと前記所定のＩ／Ｏデバイスが接続され
たバス間を繋ぐ第２のブリッジ装置であって、前記第１
のバスサイクル変換手段によって変換され前記ＰＣＩバ
ス上に伝達されるメモリサイクルを、前記Ｉ／Ｏデバイ
スが接続されている前記バス上のＩ／Ｏサイクルに変換
する第２のバスサイクル変換手段を含む第２のブリッジ
装置とを具備することを特徴とするコンピュータシステ
ム。 - 【請求項４】 前記第１のブリッジ装置は、前記プロセ
ッサバスと前記ＰＣＩバス間で転送される転送データを
一時的に保持するデータバッファを具備し、 前記第１のバスサイクル変換手段は、前記データバッフ
ァを利用して、前記プロセッサバス上で実行されるＩ／
Ｏサイクルを、それよりもデータ転送幅の広いメモリサ
イクルに変換することを特徴とする請求項３記載のコン
ピュータシステム。 - 【請求項５】 ＣＰＵと、 このＣＰＵのプロセッサバスとＰＣＩバス間を繋ぐ第１
のブリッジ装置であって、前記ＣＰＵが所定のＩ／Ｏデ
バイスをアクセスするために前記プロセッサバス上で連
続して実行するＩ／Ｏサイクルを、前記Ｉ／Ｏデバイス
のアクセスのために用意された所定のメモリアドレス値
を指定するアドレスフェーズとそれに後続する複数のデ
ータフェーズとを含むメモリバーストサイクルに変換し
て前記ＰＣＩバス上に伝達する第１のバスサイクル変換
手段を含む第１のブリッジ装置と、 前記ＰＣＩバスと前記所定のＩ／Ｏデバイスが接続され
たバス間を繋ぐ第２のブリッジ装置であって、前記第１
のバスサイクル変換手段によって前記ＰＣＩバス上に伝
達されるメモリバーストサイクルを、前記Ｉ／Ｏデバイ
スが接続されている前記バス上の複数の連続したＩ／Ｏ
サイクルに変換する第２のバスサイクル変換手段を含む
第２のブリッジ装置とを具備することを特徴とするコン
ピュータシステム。 - 【請求項６】 ＣＰＵと、 このＣＰＵのプロセッサバスとＰＣＩバス間を繋ぐ第１
のブリッジ装置と、 前記ＰＣＩバスと所定のＩ／Ｏデバイスが接続されたバ
ス間を繋ぐ第２のブリッジ装置とを具備し、 前記第１のブリッジ装置は、 前記ＣＰＵが前記Ｉ／Ｏデバイスをアクセスするために
前記プロセッサバス上で連続して実行するＩ／Ｏサイク
ルを、前記Ｉ／ＯデバイスのＩ／Ｏアドレス値を指定す
るアドレスフェーズとそれに後続する複数のデータフェ
ーズとを含むＩ／Ｏバーストサイクルに変換して前記Ｐ
ＣＩバス上、または前記第１および第２のブリッジ装置
間に設けられたサイドバンドバス上に伝達する第１のバ
スサイクル変換手段を含み、 前記第２のブリッジ装置は、 前記第１のバスサイクル変換手段によって前記ＰＣＩバ
スまたは前記サイドバンドバス上に伝達されるＩ／Ｏバ
ーストサイクルを、前記Ｉ／Ｏデバイスが接続されてい
るバス上の複数の連続したＩ／Ｏサイクルに変換する第
２のバスサイクル変換手段を含むことを特徴とするコン
ピュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29291595A JP3579149B2 (ja) | 1995-11-10 | 1995-11-10 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29291595A JP3579149B2 (ja) | 1995-11-10 | 1995-11-10 | コンピュータシステム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09134326A true JPH09134326A (ja) | 1997-05-20 |
| JP3579149B2 JP3579149B2 (ja) | 2004-10-20 |
Family
ID=17788051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29291595A Expired - Fee Related JP3579149B2 (ja) | 1995-11-10 | 1995-11-10 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3579149B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0939374A2 (en) * | 1998-02-17 | 1999-09-01 | Hitachi, Ltd. | Processor for information processing equipment and control method |
| US7389376B2 (en) | 2005-06-29 | 2008-06-17 | Sharp Kabushiki Kaisha | HDD controller and system equipped with the same |
| JP2016051420A (ja) * | 2014-09-02 | 2016-04-11 | 株式会社メガチップス | バスブリッジ及びバスブリッジ群 |
-
1995
- 1995-11-10 JP JP29291595A patent/JP3579149B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0939374A2 (en) * | 1998-02-17 | 1999-09-01 | Hitachi, Ltd. | Processor for information processing equipment and control method |
| EP0939374A3 (en) * | 1998-02-17 | 2000-05-24 | Hitachi, Ltd. | Processor for information processing equipment and control method |
| US7389376B2 (en) | 2005-06-29 | 2008-06-17 | Sharp Kabushiki Kaisha | HDD controller and system equipped with the same |
| JP2016051420A (ja) * | 2014-09-02 | 2016-04-11 | 株式会社メガチップス | バスブリッジ及びバスブリッジ群 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3579149B2 (ja) | 2004-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040127 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040329 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040621 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040713 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040715 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080723 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20090723 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090723 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100723 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 7 Free format text: PAYMENT UNTIL: 20110723 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 8 Free format text: PAYMENT UNTIL: 20120723 |
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