JPH08180012A

JPH08180012A - コンピュータシステム

Info

Publication number: JPH08180012A
Application number: JP32426794A
Authority: JP
Inventors: Teruhisa Fujimoto; 曜久藤本
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-12-27
Filing date: 1994-12-27
Publication date: 1996-07-12

Abstract

(57)【要約】【目的】システムメモリからビデオメモリへのイメージ
データの転送速度の向上を図る。【構成】ホスト／ＰＣＩブリッジ装置１５内に設けられ
たメモリデータ転送コントローラ１５６は、メモリコン
トローラ１５５およびローカルバスインタフェース１５
４を用いてシステムメモリ１２とビデオメモリ１８との
間のデータ転送を開始して、ＣＰＵ１１によって指定さ
れたブロックデータをバースト転送によってシステムメ
モリ１２からビデオメモリ１８に転送する。システムメ
モリ１２のリードアクセスはメモリバス１４を介して実
行されＰＣＩバス１６は使用されない。このため、ＰＣ
Ｉバス１６が利用されるのはブリッジ装置１５からビデ
オメモリ１８へのライト転送だけで済み、高速データ転
送を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はコンピュータシステム
に関し、特にプロセッサバスとシステムバスとを繋ぐブ
リッジ装置を備えたコンピュータシステムに関する。

【０００２】

【従来の技術】近年、携帯可能なラップトップタイプま
たはノートブックタイプのポータブルパーソナルコンピ
ュータが種々開発されている。従来、この種のコンピュ
ータに使用されるシステムバスとしては、ＩＳＡ（Ｉｎ
ｄｕｓｔｒｙＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔ
ｕｒｅ）バスやＥＩＳＡ（ＥｘｔｅｎｄｅｄＩＳＡ）
バスが主流であったが、最近では、イメージデータ転送
などの高速化を実現するためにＰＣＩ（Ｐｅｒｉｐｈｅ
ｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃ
ｔ）バスや、ＶＥＳＡＶＬ（ＶＥＳＡｌｏｃａｌ）バ
スなどのローカルバスが採用され始めている。

【０００３】これらローカルバスにおいては、全てのデ
ータ転送はブロック転送が基本であり、これはバースト
転送を用いて実現されている。これにより、例えばＰＣ
Ｉバスでは最大１３３Ｍバイト／秒（データバスが３２
ビット幅の時）のデータ転送速度を実現できる。

【０００４】したがって、ローカルバスを採用すると、
システムメモリ上のイメージデータをビデオメモリに高
速転送することが可能となり、高度なグラフィカルユー
ザインタフェースを提供するのに必要な高い描画性能を
実現できる。

【０００５】しかしながら、従来では、ビデオメモリへ
のイメージデータの転送処理はＣＰＵのＭＯＶＥ命令な
どを用いて行なわれている。このため、システムメモリ
からビデオメモリにイメージデータを転送する場合には
必ずＣＰＵのレジスタが経由される。したがって、デー
タ転送速度は高速化されても、その分だけＣＰＵの負荷
も増大する。

【０００６】特に、最近では１０２４×７６８ドットま
たは１２８０×１０２４ドットといった高解像度表示や
フルカラー表示が要求されており、大量のイメージデー
タを頻繁にビデオメモリに転送することが必要となって
いる。したがって、イメージデータ転送のためにＣＰＵ
が多くの時間占有されるという問題が生じている。

【０００７】そこで、本願発明者は、ローカルバス上に
ＤＭＡコントローラを接続して、そのＤＭＡコントロー
ラによってイメージデータを転送するシステム構成を提
案した。このシステムを図８に示す。この図８のシステ
ムは、ローカルバスとしてＰＣＩバスを用いた場合の例
である。

【０００８】このシステムにおいては、ＣＰＵ１はホス
ト／ＰＣＩブリッジ装置２を介してＰＣＩバス３に接続
されており、そのＰＣＩバス３上にはディスプレイコン
トローラ５とＤＭＡコントローラ７が接続されている。
ＤＭＡコントローラ７は、ＣＰＵ１を介さずに、システ
ムメモリ４からディスプレイコントローラ５にイメージ
データを転送する。したがって、ＣＰＵ１をイメージデ
ータの転送処理から解放することができる。

【０００９】しかしながら、このようにＤＭＡコントロ
ーラ７をＰＣＩバス３に直結すると、ＤＭＡコントロー
ラ７はリードとライトの２つの転送サイクルを行なう事
が必要となる。ＤＭＡコントローラ７が４ダブルワード
のブロック単位でリード転送とライト転送を行なう場合
のＰＣＩバスサイクルは図９の通りである。

【００１０】図９のタイミングチャートから分かるよう
に、リード転送サイクルでは、まず、ＤＭＡコントロー
ラ７からＰＣＩバス３上に出力されるスタートアドレス
（Ａ）によってシステムメモリ４上の転送開始番地が指
定され、その後、ホスト／ＰＣＩブリッジ装置２を介し
てシステムメモリ４からＰＣＩバス３上に４ダフルワー
ドのイメージデータ（Ｄ０〜Ｄ３）が読み出される。こ
の４ダフルワードのイメージデータ（Ｄ０〜Ｄ３）は、
ＤＭＡコントローラ７内のバッファに蓄えられる。

【００１１】この後のライト転送サイクルでは、ＤＭＡ
コントローラ７からＰＣＩバス３上に出力されるスター
トアドレス（Ａ´）によってビデオメモリ６上の転送開
始番地が指定され、そのアドレス転送に引き続いて、Ｄ
ＭＡコントローラ７内のバッファに保持されたイメージ
データ（Ｄ０〜Ｄ３）がＰＣＩバス３上に転送される。
この４ダフルワードのイメージデータ（Ｄ０〜Ｄ３）
は、ディスプレイコントローラ５を介してビデオメモリ
６に書き込まれる。

【００１２】よって、システムメモリ４からディスプレ
イコントローラ５に４ダブルワードのイメージデータを
転送するのに要する時間は、リード転送サイクルとライ
ト転送サイクルとを合わせて合計１４クロックとなり、
データ転送速度が著しく低下されてしまう。

【００１３】このように、ＤＭＡコントローラを用いて
イメージデータを転送すると、ＣＰＵの負荷は低減でき
るものの、ローカルバスが持つ本来の高速転送機能を十
分に活用できなくなる欠点がある。

【００１４】

【発明が解決しようとする課題】ローカルバスを採用し
た従来のシステムでは、ビデオメモリへのイメージデー
タの転送処理などはＣＰＵのＭＯＶＥ命令を用いて行な
われており、イメージデータ転送のためにＣＰＵが多く
の時間占有されるという問題があった。また、ＤＭＡコ
ントローラをローカルバス上に接続すると、ＣＰＵをイ
メージデータ転送処理から解放する事はできるものの、
１ブロックデータの転送にリードとライトの２つの転送
サイクルを行なう必要が生じ、データ転送速度が低下さ
れるという不具合が生じる。

【００１５】この発明はこのような点に鑑みてなされた
もので、リードまたはライトの１回の転送サイクルによ
ってシステムメモリとローカルバス上の周辺デバイスと
の間のデータ転送を実現できるようにし、ＣＰＵを多く
の時間占有することなくシステムメモリと周辺デバイス
との間のデータ転送を高速に実行することができるコン
ピュータシステムを提供することを目的とする。

【００１６】

【課題を解決するための手段および作用】この発明は、
ＣＰＵと、システムメモリと、前記ＣＰＵのプロセッサ
バスと各種周辺デバイスが接続されるローカルバスとを
繋ぐブリッジ装置とを含むコンピュータシステムにおい
て、前記ブリッジ装置に、前記システムメモリに接続さ
れ、前記システムメモリをアクセス制御するメモリコン
トローラと、前記ローカルバスに接続され、前記ローカ
ルバスのバスサイクルを制御するローカルバスコントロ
ーラと、前記メモリコントローラおよび前記ローカルバ
スコントローラに接続され、前記システムメモリと前記
周辺デバイスとの間のデータ転送を制御するデータ転送
コントローラであって、前記ＣＰＵからのデータ転送要
求に応答して前記メモリコントローラおよびローカルバ
スコントローラを用いて前記システムメモリと前記周辺
デバイスとの間のデータ転送を開始して、前記ＣＰＵに
よって指定されたスタートアドレスおよびデータ転送長
によって規定されるブロックデータを前記システムメモ
リと前記周辺デバイスとの間で転送するデータ転送コン
トローラとを具備することを特徴とする。

【００１７】このコンピュータシステムにおいては、Ｃ
ＰＵのプロセッサバスとローカルバスとを繋ぐブリッジ
装置内に、システムメモリと周辺デバイスとの間のデー
タ転送を制御するデータ転送コントローラが設けられて
いる。

【００１８】ＣＰＵによってデータ転送が要求された
時、データ転送コントローラは、メモリコントローラお
よびローカルバスコントローラを用いてシステムメモリ
と周辺デバイスとの間のデータ転送を開始してＣＰＵに
よって指定されたスタートアドレスとデータ転送長とに
よって規定されるブロックデータを、例えばシステムメ
モリから周辺デバイスに転送する。これにより、ＣＰＵ
を占有することなく、システムメモリと周辺デバイスと
の間で所望のブロックデータを転送することができる。

【００１９】また、システムメモリのリードアクセスは
メモリコントローラによって実行されローカルバスは使
用されない。このため、ローカルバスが利用されるのは
ブリッジ装置から周辺デバイスへのライト転送だけで済
み、ローカルバス上にＤＭＡコントローラを接続した場
合よりも、高速データ転送を実現できる。

【００２０】したがって、ローカルバス上の周辺デバイ
スとシステムメモリ間のデータ転送をＣＰＵを介さずに
高速に実行することが可能となる。また、システムメモ
リの連続リードアクセスと、バースト転送を用いた周辺
デバイスへのライト転送サイクルとを組み合わせて同期
して行なう事により、大きなデータバッファを用意する
こと無く、システムメモリから周辺デバイスへのデータ
転送を実現できる。

【００２１】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。図１には、この発明の一実施例に係わるコンピ
ュータシステムの構成が示されている。このコンピュー
タシステムは、ノートブックタイプまたはラップトップ
タイプのポータブルパーソナルコンピュータであり、そ
のシステムボード上には、ＣＰＵ１１、システムメモリ
１２、ＣＰＵ１１のプロセッサバス１３、メモリバス１
４、ホスト／ＰＣＩブリッジ装置１５、ＰＣＩバス１
６、ディスプレイコントローラ１７、ビデオメモリ１
８、ハードディスクドライブ装置（ＨＤＤ）１９、ＰＣ
Ｉバス拡張スロット２０，２１、ＰＣＩ／ＩＳＡブリッ
ジ装置２２、ＩＳＡバス２３、ＩＳＡバス用Ｉ／Ｏデバ
イス２４，２５、ＩＳＡバス拡張スロット２６，２７が
設けられている。

【００２２】ＣＰＵ１１は、例えば、米インテル社によ
って製造販売されているマイクロプロセッサ“Ｐｅｎｔ
ｉｕｍ”などによって実現されている。このＣＰＵ１１
の入出力ピンに直結されているプロセッサバス１３は、
６４ビット幅のデータバスを有している。

【００２３】システムメモリ１２は、オペレーティング
システム、デバイスドライバ、実行対象のアプリケーシ
ョンプログラム、および処理データなどを格納するメモ
リデバイスであり、ＤＲＡＭまたはシンクロナスＤＲＡ
Ｍによって構成されている。このシステムメモリ１２
は、３２ビット幅または６４ビット幅のデータバスを有
する専用のメモリバス１４に接続されている。このメモ
リバス１４のデータバスとしては、プロセッサバス１３
のデータバスを利用することもできる。この場合、メモ
リバス１４には、アドレスバスと各種メモリ制御信号線
とから構成される。

【００２４】ホスト／ＰＣＩブリッジ装置１５は、プロ
セッサバス１３とＰＣＩバス１６との間を繋ぐブリッジ
ＬＳＩであり、プロセッサバス１３とＰＣＩバス１６と
の間で、データおよびアドレスを含むバスサイクルを双
方向で変換する。また、ホスト／ＰＣＩブリッジ装置１
５は、メモリバス１４を介してシステムメモリ１２にも
接続されており、システムメモリ１２のアクセスも制御
する。さらに、ホスト／ＰＣＩブリッジ装置１５は、シ
ステムメモリ１２とＰＣＩバス１６上の周辺デバイス
（ディスプレイコントローラ１７、ＨＤＤ１９）との間
で高速データ転送を実行するための機能をサポートして
いる。

【００２５】このように、ホスト／ＰＣＩブリッジ装置
１５は、ＩＳＡバス２３上のデバイスを除くシステム内
の全てのメモリおよびＩ／Ｏデバイスを制御するシステ
ムコントローラとして機能する。

【００２６】ＰＣＩバス１６はクロック同期型の入出力
バスであり、ＰＣＩバス１６上の全てのサイクルはクロ
ックに同期して行なわれる。ＰＣＩバス１６のクロック
信号は最大３３ＭＨｚである。ＰＣＩバス１６は、時分
割的に使用されるアドレス／データバスを有している。
このアドレス／データバスは、３２ビット幅である。

【００２７】ＰＣＩバス１６上のデータ転送は、バース
ト転送を利用したブロックデータ転送を基本としてい
る。このデータ転送サイクルは、アドレスフェーズとそ
れに後続する１以上のデータフェーズとから構成され
る。アドレスフェーズにおいてはアドレス／データバス
上にアドレスが出力され、データフェーズでは３２ビッ
トのデータが出力される。

【００２８】ディスプレイコントローラ１７は、ビデオ
メモリ１８に格納されているイメージデータをビデオデ
ータに変換してこのシステムのディスプレイモニタに表
示するグラフィクスコントロールＬＳＩであり、ＰＣＩ
バス１６に直結されている。このディスプレイコントロ
ーラ１７のバスインターフェースには、ＰＣＩバス１６
のバースト転送に対応するためのデータバッファが設け
られている。

【００２９】ビデオメモリ１８は、ディスプレイモニタ
の画面イメージを格納する。このビデオメモリ１８は、
シンクロナスＤＲＡＭから構成されている。シンクロナ
スＤＲＡＭは、クロック同期式オペレーション、コマン
ドによる動作モード制御、２バンクメモリセルアレイ構
成という特徴を持つメモリであり、通常のＤＲＡＭより
もシーケンシャルアクセスを高速に行なうことができ
る。

【００３０】ビデオメモリ１８を構成するシンクロナス
ＤＲＡＭは、例えば、２５６Ｋ×１６ビット構成のシン
クロナスＤＲＡＭチップを２個または４個並列接続する
ことによって実現できる。この場合、３２ビット幅また
は６４ビット幅単位でイメージデータのリード／ライト
が行なわれる。

【００３１】ＨＤＤ１９はＩＤＥインタフェースを持つ
ハードディスク装置であり、ＰＣＩバス１６に直結され
ている。このＨＤＤ１９のハードディスクコントローラ
は、ＰＣＩバス１６のバースト転送に対応するためのＰ
ＩＯ転送モード、ＤＭＡ転送モードなどの高速転送モー
ドを有している。

【００３２】ＰＣＩバス拡張スロット２０，２１には、
ＰＣＩ対応の各種拡張カードを必要に応じて装着するこ
とができる。ＰＣＩ／ＩＳＡブリッジ装置２２は、ＰＣ
Ｉバス１６とＩＳＡバス２３との間を繋ぐブリッジＬＳ
Ｉであり、ＰＣＩバス１６とＩＳＡバス２３の間でデー
タおよびアドレスを含むバスサイクルを双方向で変換す
る。このＰＣＩ／ＩＳＡブリッジ装置２２には、ＩＳＡ
バス２３上のメモリおよびＩ／Ｏデバイス２４，２４を
制御するためのロジックや、ＤＭＡコントローラなどが
含まれている。ＩＳＡバス拡張スロット２６，２７に
は、ＩＳＡ対応の各種拡張カードを必要に応じて装着す
ることができる。

【００３３】次に、この発明の特徴とするホスト／ＰＣ
Ｉブリッジ装置１５の具体的なハードウェア構成を説明
する。ホスト／ＰＣＩブリッジ装置１５は、図示のよう
に、ＣＰＵインタフェース１５１、データバッファ１５
２、バースト可能判定回路１５３、ローカルバスインタ
フェース１５４、メモリコントローラ１５５、およびメ
モリデータ転送コントローラ１５６から構成されてい
る。

【００３４】ＣＰＵインターフェース１５１は、プロセ
ッサバス１３を介してＣＰＵ１１とのインターフェース
制御を行なう。データバッファ１５２は、ＣＰＵ１１が
システム内の各種周辺デバイスをライトアクセス／リー
ドアクセスする時にＣＰＵ１１からのライトデータまた
は周辺デバイスからのリードデータを一時的に蓄積す
る。このデータバッファ１５２は、例えば６４×４ビッ
トのデータ記憶サイズを有する。

【００３５】バースト可能判定回路１５３は、データバ
ッファ１５２に蓄積されたＣＰＵ１１からのライトデー
タそれぞれのアドレスが連続しているか否かを検出し、
その検出結果に応じてそれらライトデータをＰＣＩバス
１６上のデバイスにバースト転送可能か否かを判定す
る。連続アドレスならば、バースト転送可能であること
を示す信号が、バースト可能判定回路１５３からローカ
ルバスインタフェース１５４に送られる。

【００３６】ローカルバスインタフェース１５４は、Ｐ
ＣＩバス１６のバイサイクルを制御するバスコントロー
ラであり、バースト転送機能を持つ。ＣＰＵ１１からの
ライトデータをＰＣＩバス１６上のデバイスに転送する
時、バースト可能判定回路１５３からバースト転送可能
であることを示す信号が発生されたならば、ローカルバ
スインタフェース１５４はデータバッファ１５２内のラ
イトデータをバースト転送によってＰＣＩバス１６上の
デバイスに転送する。

【００３７】また、ローカルバスインタフェース１５４
は、ＣＰＵ１１からのライトデータだけでなく、メモリ
データ転送コントローラ１５６からの指示に応じて、そ
のメモリデータ転送コントローラ１５６内のデータバッ
ファに保持されてるメモリデータのバースト転送も行な
う。

【００３８】メモリコントローラ１５５は、ＣＰＵ１１
またはメモリデータ転送コントローラ１５６からのメモ
リアクセス要求に応じて、システムメモリ１２をアクセ
ス制御する。システムメモリ１２のアクセスは、メモリ
バス１４を介して行なわれる。

【００３９】メモリデータ転送コントローラ１５６から
メモリアクセス要求が発行された時、メモリコントロー
ラ１５５は、システムメモリ１２をシーケンシャルにリ
ード／ライトアクセスする。システムメモリ１２が通常
のＤＲＡＭから構成されているならばシーケンシャルリ
ード／ライトはページモードを利用して連続的に行なわ
れ、シンクロナスＤＲＡＭから構成されているならばバ
ースト転送モードを利用して連続的に行なわれる。

【００４０】メモリデータ転送コントローラ１５６は、
システムメモリ１２とビデオメモリ１８との間、および
システムメモリ１２とＨＤＤ１９との間のメモリデータ
の転送を制御する。ＣＰＵ１１によってメモリデータ転
送が要求された時、メモリデータ転送コントローラ１５
６は、メモリコントローラ１５５およびローカルバスイ
ンタフェース１５４を用いてシステムメモリ１２とＰＣ
Ｉバス１６上のデバイスとの間のデータ転送を開始し
て、ＣＰＵ１１からの転送パラメタ値によって指定され
たスタートアドレスとデータ転送長とによって規定され
るブロックデータを、バースト転送によって例えばシス
テムメモリ１２からビデオメモリ１８に転送する。

【００４１】この場合、システムメモリ１２からメモリ
データ転送コントローラ１５６のデータバッファへのイ
メージデータの転送はメモリバス１４および内部バス１
５６ａを介して行なわれ、メモリデータ転送コントロー
ラ１５６のデータバッファからビデオメモリ１８へのイ
メージデータの転送は内部バス１５６ｂおよびＰＣＩバ
ス１６を介して行なわれる。

【００４２】図２には、システムメモリ１２からビデオ
メモリ１８にイメージデータを転送する場合のタイミン
グチャートが示されている。ここでは、システムメモリ
１２がシンクロナスＤＲＡＭから構成され、メモリバス
１４が３２ビット幅のデータバスを有している場合を想
定する。

【００４３】まず、メモリデータ転送コントローラ１５
６からのリードアクセス要求に応答して、メモリコント
ローラ１５５はシステムメモリ１２のリードアクセスを
開始する。シンクロナスＤＲＡＭのアクセス制御動作は
全て、ＰＣＩバス１６のクロックＣＬＫと同じ３３ＭＨ
ｚのクロックに同期して行なわれる。

【００４４】メモリデータ転送コントローラ１５６は、
まず、ＣＰＵ１１によって設定された転送パラメタに基
づいてメモリコントローラ１５５にメモリリード要求を
発行し、メモリコントローラ１５５に対してシステムメ
モリ１２上の転送元スタートアドレスおよび転送データ
長を指定する。この後、メモリデータ転送コントローラ
１５６は、ローカルバスインタフェース１５４にデータ
転送要求を発行し、ローカルバスインタフェース１５４
に対してビデオメモリ１２上の転送先スタートアドレス
および転送データ長を指定する。

【００４５】メモリコントローラ１５５は、メモリデー
タ転送コントローラ１５６からのメモリリード要求に応
答して、まず、シンクロナスＤＲＡＭにモード設定コマ
ンドを発行して、シンクロナスＤＲＡＭのチップ自体が
持つバースト機能の内容を指定する。これにより、シン
クロナスＤＲＡＭは、例えばバースト転送長＝２に設定
される。この場合、シンクロナスＤＲＡＭはメモリコン
トローラ１５５からのメモリアドレスを＋１インクリメ
ントして、データを自動的に２度読み出す。

【００４６】モード設定動作終了後、メモリコントロー
ラ１５５は、シンクロナスＤＲＡＭに対してバンクアク
ティブコマンドＢＡを発生して、ロウアドレスを指定す
る。この後、メモリコントローラ１５５は、シンクロナ
スＤＲＡＭに対してリードコマンド（ＲＣ）を発生する
と共に、カラムアドレスを指定する。カラムアドレスが
指定されると、シンクロナスＤＲＡＭはリード動作を開
始する。これによって、スタートアドレスで指定される
番地の３２ビットデータ（Ｄ０）がシンクロナスＤＲＡ
Ｍから読み出され、それに引き続いて次の番地の３２ビ
ットデータ（Ｄ１）がシンクロナスＤＲＡＭから読み出
される。

【００４７】メモリコントローラ１５５は、指定された
転送データ長のデータが読み出されるまで、カラムアド
レスの値を＋２ずつインクリメントしながらシンクロナ
スＤＲＡＭにリード動作を繰り返し実行させる。シンク
ロナスＤＲＡＭから読み出されたデータは、メモリデー
タ転送コントローラ１５６のデータバッファに順次転送
される。

【００４８】データ（Ｄ０）がメモリデータ転送コント
ローラ１５６のデータバッファに転送されると、ローカ
ルバスインタフェース１５４は、メモリデータ転送コン
トローラ１５６の制御の下に、ＰＣＩバス１６を介して
ビデオメモリ１８にデータ転送するためのバスサイクル
を開始する。

【００４９】この場合、メモリデータ転送コントローラ
１５６はＰＣＩバスサイクルを開始するイニシエータと
なり、ビデオメモリ１８を制御するディスプレイコント
ローラ１７はそのバスサイクルでアドレス指定されるタ
ーゲットとなる。

【００５０】ローカルバスインタフェース１５４は、ま
ず、ＰＣＩバス１６上のサイクルフレーム（ＦＲＡＭＥ
＃）信号をアクティブにすると共に、ＰＣＩバス１６上
に転送先スタートアドレス（Ａ）およびコマンドを出力
する。ＦＲＡＭＥ＃信号はＰＣＩバスサイクルの開始お
よびそのサイクル期間を示す。コマンドはバスサイクル
の種類（メモリリード、メモリライト、Ｉ／Ｏリード、
Ｉ／Ｏライトなど）を示す。

【００５１】次に、ローカルバスインタフェース１５４
は、ＰＣＩバス１６上にデータを出力すると共に、アド
レス／データバスＡＤ（３１：０）上のデータが有効で
あることを示すためにＰＣＩバス１６上のイニシエータ
レディー（ＩＲＤＹ＃）信号をアクティブにする。そし
て、ディスプレイコントローラ１７によってアクティブ
にされるターゲットレディー（ＴＲＤＹ＃）信号によっ
てディスプレイコントローラ１７がデータ受信可能な状
態になったことを認識すると、ローカルバスインタフェ
ース１５４は、データ（Ｄ０）を１クロックだけ保持し
た後、データＤ１，Ｄ２，Ｄ３，Ｄ４，…をアドレス／
データバスＡＤ（３１：０）上に順次出力する。これに
より、転送パラメタで指定されたサイズのイメージデー
タがシステムメモリ１２からビデオメモリ１８にバース
ト転送される。

【００５２】このように、メモリデータ転送コントロー
ラ１５６からビデオメモリ１８へのイメージデータのラ
イト転送は、システムメモリ１２からメモリデータ転送
コントローラ１５６へのイメージデータのリード転送と
並行して実行される。ＰＣＩバス１６が利用されるの
は、メモリデータ転送コントローラ１５６からビデオメ
モリ１８へのイメージデータのライト転送だけである。
よって、４ダブルワードのイメージデータ転送に要する
最小時間は４クロックで済み、図８で説明したシステム
構成に比べ、システムメモリ１２からビデオメモリ１８
へのイメージデータの転送速度を大幅に高速化できる。

【００５３】また、システムメモリ１２の連続リードア
クセスと、バースト転送を用いたビデオメモリ１８への
ライト転送サイクルとを組み合わせて同期して行なう事
により、メモリデータ転送コントローラ１５６内に大き
なデータバッファを用意すること無く、システムメモリ
１２からビデオメモリ１８へのデータ転送を実現でき
る。

【００５４】また、データバッファ１５２を、ＣＰＵデ
ータの転送と、メモリデータ転送コントローラ１５６を
用いたシステムメモリ１２からビデオメモリ１８などへ
のデータ転送とに共用する事もできる。

【００５５】さらに、システムメモリ１２とビデオメモ
リ１８間のデータ転送だけでなく、システムメモリ１２
とＨＤＤ１９間のデータ転送についても同様にして高速
に行なう事ができる。

【００５６】図３には、図１のシステムにおいてシステ
ムメモリ１２とＰＣＩバス１６上のデバイスとの間のデ
ータ転送に用いられるブロック転送のためのアーキテク
チャが概念的に示されている。

【００５７】前述したように、メモリデータ転送コント
ローラ１５６を用いたブロックデータ転送は、メモリデ
ータ転送コントローラ１５６のパラメタレジスタに転送
パラメタをセットすることによって実行される。この転
送パラメタのセット動作は、システムメモリ１２とビデ
オメモリ１８との間のデータ転送ならばディスプレイド
ライバによって行なわれ、またシステムメモリ１２とＨ
ＤＤ１９との間のデータ転送ならばディスクドライバに
よって行なわれる。

【００５８】これらディスプレイドライバおよびディス
クドライバは、例えば図１のＩＳＡバス２３上に接続さ
れたＢＩＯＳＲＯＭ内に格納されるシステムＢＩＯＳ
として実現されるものであり、これらドライバはオペレ
ーティングシステムまたはアプリケーションプログラム
からのソフトウェア割り込みＩＮＴ１０ｈ、ＩＮＴ１３
ｈによってそれぞれ起動される。

【００５９】ディスプレイドライバにはブロック転送イ
ンタフェースルーチンが組み込まれており、これによっ
てメモリデータ転送コントローラ１５６に転送パラメタ
がセットされる。また、ディスクドライバにもブロック
転送インタフェースルーチンが組み込まれており、これ
によってメモリデータ転送コントローラ１５６への転送
パラメタのセットが行なわれる。

【００６０】この場合、これらブロック転送インタフェ
ースルーチンによってセットされる転送パラメタには、
図４に示されているように、ソーススタートアドレス
（ＳＳＡ）、デスティネーションスタートアドレス（Ｄ
ＳＡ）、転送データレングス（ＤＬ）が含まれる。ソー
ススタートアドレスは転送元デバイスにおける転送開始
番地を示し、デスティネーションスタートアドレスは転
送先デバイスにおける転送開始番地を示す。転送データ
レングスは、転送すべきデータ長を示す。

【００６１】次に、図５乃至図７を参照して、ＰＣＩバ
ス１６上に接続される周辺デバイスの一例として、ディ
スプレイコントローラ１７の構成を説明する。ディスプ
レイコントローラ１７はゲートアレイによって実現され
る１個のＬＳＩであり、ホストＣＰＵ１１からの指示に
従ってフラットパネルディスプレイ６０およびカラーＣ
ＲＴディスプレイ５０を制御する。ビデオメモリ１８は
シンクロナスＤＲＡＭから構成されている。

【００６２】ＸＧＡ仕様に適合したアプリケーションプ
ログラム等で作成されたイメージデータは、パックドピ
クセル方式によってビデオメモリ１８に格納される。こ
のパックドピクセル方式は、メモリ上の連続する複数の
ビットで１画素を表す色情報マッピング形式であり、例
えば、１画素を１，２，４，８，１６、または２４ビッ
トで表す方式が採用されている。一方、ＶＧＡ仕様のイ
メージデータは、ＶＧＡ仕様に適合したアプリケーショ
ンプログラム等で作成されるものであり、メモリプレー
ン方式によってビデオメモリ１８に格納される。このメ
モリプレーン方式は、メモリ領域を同一アドレスで指定
される複数のプレーンに分割し、これらプレーンに各画
素の色情報を割り当てる方式である。例えば、４プレー
ンを持つ場合には、１画素は、各プレーン毎に１ビット
づつの合計４ビットのデータによって表現される。

【００６３】また、ビデオメモリ１８には、テキストデ
ータも格納される。１文字分のテキストデータは、ＸＧ
Ａ、ＶＧＡのどちらの仕様においても、８ビットのコー
ドと８ビットのアトリビュートからなる合計２バイトの
サイズを持つ。アトリビュートは、フォアグランドの色
を指定する４ビットデータとバックグランドの色を指定
する４ビットデータから構成されている。

【００６４】ディスプレイコントローラ１７は、レジス
タ制御回路３１、システムバスインターフェース３２、
グラフィクスアクセラレータ３３、ビデオメモリ制御回
路３４、ＣＲＴコントローラ（ＣＲＴＣ）３６、スプラ
イトメモリ３９、シリアライザ４０、ラッチ回路４１、
フォアグランド／バックグランドマルチプレクサ４２、
グラフィック／テキストマルチプレクサ４３、カラーパ
レット制御回路４４、スプライトカラーレジスタ４５、
ＣＲＴビデオマルチプレクサ４６、スプライト制御回路
４７、フラットパネルエミュレーション回路４８、およ
びＤＡＣ（Ｄ／Ａコンバータ）５５から構成されてい
る。

【００６５】レジスタ制御回路３１は、システムバスイ
ンターフェース３２を介してＰＣＩバス１６からのアド
レスおよびデータを受けとり、アドレスのデコード、お
よびそのデコード結果によって指定される各種レジスタ
に対するリード／ライト制御を行なう。

【００６６】システムバスインターフェース３２は、Ｐ
ＣＩバス１６を介してホストＣＰＵ１１とのインターフ
ェース制御を行なうものであり、バースト転送をサポー
トしている。さらに、システムバスインターフェース３
２には、キャッシュ１２１が内蔵されている。このキャ
ッシュ１２１は、ＣＰＵ１１、メモリデータ転送回路１
５６、およびアクセラレータ３３とビデオメモリ１８と
の間のイメージデータの転送を高速にするために利用さ
れるものであり、シンクロナスＤＲＡＭ３０のイメージ
データの一部を保持する。ＣＰＵ１１、メモリデータ転
送コントローラ１５６、またはアクセラレータ３３によ
ってリード要求されたイメージデータがキャッシュ１２
１に存在する場合は、そのキャッシュ１２１からイメー
ジデータが読み出されてＣＰＵ１１、メモリデータ転送
コントローラ１５６またはアクセラレータ３３に転送さ
れる。この場合、ビデオメモリ１８はリードアクセスさ
れない。

【００６７】また、メモリデータ転送回路１５６によっ
て実行されるシステムメモリ１２からビデオメモリ１８
へのイメージデータのバースト転送においては、キャッ
シュ１２１はライトバッファとして利用され、バースト
転送されるイメージデータがキャッシュ１２１に順次蓄
積される。

【００６８】グラフィクスアクセラレータ３３は、ＣＰ
Ｕ１１からの指示に応答して、ビデオメモリ１８中のイ
メージデータに対してさまざまな描画機能を提供する。
このアクセラレータ３３は、ＢＩＴＢＩＬＴ等の画素の
ブロック転送、線描画、領域の塗りつぶし、画素間の論
理／算術演算、画面の切り出し、マップのマスク、Ｘ−
Ｙ座標でのアドレッシング、ページングによるメモリ管
理機能等を有している。このアクセラレータ３３には、
ＶＧＡ／ＸＧＡ互換のデータ演算回路１３１、２次元ア
ドレス発生回路１３１、およびページングユニット１３
３が設けられている。

【００６９】データ演算回路１３１は、シフト、論理算
術演算、ビットマスク、カラー比較等のデータ演算を行
なうものであり、またＶＧＡ互換のＢＩＴＢＬＴ機能も
有している。２次元アドレス発生回路１３１は、矩形領
域アクセス等のためのＸ−Ｙの２次元アドレスを発生す
る。また、２次元アドレス発生回路１３１は、領域チェ
ックや、セグメンテーション等を利用したリニアアドレ
ス（実メモリアドレス）への変換処理も行なう。ページ
ングユニット１３３は、ＣＰＵ１１と同じ仮想記憶機構
をサポートするためのものであり、ページング有効時に
は２次元アドレス発生回路１３１が作ったリニアアドレ
スをページングによって実アドレスに変換する。また、
ページング無効時にはリニアアドレスがそのまま実アド
レスとなる。このページングユニット１３３は、ページ
ングのためにＴＬＢを備えている。

【００７０】ビデオメモリ制御回路３４はビデオメモリ
１８をアクセス制御するためのものであり、ＣＰＵ１
１、メモリデータ転送コントローラ１５６およびアクセ
ラレータ３３からのイメージデータのリード／ライト要
求に従ってビデオメモリ１８をリード／ライトアクセス
すると共に、ＣＲＴＣ３６からの表示位置アドレスに従
って、画面リフレッシュのためにビデオメモリ１８をリ
ードアクセスする。

【００７１】このビデオメモリ制御回路３４には、ビデ
オメモリ１８に対するアクセス効率を高めるためのアド
レス制御ロジックおよひコマンド制御ロジックが組み込
まれている。これらロジックは、プリチャージサイクル
の挿入無しで、ビデオメモリ１８を構成するシンクロナ
スＤＲＡＭに対して複数回のリード／ライトサイクルを
連続して実行することを可能する。また、ビデオメモリ
制御回路３４は、アドレスカウンタを内蔵しており、リ
ードアドレスをスタートアドレスとしてそれに続く複数
の番地からデータを連続して読み出すバーストリード転
送機能を有している。

【００７２】ビデオメモリ制御回路３４とシンクロナス
ＤＲＡＭ間のデータバス幅は、ＰＣＩバス１６のデータ
転送幅と同じ３２ビットに設定されている。ＣＲＴコン
トローラ３６、スプライトメモリ３９、シリアライザ４
０、ラッチ回路４１、フォアグランド／バックグランド
マルチプレクサ４２、グラフィック／テキストマルチプ
レクサ４３、カラーパレット制御回路４４、スプライト
カラーレジスタ４５、ＣＲＴビデオマルチプレクサ４
６、スプライト制御回路４７、フラットパネルエミュレ
ーション回路４８、およびＤＡＣ（Ｄ／Ａコンバータ）
５５は、画面リフレッシシュのために、ビデオメモリ１
８からイメージデータをリードしてそれをビデオ信号に
変換する表示制御回路を構成する。

【００７３】ＣＲＴコントローラ（ＣＲＴＣ）３６は、
フラットパネルディスプレイ６０またはＣＲＴディスプ
レイ５０を制御するための各種表示タイミング信号（水
平同期信号、垂直同期信号等）や、ビデオメモリ１８か
ら画面表示すべきイメージデータを読み出すための表示
アドレスを発生する。

【００７４】スプライトメモリ３９には、グラフィクス
モードではスプライトデータ、テキストモードではフォ
ントが書き込まれる。テキストモードでは、ビデオメモ
リ１８から読み出されたテキストデータのコードがイン
デックスとしてスプライトメモリ３９に供給され、その
コードに対応するフォントが読み出される。

【００７５】シリアライザ４０は、ビデオメモリ１８か
ら読み出された複数画素分のパラレルピクセルデータを
ピクセル単位（シリアル）に分割して出力するためのパ
ラレル／シリアル変換回路であり、グラフィクスモード
では、ビデオメモリ１８から読み出されるイメージデー
タとスプライトメモリ３９から読み出されるスプライト
データをそれぞれパラレル／シリアル変換し、テキスト
モードでは、スプライトメモリ３９から読み出されるフ
ォントデータをパラレル／シリアル変換する。

【００７６】ラッチ回路４１は、コードデータからフォ
ントデータへの変換の遅れ時間だけアトリビュートの出
力タイミングを遅延させるためのものであり、テキスト
モードにおいてビデオメモリ１８から読み出されるテキ
ストデータのアトリビュートを保持する。フォアグラン
ド／バックグランドマルチプレクサ４２は、テキストモ
ードにおいてアトリビュートのフォアグランド色（前面
色）／バックグランド色（背景色）の一方を選択する。
この選択は、シリアライザ４０から出力されるフォント
データの値“１”（フォアグランド），“０”（バック
グランド）によって制御される。グラフィック／テキス
トマルチプレクサ４３は、グラフィクスモードとテキス
トモードの切替えを行なうためのものであり、グラフィ
クスモードにおいてはシリアライザ４０から出力される
メモリデータを選択し、テキストモードにおいてはフォ
アグランド／バックグランドマルチプレクサ４２の出力
を選択する。

【００７７】カラーパレット制御回路４４は、グラフィ
クスまたはテキストデータの色変換を行なうためのもの
である。このカラーパレット制御回路４４は、２段構成
のカラーパレットテーブルを備えている。第１のカラー
パレットテーブルは、１６個のカラーパレットレジスタ
から構成されている。各カラーパレットレジスタには、
６ビットのカラーパレットデータが格納されている。第
２のカラーパレットテーブルは、２５６個のカラーパレ
ットレジスタから構成されている。各カラーパレットレ
ジスタには、Ｒ，Ｇ，Ｂそれぞれ８ビットから構成され
る２４ビットのカラーデータが格納されている。

【００７８】グラフィクスモードにおいては、８ビット
／ピクセルのＸＧＡ仕様のメモリデータは、第１のカラ
ーパレットテーブルを介さずに、第２のカラーパレット
テーブルに直接送られ、そこでＲ，Ｇ，Ｂそれぞれ８ビ
ットから構成されるカラーデータに変換される。また、
４ビット／ピクセルのＶＧＡ仕様のメモリデータは、ま
ず第１のカラーパレットテーブルに送られ、そこで６ビ
ットのカラーデータに変換されて出力される。そして、
この６ビットのカラーデータには、カラーパレット制御
回路４４内蔵のカラー選択レジスタから出力される２ビ
ットデータが加えられ、これにより合計８ビットのカラ
ーデータとなる。この後、その８ビットのカラーデータ
は、第２のカラーパレットテーブルに送られ、そこで
Ｒ，Ｇ，Ｂそれぞれ８ビットから構成されるカラーデー
タに変換される。

【００７９】一方、テキストモードにおいては、ＸＧ
Ａ，ＶＧＡどちらの仕様のテキストデータも、第１およ
び第２の２段のカラーパレットテーブルを介して、Ｒ，
Ｇ，Ｂそれぞれ８ビットから構成されるカラーデータに
変換される。

【００８０】また、ＸＧＡのグラフィクスモードにおい
ては、１画素が１６ビットまたは２４ビットから構成さ
れるダイレクトカラーモードがあり、この場合には、そ
のピクセルデータは、カラーパレット制御回路４４を介
さずに、ＣＲＴビデオマルチプレクサ４６に直接供給さ
れる。

【００８１】スプライトカラーレジスタ４５は、ハード
ウェアカーソルなどのスプライト表示色を指定するスプ
ライト表示データを格納する。ＣＲＴビデオマルチプレ
クサ４６は、ＣＲＴビデオ表示出力を選択するものであ
り、カラーパレット制御回路４４の出力、シリアライザ
４０からのダイレクトカラー出力、スプライト表示デー
タ、または外部ビデオデータの選択を行なう。この選択
動作は、ＣＲＴＣ３６からの表示タイミング信号によっ
て制御される。外部ビデオデータは、例えばシステム外
部から供給される動画などのビデオデータである。スプ
ライト制御回路４７は、シリアライザ４０によってパラ
レル／シリアル変換されたスプライトデータに従ってス
プライトカラーレジスタ４５のスプライト表示データを
出力する。

【００８２】フラットパネルエミュレーション回路４８
は、ＣＲＴビデオ出力を変換してフラットパネルディス
プレイ６０用のフラットビデオデータを生成する。ＤＡ
Ｃ５５は、ＣＲＴビデオマルチプレクサ４６から出力さ
れるＣＲＴビデオデータをアナログＲ，Ｇ，Ｂ信号に変
換してＣＲＴディスプレイ５０に供給する。

【００８３】次に、図６を参照して、ビデオメモリ制御
回路３４の具体的な構成を説明する。ビデオメモリ制御
回路３４は、イメージデータのリード／ライトを要求す
る複数のメモリアクセスデバイス（ＣＰＵ１１、メモリ
データ転送コントローラ１５６、アクセラレータ１３、
表示回路）それぞれからメモリアドレス（ＡＤＤＲＥＳ
Ｓ）、アクセスモード（ＭＯＤＥ）、データ（ＤＡＴ
Ａ）を受け取り、シンクロナスＤＲＡＭのアクセスに必
要なコマンドを発行する。アクセスモード（ＭＯＤＥ）
は、リード／ライトの種別の指定、およびビデオメモリ
制御回路３４が有する３つのリードモード（シングルモ
ード、バウンダリストップモード、ラップラウンドモー
ド）の１つを選択するために利用される。

【００８４】メモリ制御回路３４は、図示のように、ア
ービタ１４１、マルチプレクサ１４２、アドレス制御回
路１４３、およびコマンド制御回路１４４を備えてい
る。アービタ１４１は、複数のメモリアクセスデバイス
によるビデオメモリアクセスの競合を調停するためのロ
ジックであり、それら複数のメモリアクセスデバイスか
ら出力されるビデオメモリアクセス要求（ＲＥＱ）の中
の１つを選択し、そのデバイスに対してアクセス許可信
号（ＡＣＫ）を発行する。

【００８５】マルチプレクサ１４２は、複数のメモリア
クセスデバイスそれぞれからのメモリアドレス（ＡＤＤ
ＲＥＳＳ）、アクセスモード（ＭＯＤＥ）、およびデー
タ（ＤＡＴＡ）の中から、アービタ１４１によってアク
セス許可されたデバイスからのメモリアドレス（ＡＤＤ
ＲＥＳＳ）、アクセスモード（ＭＯＤＥ）、およびデー
タ（ＤＡＴＡ）を選択する。

【００８６】アドレス制御回路１４３は、シンクロナス
ＤＲＡＭに与えるアドレス値を制御するためのロジック
であり、マルチプレクサ１４２によって選択されたメモ
リアドレスをシンクロナスＤＲＡＭの物理アドレスＡＤ
ＲＳ（ロウアドレス、カラムアドレス）に変換する。ま
た、アドレス制御回路１４３は、前回のメモリアクセス
サイクルにおけるロウドレスを保持し、そのロウアドレ
スと今回のメモリアクセスサイクルにおけるロウアドレ
スとの一致の有無に応じてページヒット／ミスを判定す
る。ページミスならばバンクイネーブル要求信号ＢＥＱ
が発生されるが、ページヒットならばバンクイネーブル
要求信号ＢＥＱは発生されない。

【００８７】ここで、ページヒットとは、前回のメモリ
アクセスサイクルにおけるロウアドレスと今回のメモリ
アクセスサイクルにおけるロウアドレスとが一致するこ
と、つまりシンクロナスＤＲＡＭの同一バンクにおける
同一ページが連続してアクセスされることを意味する。
一方、ページミスとは、前回のメモリアクセスサイクル
におけるロウアドレスと今回のメモリアクセスサイクル
におけるロウアドレスとが一致しないこと、つまり前回
と今回とでシンクロナスＤＲＡＭの異なるバンク、また
は同一バンクにおける異なるページがアクセスされるこ
とを意味する。

【００８８】さらに、アドレス制御回路１４３は、シン
クロナスＤＲＡＭを連続アクセスするためのバースト転
送機能を実現するために、アドレスカウンタを有してい
る。このアドレスカウンタは、マルチプレクサ１４２に
よって選択されたメモリアドレスに対応するカラムアド
レスの値を順次インクリメントして、複数個の連続した
カラムアドレスを生成する。

【００８９】コマンド制御回路１４４は、シンクロナス
ＤＲＡＭ３０を動作制御するための各種コマンドを発生
する。これらコマンドには、バンクアクティブコマン
ド、リード／ライトコマンド、およびバンクプリチャー
ジコマンドがある。

【００９０】バンクアクティブコマンドは、シンクロナ
スＤＲＡＭ内の２つのバンクのうちの１つバンクを選択
すると共に、そのバンク内のページ（行）をロウアドレ
スで選択してそれをアクティブにすることを指定するコ
マンドである。リード／ライトコマンドは、ページ内の
カラムを指定してそれをリード／ライトするためのリー
ド／ライトサイクルの実行を指定するコマンドである。
バンクプリチャージコマンドは、リード／ライトアクセ
スされたページをプリチャージすることを指定するコマ
ンドである。

【００９１】コマンド制御回路１４４によるこれらコマ
ンドの発生は、アドレス制御回路１４３からのバンクイ
ネーブル要求信号（ＢＥＱ）によって制御される。すな
わち、シンクロナスＤＲＡＭ３０に対するリード／ライ
トサイクルを複数回実行する場合において、もしページ
ミスが発生したならば、前回のリード／ライトサイクル
が終了してからバンクプリチャージコマンドおよびバン
クアクティブコマンドが発生された後に、次回のリード
／ライトサイクルのためのリード／ライトコマンドが発
生される。一方、ページヒットであれば、前回のリード
／ライトサイクル終了後、直ぐに次回のリード／ライト
サイクルのためのリード／ライトコマンドが発生され
る。このようなコマンド発生シーケンスの切換りの様子
を図７に示す。図７から分かるように、ページミスの場
合には、前回のリードライトサイクルと次回のリードラ
イトサイクルとの間にバンクプリチャージサイクルとバ
ンクアクティブサイクルが必ず挿入されるが、ページヒ
ットの場合には、バンクプリチャージサイクルおよびバ
ンクアクティブサイクルは省略される。

【００９２】さらに、コマンド制御回路１４４から発生
されるコマンドには、モードレジスタセットコマンドも
ある。このモードレジスタセットコマンドは、シンクロ
ナスＤＲＡＭの動作モードを初期設定するためのコマン
ドであり、システムの電源投入やシステムリセット時に
リセット信号の解除に応答して発生される。これにより
シンクロナスＤＲＡＭ内のモードレジスタに、ＣＡＳ遅
延量（２クロック、３クロック、または４クロック）、
アドレッシングモード（シーケンシャルモード、または
インタリーブモード）、バーストモード（バースト長＝
１，２，４，または８）の内容を指定するモード情報が
設定される。このモード情報の内容はレジスタ１４５に
予め格納されており、リセット信号の解除に応答してア
ドレス制御回路１４３からのアドレスＡＤＲＳによって
シンクロナスＤＲＡＭに通知され、そのシンクロナスＤ
ＲＡＭ内のモードレジスタに設定される。

【００９３】ここで、シーケンシャルモードとは、シン
クロナスＤＲＡＭの２つのバンクに含まれる全てのペー
ジに対してシーケンシャルにアドレスを配置するモード
である。このシーケンシャルモードでは、２つのバンク
が同時に動作することはない。また、インタリーブモー
ドは、シンクロナスＤＲＡＭの２つのバンクの一方のプ
リチャージサイクル中に他方のバンクのアクティブサイ
クルを実行できるように、ページ単位で２つのバンクに
交互にアドレスを配置するモードである。このインタリ
ーブモードは２つのバンクの同時動作を可能にするの
で、シーケンシャルモードよりも高速アクセスが可能と
なるが、その分だけ電力消費も多くなる。シーケンシャ
ルモードとインタリーブモードのどちらのモードにおい
ても、前述したページヒット判定によるコマンド発生の
制御を適用することができる。

【００９４】しかし、インタリーブモードを使用しなく
てもこの実施例のページヒット判定によるコマンド発生
制御だけでアクセス効率を十分に高めることができるの
で、電力消費を低減する観点から、この実施例ではシー
ケンシャルモードを利用することにする。

【００９５】バーストモードは、シンクロナスＤＲＡＭ
自体のアドレスインクリメント機能を利用してバースト
転送を行なうモードである。この実施例では、アドレス
制御回路１４３のアドレスカウンタを利用してバースト
転送を行なうので、シンクロナスＤＲＡＭのバーストモ
ードは利用しない。したがって、シンクロナスＤＲＡＭ
の初期設定時には、バースト長＝１に設定される。

【００９６】このように、ディスプレイコントローラ１
７はキャッシュ１２１を内蔵しており、これによってＰ
ＣＩバス１６のバースト転送に対応できる構成となって
いる。また、ビデオメモリ制御回路３４はアドレスカウ
ンタを内蔵しており、これによってビデオメモリ１８の
シーケンシャルアクセスを高速化できる。したがって、
ＰＣＩバス１６のバースト転送に好適なビデオメモリ制
御を実現できる。

【００９７】なお、システムメモリ１２をシンクロナス
ＤＲＡＭによって構成する場合には、ホスト／ＰＣＩブ
リッジ装置１５のメモリコントローラ１５５も、図６の
ビデオメモリ制御回路３４と同様に構成する事ができ
る。

【００９８】また、ホスト／ＰＣＩブリッジ装置１５に
設けたメモリデータ転送コントローラ１５６は、通常の
ＤＭＡコントローラと同様の構成で実現することができ
る。この場合、ホスト／ＰＣＩブリッジ装置１５にＤＭ
Ａコントローラが設けられた構成となり、このＤＭＡコ
ントローラによって例えばシステムメモリ１２からビデ
オメモリ１８へのデータ転送がバースト転送によって高
速実行されることになる。

【００９９】

【発明の効果】以上説明したように、この発明によれ
ば、プロセッサバスとローカルバスとを接続するブリッ
ジ装置内にメモリデータ転送コントローラ１５６を設け
る事により、リードまたはライトの１回の転送サイクル
によってシステムメモリとローカルバス上の周辺デバイ
スとの間のデータ転送を実現できるようになり、ＣＰＵ
を多くの時間占有することなくシステムメモリと周辺デ
バイスとの間のデータ転送を高速に実行することができ
る。

【図面の簡単な説明】

【図１】この発明の一実施例に係るコンピュータシステ
ムの構成を示すブロック図。

【図２】同実施例のコンピュータシステムに設けられた
メモリデータ転送コントローラによって実行されるシス
テムメモリからビデオメモリへのデータ転送動作を説明
するタイミングチャート。

【図３】同実施例のコンピュータシステムで採用される
ブロック転送アーキテクチャを概念的に示す図。

【図４】同実施例のコンピュータシステムで使用される
ディスプレイドライバまたはディスクドライバによって
設定されるブロック転送のための転送パラメタの一例を
示す図。

【図５】同実施例のコンピュータシステムに設けられる
ディスプレイコントローラの構成の一例を示すブロック
図。

【図６】図５のディスプレイコントローラに設けられた
ビデオメモリ制御回路の具体的構成の一例を示すブロッ
ク図。

【図７】図６のビデオメモリ制御回路によって実行され
るシンクロナスＤＲＡＭに対するアクセス制御の手順を
説明するための図。

【図８】ＰＣＩバス上にＤＭＡコントローラを接続した
場合のシステム構成の一例を示すブロック図。

【図９】図８のシステムに設けられたＤＭＡコントロー
ラによって実行されるシステムメモリからビデオメモリ
へのデータ転送動作を説明するタイミングチャート。

【符号の説明】

１１…ＣＰＵ、１２…システムメモリ、１３…プロセッ
サバス、１４…メモリバス、１５…ホスト／ＰＣＩブリ
ッジ装置、１６…ＰＣＩバス、１７…ディスプレイコン
トローラ、１８…ビデオメモリ、１９…ＨＤＤ、１５１
…ＣＰＵインタフェース、１５２…データバッファ、１
５３…バースト可能判定回路、１５４…ローカルバスイ
ンタフェース、１５５…メモリコントローラ、１５６…
メモリデータ転送コントローラ。

Claims

【特許請求の範囲】

【請求項１】ＣＰＵと、システムメモリと、前記ＣＰ
Ｕのプロセッサバスと各種周辺デバイスが接続されるロ
ーカルバスとを繋ぐブリッジ装置とを含むコンピュータ
システムにおいて、前記ブリッジ装置は、前記システムメモリに接続され、前記システムメモリを
アクセス制御するメモリコントローラと、前記ローカルバスに接続され、前記ローカルバスのバス
サイクルを制御するローカルバスコントローラと、前記メモリコントローラおよび前記ローカルバスコント
ローラに接続され、前記システムメモリと前記周辺デバ
イスとの間のデータ転送を制御するデータ転送コントロ
ーラであって、前記ＣＰＵからのデータ転送要求に応答
して前記メモリコントローラおよびローカルバスコント
ローラを用いて前記システムメモリと前記周辺デバイス
との間のデータ転送を開始して、前記ＣＰＵによって指
定されたスタートアドレスおよびデータ転送長によって
規定されるブロックデータを、バースト転送によって前
記システムメモリと前記周辺デバイスの一方から他方に
転送するデータ転送コントローラとを具備することを特
徴とするコンピュータシステム。
【請求項２】前記ローカルバスは、アドレスとデータ
が時分割転送されるアドレス／データバスを有し、前記データ転送コントローラは、前記システムメモリか
ら前記周辺デバイスにブロックデータを転送するとき、
前記アドレス／データバス上に前記周辺デバイスを指定
するアドレスを出力し、それに後続して前記システムメ
モリ上のブロックデータを前記アドレス／データバス上
に順次出力することを特徴とする請求項１記載のコンピ
ュータシステム。
【請求項３】前記システムメモリはＤＲＡＭから構成
され、前記データ転送コントローラは、前記ブロックデ
ータの転送のために前記メモリコントローラを用いてペ
ージモードによって前記ＤＲＡＭを連続的にリードアク
セスすることを特徴とする請求項２記載のコンピュータ
システム。
【請求項４】前記システムメモリはシンクロナスＤＲ
ＡＭから構成され、前記データ転送コントローラは、前
記ブロックデータの転送のために前記メモリコントロー
ラを用いてバーストモードによって前記シンクロナスＤ
ＲＡＭを連続的にリードアクセスすることを特徴とする
請求項２記載のコンピュータシステム。
【請求項５】前記周辺デバイスはディスプレイコント
ローラ、またはディスク装置であることを特徴とする請
求項１記載のコンピュータシステム。
【請求項６】前記ブリッジ装置は、前記プロセッサバスを介して前記ＣＰＵから転送される
ライトデータを格納するライトバッファと、このライトバッファに格納されたライトデータそれぞれ
の転送先アドレスの連続性の有無を検出し、転送先アド
レスが連続している時、前記ローカルバスコントローラ
を用いて前記ライトバッファのライトデータを前記周辺
デバイスにバースト転送するＣＰＵデータ転送コントロ
ーラとをさらに具備することを特徴とする請求項１記載
のコンピュータシステム。
【請求項７】前記ＣＰＵは、前記周辺デバイスを制御
するためのデバイスドライバプログラムを実行すること
によって前記スタートアドレスおよびデータ転送長を示
すパラメタ値を前記データ転送コントローラのＩ／Ｏレ
ジスタにセットし、前記データ転送コントローラは、前記Ｉ／Ｏレジスタに
セットされたパラメタ値によって規定されるブロックデ
ータを、前記システムメモリと前記周辺デバイスとの間
でバースト転送することを特徴とする請求項１記載のコ
ンピュータシステム。
【請求項８】ＣＰＵと、システムメモリと、アドレス
とデータが時分割転送されるアドレス／データバスを有
し各種周辺デバイスが接続されるローカルバスと、前記
ＣＰＵのプロセッサバスと前記ローカルバスとを繋ぐブ
リッジ装置とを含むコンピュータシステムにおいて、前記ブリッジ装置は、前記システムメモリをアクセス制御するメモリコントロ
ーラと、前記ローカルバスのバスサイクルを制御して前記周辺デ
バイスをアクセス制御するローカルバスコントローラ
と、前記メモリコントローラおよびローカルバスコントロー
ラを制御して前記システムメモリをアクセスするための
メモリサイクルと前記周辺デバイスをアクセスするため
のシステムバスサイクルとを並行して実行させ、前記周
辺デバイスを制御するデバイスドライバプログラムによ
ってＩ／Ｏレジスタに設定されたスタートアドレスおよ
びデータ転送長を示すパラメタ値によって規定されるブ
ロックデータを、前記システムメモリと前記周辺デバイ
スとの間でバースト転送するデータ転送コントローラと
を具備し、前記データ転送コントローラは、前記システムメモリか
ら前記周辺デバイスにブロックデータを転送するとき、
前記アドレス／データバス上に前記周辺デバイスを指定
するアドレスを出力し、それに後続して前記システムメ
モリ上のブロックデータを前記アドレス／データバス上
に順次出力することを特徴とするコンピュータシステ
ム。