JP2000315186A

JP2000315186A - 半導体装置

Info

Publication number: JP2000315186A
Application number: JP11125595A
Authority: JP
Inventors: Kazushige Ayukawa; 一重鮎川; Jun Sato; 潤佐藤; Takashi Miyamoto; 崇宮本; Kenichiro Omura; 賢一郎大村; Hiroyuki Hamazaki; 博幸浜崎; Hiroshi Takeda; 博武田; Makoto Takano; 誠高野; Isamu Mochizuki; 勇望月; Yasuhiko Hoshi; 恭彦星; Kazuhiro Hiraide; 和弘平出
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1999-05-06
Filing date: 1999-05-06
Publication date: 2000-11-14
Also published as: US6697906B1

Abstract

(57)【要約】【課題】ＣＰＵ、メモリと入出力デバイスとの間に介
在してデータ転送ブリツジの役割を果たす半導体装置に
関して、メモリと入出力デバイス間の効率のよいデータ
転送を実現する。【解決手段】ブリッジチップ１内のＣＰＵインタフェ
ース１１及び入出力インタフェース１３〜１５は、内部
バス１０を介してＤＲＡＭインタフェース１２に接続す
る。各入出力インタフェース１３〜１５は、それぞれリ
ードライトバッファ２１〜２３とＤＭＡＣ２６〜２８と
を有する。アービタ１７はＣＰＵインタフェース１１及
び各ＤＭＡＣ２６〜２８からのＤＲＡＭ３との間のデー
タ転送の要求に応じて許可するバスマスタを決定する。
また入出力インタフェース１３〜１５の各々は、ＤＲＡ
Ｍ３との間のデータ転送の際にＤＲＡＭ３上の一部領域
をスキップしてデータ転送するよう制御する機能を有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵ、メモリと
入出力デバイスとの間に介在してデータ転送ブリッジの
役割を果たす半導体装置に係わり、特にメモリと入出力
デバイス間の効率よいデータ転送を実現する半導体装置
に関する。

【０００２】

【従来の技術】現在、一般家庭向けの音楽／映像配信メ
ディアとしてＣＤ−ＲＯＭ、ＤＶＤ−ＲＡＭなどの大容
量メディアが使われている。今後さらにＣＡ−ＴＶやイ
ンターネットを経由したマルチメディアデータの配信も
一般化し、パーソナルコンピュータ、家庭用のＡＶ機器
などは大量のマルチメディアデータを扱う必要が生じる
ものと予想される。

【０００３】このような市場動向、技術動向の一環とし
てＣＤ−ＲＯＭに記録されている音楽データをデータ圧
縮して一旦ＨＤＤに蓄積した後、ポータブル機器にデー
タ転送するような装置が提案されている。

【０００４】

【発明が解決しようとする課題】現在のパーソナルコン
ピュータにはＣＤ−ＲＯＭ駆動装置、ＤＶＤ駆動装置、
ＨＤＤなどが接続可能であり、パーソナルコンピュータ
のソフトウエアによって音楽データのデータ圧縮と蓄積
およびポータブル機器へのデータ転送が可能である。し
かし取扱う音楽データのデータ量が多いために、パーソ
ナルコンピュータによるデータ転送処理に時間がかか
る。またＣＤ−ＲＯＭやＤＶＤの音楽データと圧縮の処
理単位、また圧縮後のデータ単位とＨＤＤのフォーマッ
トは異なるので、これらの間でデータ転送を行う場合に
はデータのフォーマット変換をする必要がある。そこで
効率よいデータ転送を行うような専用の装置が望まれ
る。

【０００５】本発明の目的は、ＣＰＵ、メモリと入出力
デバイスとの間に介在してメモリと入出力デバイス間の
効率よいデータ転送を実現する半導体装置を提供するこ
とにある。

【０００６】

【課題を解決するための手段】本発明は、ＣＰＵ、メモ
リ及び複数の入出力デバイスと接続され、メモリと入出
力デバイス間に実行されるデータ転送を制御する半導体
装置であって、これら入出力デバイスのうち少なくとも
１つの入出力デバイスに対応するＤＭＡＣチャネルを有
し、ＣＰＵ及びＤＭＡＣの各々からのメモリとの間のデ
ータ転送の要求に応じてデータ転送を許可するバスマス
タを決定するバスアービタを有する半導体装置を特徴と
する。

【０００７】また本発明は、上記ＤＭＡＣがメモリとの
間のデータ転送の際にメモリ上の一部領域をスキップし
てデータ転送するよう制御する手段を有する半導体装置
を特徴とする。

【０００８】さらに本発明は、上記ＤＭＡＣがデータ転
送の際にフォーマット変換できるように、ブロック単位
でデータ転送を制御する手段を有する半導体装置を特徴
とする。

【０００９】

【発明の実施の形態】以下、本発明の実施形態について
図面を用いて説明する。

【００１０】（１）概要図１は、ブリッジチップ１の内部構成及びブリッジチッ
プ１に接続されるデバイスを示す図である。ブリッジチ
ップ１は半導体装置であり、内部バス１０を中心として
この内部バス１０に接続されるＣＰＵインタフェース１
１、ＤＲＡＭインタフェース１２、入力インタフェース
１３及び入出力インタフェース１４，１５と、アービタ
１７とを有する。ＣＰＵインタフェース１１にはマイク
ロプロセッサのチップであるＣＰＵ２が接続される。な
おＣＰＵ２のメインメモリは図示していない。ＤＲＡＭ
インタフェース１２にはＣＰＵ２のローカルメモリであ
るＤＲＡＭ３が接続される。入力インタフェース１３に
は音楽データなどを格納する入力デバイス５が接続さ
れ、入出力インタフェース１４には入出力デバイス４が
接続される。また入出力インタフェース１５にはデータ
圧縮／伸張を行うチップ６が接続される。さらに入出力
インタフェース１５に外部デバイス７が接続可能であ
る。チップ６および外部デバイス７は拡張バス１８を介
して入出力インタフェース１５に接続される。以下入出
力デバイス４、入力デバイス５、外部デバイス７を総称
して入出力デバイスと呼ぶことがある。

【００１１】ＣＰＵインタフェース１１は、ＣＰＵ２か
らＤＲＡＭ３、入力インタフェース１３又は入出力イン
タフェース１４〜１５にアクセスするときのデータ転送
制御を行う。ＣＰＵインタフェース１１はＤＲＡＭ３と
のデータ転送に使用するバツファ２５を備える。ＤＲＡ
Ｍインタフェース１２は、バスコントローラ３０及びリ
フレッシュカウンタ３１を備え、ＣＰＵインタフェース
１１、入力インタフェース１３又は入出力インタフェー
ス１４〜１５とＤＲＡＭ３との間のデータ転送制御を行
う。

【００１２】入力インタフェース１３又は入出力インタ
フェース１４〜１５は、内部バス１０を介する入出力デ
バイスとＤＲＡＭ３とのデータ転送を効率的に行うため
にそれぞれバッファ２１〜２３を設ける。また入力イン
タフェース１３及び入出力インタフェース１４〜１５
は、それぞれ独立したＤＭＡＣ（ＤＭＡコントローラ）
２６〜２８を有する。ＣＰＵインタフェース１１及び各
ＤＭＡＣは、接続デバイスからのデータ転送要求を検出
したとき、アービタ１７にバスアクセス要求（ＢＲ）を
送る。アービタ１７は後述する優先制御方式に従ってい
ずれか１つの要求元を選択し、その要求元にバスアクセ
ス権を渡す。ＤＭＡＣ２８は４チャネルのＤＭＡＣから
成り、各チャネルは独立したＤＭＡＣとして機能する。
なお以下入力インタフェース１３を入出力インタフェー
ス１３〜１５のように他の入出力インタフェースとまと
めて呼ぶことがある。

【００１３】図２は、ブリッジチップ１の内部構成を示
す図であり、ブリッジチップ１内部のバス構成の詳細を
示す図である。内部のバスは内部バス（ＩＢ）１０と周
辺バス（ＰＢ）２０とから成り、２重化されている。周
辺バス２０は、ＣＰＵインタフェース１１が入出力イン
タフェース１３〜１５にアクセスするときに使用され
る。

【００１４】図３は、ブリッジチップ１の他の実施形態
を示す図であり、ＤＲＡＭ３をブリッジチップ１上に配
置する実施形態を示す。

【００１５】図４は、ブリッジチップ１の他の実施形態
を示す図であり、ＣＰＵ２をブリッジチップ１上に配置
する実施形態を示す。

【００１６】図５は、ブリッジチップ１の他の実施形態
を示す図であり、ＣＰＵ２及びＤＲＡＭ３をブリッジチ
ップ１上に配置する実施形態を示す。

【００１７】図６は、ブリッジチップ１のさらに他の実
施形態を示す図であり、ＣＰＵ２、ＤＲＡＭ３及び圧縮
／伸張部３５をブリッジチップ１上に配置する実施形態
を示す。圧縮／伸張部３５は、チップ６がもつデータ圧
縮／伸張機能をブリッジチップ１内に組み込んだもので
ある。

【００１８】図７は、ブリッジチップ１の応用例を説明
する図であり、特に入力デバイス５から入出力デバイス
４までのデータの流れおよびその流れに介入するＣＰＵ
２の処理を示す図である。入力デバイス５上には２３５
２バイトのオーデイオＰＣＭデータごとに１６バイトの
サブコードが付加されている。ブリッジチップ１は、入
力デバイス５から読み込んだ２３６８バイトの音楽デー
タをそのままＤＲＡＭ３上の入力ＩＦバッファ３７にＤ
ＭＡ転送する。ＣＰＵ２はブリッジチップ１を介して直
接入力ＩＦバッファ３７にアクセスし、各サブコードの
解析処理を行う。次に入力ＩＦバッファ３７上の音楽デ
ータのうちサブコード部分をスキップしＰＣＭデータ部
分のみを２０４８バイト単位にチップ６へＤＭＡ転送
し、チップ６によってデータ圧縮を行う。ＣＰＵ２はこ
のデータ圧縮処理には介入しない。圧縮されたデータを
４２４バイト単位で入出力ＩＦバッファ３８へＤＭＡ転
送し、４２４×１５４バイトの圧縮データごとに２４０
バイトのヘッダ領域を空けるようにして入出力ＩＦバッ
ファ３８に格納する。次にＣＰＵ２はブリッジチップ１
を介して直接入出力ＩＦバッファ３８にアクセスし、ヘ
ツダ領域にヘッダ情報を格納する。最後に入出力ＩＦバ
ッファ３８から６５５３８バイト単位でヘッダ付圧縮デ
ータを入出力デバイス４へＤＭＡ転送し、入出力デバイ
ス４に格納する。入力ＩＦバッファ３７及び入出力ＩＦ
バッファ３８はリングバッファと呼ばれるバッファ構造
をもっており、バッファ領域の終端からその先頭へとラ
ップして書き込み可能である。

【００１９】（２）アドレスマップ図８は、ＣＰＵ２からみたブリッジチップ１のアドレス
空間のアドレスマップを示す図である。直接アクセス領
域４１とバッファ領域４２は、共にＤＲＡＭ３上の領域
に該当し、ＣＰＵ２によってそのメインメモリと同様に
通常メモリとしてアクセスされる領域である。バッファ
領域４２はＣＰＵ２及び入出力インタフェース１３〜１
５によつてアクセスされる。ブリッジチップＩ／Ｏ領域
４３は、ブリッジチップ１全体としての制御レジスタ及
び入出力インタフェース１３〜１５内の制御レジスタに
該当する。アドレスによって全体の制御レジスタ又は入
出力インタフェースとその内部のレジスタが特定され
る。ＣＰＵ２又は入出力インタフェース１３〜１５がＤ
ＲＡＭ３上の領域をアクセスするときには内部バス１０
が選択され、ＣＰＵ２がブリッジチップＩ／Ｏ領域４３
をアクセスするときには周辺バス２０が選択される。

【００２０】図９は、ブリッジチップＩ／Ｏ領域４３の
レジスタマップを示す図である。割込み制御レジスタ５
１は、ブリッジチップ１内部に設けられ、ブリッジチッ
プ１からＣＰＵ２への割込みを制御するためのレジスタ
である。入出力ＩＦ１３，１４制御レジスタ５２は、入
出力インタフェース１３，１４にそれぞれ設けられ、入
出力インタフェース１３，１４を制御するためのレジス
タである。拡張制御レジスタ５３は、入出力インタフェ
ース１５内に設けられ、拡張バス１８を介するデータ転
送及び入出力インタフェース１５に接続されるチップ６
及び外部デバイス７を制御するためのレジスタである。
制御レジスタ５１〜５３は、各々ＤＭＡＣ２６〜２８を
制御するためのＤＭＡ制御レジスタを含む。

【００２１】（３）ＣＰＵインタフェースＣＰＵインタフェース１１は、ＣＰＵ２から内部バス１
０を介してＤＲＡＭ３にアクセスするとき、および周辺
バス２０を介して入出力インタフェース１３〜１５にア
クセスするときのデータ転送制御を行うモジュールであ
る。ＣＰＵ２からＤＲＡＭ３をアクセスするとき、次の
２つのアクセス方法が可能である。

【００２２】（ａ）バッファ２５を介するＤＲＡＭ３の
アクセス（ｂ）バッファ２５をバイパスするＤＲＡＭ３のアクセ
ス図１０は、２つのアクセス方法を説明する図である。Ｄ
ＲＡＭ３へ送るアドレスによっていずれか一方のアクセ
ス方法が選択される。すなわちアドレスがバツファ領域
４２内のアドレスであれば（ａ）のアクセス方法によっ
てＤＲＡＭ３がアクセスされ、アドレスが直接アクセス
領域４１内のアドレスであれば（ｂ）のアクセス方法に
よってＤＲＡＭ３がアクセスされる。

【００２３】（ａ）のアクセス方法によってＤＲＡＭ３
のデータを読み出すときには、ＣＰＵインタフェース１
１は連続する４つのアドレスのワードデータを先読みし
てバッファ２５に格納する。次のＣＰＵ２からのリード
アクセスがこの先読みしたデータのアドレスと一致する
場合はバッファ２５に蓄えられているデータをＣＰＵ２
に出力する。このため遅延のないメモリアクセスが可能
である。また書き込み時には２段のバッファを利用し、
連続した２ワード（３２ビット）のデータを遅延なく書
き込みできる。ＣＰＵインタフェース１１は、入出力イ
ンタフェース１３〜１５がＤＭＡ転送によってＤＲＡＭ
３を使用中でもライトデータをバッファ２５に格納する
ため、追加のウェイトステートは入らない。このように
バッファ２５を使うとＣＰＵ２、ＤＲＡＭ３間の高速デ
ータ転送が可能であるが、ブリッジチップ１内部のＤＭ
Ａ転送などにより発生するコヒーレンシィを考慮する必
要がある。

【００２４】上記のようにブリッジチップ１内部のバス
は２重化されており、入出力インタフェース１３〜１５
によるＤＭＡ転送中にＣＰＵ２から入出力インタフェー
ス１３〜１５の制御レジスタにアクセス可能である。

【００２５】なおＣＰＵ２、ブリッジチップ１間のイン
タフェースはＳＲＡＭのインタフェースに準拠してい
る。

【００２６】（４）割込み制御ブリッジチップ１はＣＰＵ２に入力する外部割込みを制
御する。ブリッジチップ１は割込み線（ＩＲＬ３〜０）
によってＣＰＵ２と接続しており、ブリッジチップ１に
ついて発生する１４の割込み要因を４ビツトコードにエ
ンコードしてＣＰＵ２に入力する。割込み要因は、各入
出力インタフェース１３〜１５、チップ６、外部デバイ
ス７に関する割込みなどがある。

【００２７】表１は割込み制御のために使用されるレジ
スタを示す。

【００２８】

【表１】

【００２９】割込みマスクレジスタ（ＩＭＲ）は、各割
込み要因に対応してマスクビットを設定する。割込み優
先順位指定レジスタ（ＩＲＬＲ）は、２ビットのプライ
オリティ・パターンビットから成り、１４の割込み要因
の割込み優先順位を３つのパターンに区分する。ブリッ
ジチップ１は、ＩＲＬＲに設定されたプライオリティ・
パターンビットに従って各割込み要因の優先順位を決定
する。このように優先順位は３種に集約されるので、ブ
リッジチップ１のハード量を削減できる。表２は３つの
パターンの例を示す。レベル１５〜１のうちの１つは使
用されないレベルである。

【００３０】

【表２】

【００３１】（５）ＤＲＡＭインタフェースＤＲＡＭインタフェース１２は、内部バス１０を介して
ＣＰＵインタフェース１１及び入出力インタフェース１
３〜１５から送られるアクセス要求に応答して、これら
のモジュールとＤＲＡＭ３との間のデータ転送の制御を
行う。ＣＰＵ２からは直接アクセス領域４１又はバッフ
ァ領域４２に該当するＤＲＡＭ３の領域がアクセスされ
る。入出力インタフェース１３〜１５からはバッファ領
域４２に該当するＤＲＡＭ３の領域がアクセスされる。
ＤＲＡＭインタフェース１２は、転送語長８ワードのバ
ースト転送を基本とする高速のデータ転送を行う。一方
ライトサイクルについてバイトアクセス制御が可能であ
り、ＤＲＡＭインタフェース１２はマスク制御によりバ
イトアクセス制御を行う。なおＤＲＡＭインタフェース
１２は、リフレッシュカウンタ３１を用いて５１２メモ
リサイクルについて２回のリフレッシュを挿入する。

【００３２】（６）ＤＭＡＣＤＭＡＣ２６〜２８は、各々その属する入出力インタフ
ェース１３〜１５とＤＲＡＭ３との間のデータ転送を制
御する。ＤＭＡデータ転送はシングルアドレスモードで
動作する。入出力インタフェース１３〜１５は、各々リ
ードライトバッファ２１〜２３を設け、ＤＲＡＭ３との
高速データ転送を実現している。バッファのサイズは各
入出力インタフェースの転送単位分あり、１６ビット×
４，８，１６，・・・のサイズである。本実施形態では
データの転送はワード（１６ビット）単位に行い、転送
語数を設定する２０ビツトのレジスタにより最大１，０
４８，５７６ワードまでの連続転送が可能である。また
バッファ領域４２上のデータ領域を転送領域と非転送領
域に区分し、非転送領域の長さをオフセット値として指
定することにより、非転送領域のデータ転送をスキツプ
することができる。オフセット値を０にすると通常の連
続転送となる。ＤＭＡＣ２８は４チャネルのＤＭＡＣで
あり、ＤＭＡＣ２６，２７と合わせてブリッジチップ１
は６チャネルのＤＭＡＣを有する。ＤＭＡＣ２８はその
各チャネルからの独立したデータ転送要求を受け付け
る。

【００３３】各ＤＭＡＣはチャネルごとに以下のＤＭＡ
制御レジスタを有する。ＤＭＡ制御レジスタの仕様は全
チャネルについて共通である。・ＤＭＡコントロール／ステータスレジスタ（ＣＳＲ）・ＤＭＡメモリアドレスレジスタ（ＭＡＲＵ，ＭＡＲ
Ｌ）・ＤＭＡトランスファカウントレジスタ（ＴＣＲＵ，Ｔ
ＣＲＬ）・ＤＭＡシーケンシャルアクセスワードカウントレジス
タ（ＳＷＲ）・ＤＭＡオフセットワードカウントレジスタ（ＯＷＲ）図１１Ａ及び図１１Ｂは、各ＤＭＡ制御レジスタのデー
タ構成を示す。Ｒ／ＷのＲはリードのみ可能、Ｒ／Ｗは
リードライト可能を示す。

【００３４】（ａ）ＤＭＡコントロール／ステータスレ
ジスタ（ＣＳＲ）ＣＳＲはＤＭＡＣの起動および強制終了などの制御を行
う。またＤＭＡ転送終了による割込みの発生制御やＤＭ
Ａ実行中を示すステータスフラグとしても使用される。

【００３５】SR : Software Reset (R/W) ＤＭＡを強制終了させることを示す。このビットに「１
をライト」するとＤＭＡ転送は中止し、ＤＥビットは
「０」にクリアされる。このときＩＮＴビットは「１」
にはならない。ＳＲビットは「０をライト」するか又は
リセットによって初期化される。

【００３６】EXTREQ : EXT DREQ Monitor bit (R) このビットはブリッジチップ１外部からのＤＭＡＲＥＱ
信号のモニタビットである。何らかの原因で外部のＤＭ
ＡＲＥＱがロックしていることなど（例えば要求が入っ
た状態のまま）を検知するために使用される。初期値は
外部デバイスに依存する。

【００３７】R/W : Read / Write (R/W) データ転送の方向を示す。

【００３８】１：ＤＲＡＭからデータを読み出し入出力
デバイスにデータを転送する。

【００３９】０：入出力デバイスからデータを読み出し
ＤＲＡＭにデータを転送する。

【００４０】INTE : Interrupt Request Enable (R/W) このビットはＤＭＡ転送終了時にＣＰＵに割込みを要求
するか否かを示す。ＩＮＴＥビットに「１をライト」す
ると、ＤＭＡ転送終了時にＩＮＴビットがセットされて
ＣＰＵに割込みを要求する。

【００４１】INT : Interrupt Request (R/W) 所定のＤＭＡ転送が終了した場合、このビットは「１」
にセツトされてＣＰＵに割込みを発生させる。割込み処
理によりこのビットに「０をライト」する必要がある。

【００４２】DE : DMA Enable (R/W) このビットはＤＭＡ転送の許可を示す。ＤＥビットに
「１をライト」すると転送を開始する。ＤＥビットはＤ
ＭＡ転送中には「１」を保持し、所定のデータ転送を終
了すると「０」にクリアされる。このビットはＤＭＡ実
行中を示すステータスとして使用される。

【００４３】（ｂ）（ｃ）ＤＭＡメモリアドレスレジス
タ（ＭＡＲＵ，ＭＡＲＬ）ＤＭＡメモリアドレスレジスタは、読み出し／書き込み
可能な２１ビットのレジスタで、ＤＭＡ転送するメモリ
の先頭アドレスを示す。データ転送はワード単位なので
ＭＡ０は０となる。

【００４４】（ｄ）（ｅ）ＤＭＡトランスファカウント
レジスタ（ＴＣＲＵ，ＴＣＲＬ）ＤＭＡトランスファカウントレジスタは、読み出し／書
き込み可能な２０ビットのレジスタで、ＤＭＡ転送語数
を示す。転送語数の「−１」の値を設定する。例えば１
６ワードの転送を行うときは、このレジスタに「Ｈ’Ｆ
（１５）をライト」する。

【００４５】（ｆ）ＤＭＡシーケンシャルアクセスワー
ドカウントレジスタ（ＳＷＲ）ＤＭＡシーケンシャルアクセスワードカウントレジスタ
は、読み出し／書き込み可能な１６ビットのレジスタ
で、シーケンシャルアクセスを行う転送領域の語数（ワ
ード）を示す。設定値は「連続アクセス語数−１」とす
る。この転送領域ではメモリアドレスの更新はワード単
位（＋２バイト）となる。後述するＤＭＡオフセットワ
ードカウントレジスタ（ＯＷＲ）と対で使用される。

【００４６】（ｇ）ＤＭＡオフセットワードカウントレ
ジスタ（ＯＷＲ）ＤＭＡオフセットワードカウントレジスタは、読み出し
／書き込み可能な１２ビットのレジスタで、データ転送
を行わない非転送領域のスキップ語数を示す。設定する
語数はワード単位である。転送領域のデータ転送が完了
すると、次のメモリアドレスにこのＯＷＲで指定した
「オフセット値」を加算し、再び転送領域のシーケンシ
ャルアクセスに戻る。このレジスタに「０をセット」す
ると全てシーケンシャルアクセスとなる。

【００４７】図１２は、オフセット機能を説明する図で
ある。ＭＡＲＵ及びＭＡＲＬはＭＡＲに設定するデータ
転送の開始アドレスを示す。データは転送領域と非転送
領域とを合わせたものを１つの区分とし、このデータ区
分ｎ個から成るものとする。転送領域の語数をＳＷＲに
設定し、非転送領域の語数をＯＷＲに設定する。ＴＣＲ
に設定する総転送語数は、実際にデータ転送を行う語数
であり、ＳＷＲの値×ｎである。ＤＭＡＣは転送領域の
データを転送した後、転送アドレスにＯＷＲに設定され
た語数を加算し、非転送領域をスキップする。オフセッ
ト機能を使用すると、例えば音楽データを格納する入力
デバイス５から読み出してＤＲＡＭ３に格納したデータ
のうちＰＣＭデータだけを転送する場合に、転送しない
領域をスキップすることができる。

【００４８】図１３は、スキップ機能を説明するブロッ
ク図である。スキップ機能はＤＭＡアドレスの生成にて
制御することができる。通常の連続転送時のＤＭＡアド
レスはインクリメンタにより＋１ずつ更新される。スキ
ップ動作はＳＷＲにて指定された領域の連続転送が終了
すると、最後に転送したアドレスを格納してあるアドレ
スレジスタの値にＯＷＲの値が加算される。これにより
次のデータ転送は非転送領域をスキップさせ、有効デー
タのアドレスを示すことができる。

【００４９】図１４は、ＤＭＡＣによるデータ転送の例
を示す図である。図１４は、入力デバイス５からＰＣＭ
データを読み出し、チップ６による変換を行い、ヘッダ
情報の処理をしたデータを入出力デバイス４に記録する
一連の処理手順の中のデータ転送動作を説明するもので
ある。

【００５０】図１４（ａ）は、入力デバイス５からＤＲ
ＡＭ３へのデータ転送動作を説明する図である。サブコ
ードの付いたＰＣＭデータを入力デバイス５から読み出
し、ＤＲＡＭ３に格納するとき、ＯＷＲに０を設定し、
ＴＣＲには（２３６８バイト×ｎ／２）−１の転送語数
を設定する。これによってＴＣＲに設定された語数＋１
分のデータがＭＡＲＵ，ＭＡＲＬに設定されたメモリア
ドレスから順にＤＲＡＭ３に連続してデータ転送され
る。

【００５１】図１４（ｂ）は、ＤＲＡＭ３に格納された
データをデータ圧縮するためにチップ６へ転送するとき
のデータ転送動作を説明する図である。ここでは１６バ
イトのサブコードを取り除いてチップ６に転送する例を
示す。ＯＷＲに１６／２を設定し、ＴＣＲには（２３５
２バイト×ｎ／２）−１の転送語数を設定する。これに
よってＤＲＡＭ３中のデータはＳＷＲに設定された語数
に従って２３５２／２ワード転送した後に１６／２ワー
ド分のサブコードをスキップする動作をｎ回繰り返す。
転送終了アドレスは図示するデータ位置となる。

【００５２】図１４（ｃ）は、チップ６により変換され
たデータを入出力デバイス４に記録するために６４Ｋバ
イトのクラスタを構成してＤＲＡＭ３に転送するときの
データ転送動作を説明する図である。１クラスタには２
４０バイトのヘッダ情報領域を付加して６５，５３８バ
イト／クラスタとする。ＯＷＲに２４０／２を設定し、
ＳＷＲに（４２４×１５４／２）−１を設定し、ＴＣＲ
には（６５，５３８バイト×ｎ／２）−１を設定し、Ｍ
ＡＲにはヘッダ情報領域分シフトした実際のデータ転送
開始アドレスを設定する。これによって各クラスタには
２４０バイトのヘッダ情報領域が確保されるとともに、
ＴＣＲに設定された語数に従ってチツプ６からＤＲＡＭ
３へのデータ転送が行われる。

【００５３】図１４（ｄ）は、ＣＰＵ２が直接ＤＲＡＭ
３にアクセスし、ＤＲＡＭ３上の各ヘッダ情報を格納し
た後にＤＲＡＭ３から入出力デバイス４にデータ転送す
るときのデータ転送動作を説明する図である。ここでは
ヘッダを含めた全データをデータ転送するものとし、Ｏ
ＷＲに０を設定し、ＴＣＲには（６５，５３８バイト×
ｎ／２）−１を設定する。これによってＴＣＲに設定さ
れた語数に従ってＤＲＡＭ３から入出力デバイス４への
データ転送が行われる。

【００５４】以上スキップ転送について説明したが、圧
縮方法を変更しても同じように転送できる。例えばＭＰ
３(ＭＰＥＧ１オーディオレイヤ３）という圧縮方法を
用いた場合は、データの処理単位が４６０８バイト、圧
縮されたデータのサイズは４２０バイトになり、上述し
たレジスタの設定値を変更するだけで対応することが可
能である。

【００５５】また画像データと音楽データが入ったＤＶ
Ｄの場合は画像データとサブコードをスキップし、音楽
データだけを転送するようにレジスタ設定を行えばよ
い。

【００５６】（７）入出力インタフェース１３，１４入出力インタフェース１３，１４は、各々ＡＴＡ−３規
格に準拠した入出力デバイスを接続可能である。外部デ
バイスへのアクセスタイミング規定は、ＰＩＯＭｏｄｅ
４，ＤＭＡＭｏｄｅ２に従う。入出力インタフェース
１３，１４は、それぞれＤＲＡＭ３とのＤＭＡ転送のた
めのリードライトバッファ２１，２２を設け、高速のデ
ータ転送を実現する。またそれぞれＤＭＡＣ２６，２７
を設け、ＣＰＵ２から受け取ったコマンドを独立して実
行する。入出力インタフェース１３，１４は、各々ＤＭ
Ａ制御レジスタのほかに上記のアドレス空間上にマッピ
ングされた専用の入出力制御レジスタを有する。

【００５７】図１５は、ブリッジチップ１とＡＴＡ機器
との接続仕様を示す図である。入出力インタフェース１
３，１４の入出力制御レジスタへのアクセスはすべてワ
ード（１６ビット）で行う。このためバイト・レジスタ
・リード時の上位バイト（ＤＤ１５〜ＤＤ８）が不定と
ならないようにプルアップする。また入出力デバイスの
ＤＤ１５〜ＤＤ８と入力デバイスのＤＤ７〜ＤＤ０をブ
リッジチップ１のＤＤ７〜ＤＤ０へ接続し、入出力デバ
イスのＤＤ７〜ＤＤ０と入力デバイスのＤＤ１５〜ＤＤ
８をブリッジチップ１のＤＤ１５〜ＤＤ８へ接続してい
る。このような外部接続によって入出力デバイスだけエ
ンディアンを変換することができる。さらに入出力デバ
イスと入力デバイスで信号／ＣＳ０，／ＣＳ１，ＤＭＡ
ＲＱ，／ＤＭＡＡＣＫ，ＩＲＱをそれぞれ独立に設けて
おり、どちらの装置もマスタとして接続することが可能
となっている。

【００５８】（８）拡張バスインタフェース拡張バス１８はチップ６、及び拡張バスインタフェース
に準拠する入出力デバイスを接続する。入出力インタフ
ェース１５は、内部バス１０と拡張バス１８との間のＤ
ＭＡ転送のためにリードライトバッファ２３を設け、高
速のデータ転送を実現する。内部バス１０と拡張バス１
８との間は２ワード（３２ビット）単位でデータ転送を
行い、データ転送効率を高めている。ただしＣＰＵ２か
らのアクセスについては１ワード単位のアクセスを行
う。また４チャネルのＤＭＡＣ２８を設け、各チャネル
についてＤＭＡ制御レジスタのほかに上記のアドレス空
間上にマッピングされた拡張バスのためのデータ転送専
用レジスタを有する。また拡張バス１８に接続される入
出力デバイスごとに上記のアドレス空間上にマッピング
された専用の入出力制御レジスタを有する。

【００５９】図１６はブロック転送とデータ圧縮処理を
説明するブロック図、図１７はそのタイミング図であ
る。データ圧縮を行うチップ６は、内部の準備が整うと
データ入力要求を行い／ＤＲＱＲ信号をＬＯＷレベルに
アサートする。本ブリッジチップのＤＭＡＣはこのデー
タ入力要求信号を受け、データを送出する。あらかじめ
設定しておいたブロックサイズ（例えば２０４８バイ
ト）の転送が完了すると、ブロック転送終了信号ＢＥＮ
ＤＲをアサートしてチップ６にデータ転送の完了を通知
し、データ圧縮処理を開始させる。チップ６はデータ圧
縮処理が終了すると、データ出力要求を行い／ＤＲＱＴ
信号をＬＯＷレベルにアサートする。ブリッジチップ１
はこのデータ出力要求信号を受け、圧縮後のデータを取
り込む。あらかじめ設定しておいたブロックサイズ（例
えば４２４バイト）のデータの取り込みが完了すると、
ＢＥＮＤＴをアサートしてチップ６にデータ転送の完了
を通知する。以降この動作の繰り返しとなる。

【００６０】表３は各チャネル共通のデータ転送専用レ
ジスタを示す。

【００６１】

【表３】

【００６２】図１８は、各データ転送専用レジスタのデ
ータ構成を示す。Ｒ／Ｗの意味は上記の通りである。

【００６３】（ａ）ブロック制御レジスタ（ＢＬＣＴ
Ｌ）入出力インタフェース１５のＤＭＡＣ２８は、共通のＤ
ＭＡＣ機能のほかにチップ６に適するブロック転送機能
など他の入出力インタフェースのＤＭＡＣとは異なる機
能を有している。ブロック制御レジスタは、このブロッ
ク転送機能の制御を行うためのレジスタである。共通の
ＤＭＡＣ機能に付加されたブロック転送機能として、下
記の機能をもつ。

【００６４】ブロックごとに区切ってデータを転送す
る。指定のブロックサイズの転送が終了したらチップ６
に対してブロック転送終了信号（ＢＥＮＤＸ）をアサー
トし、一時転送を中断（区切り）する。

【００６５】転送ブロック数のカウント機能をもつ。

【００６６】CLBC : Clear Block Transfer Counter ＤＭＡ転送では入出力インタフェース１５の回路内部で
チップ６に転送するデータのブロック中のデータ転送数
をカウントしている。このカウンタ値はＣＰＵ２からは
読めない。このビットはデータ転送中断などの際にこの
カウンタ値をクリアするときに使用される。カウンタ値
をクリアするときＣＬＢＣビットに「１をライト」す
る。その後カウンタを再起動させるために「０をライ
ト」する。

【００６７】CLBL : Clear Block Counter ＣＬＢＬビットはチップ６とのブロック転送の数をカウ
ントするブロックカウンタのレジスタ（ＢＬＣＮＴＳ）
をクリアする。カウンタ値をクリアするときＣＬＢＬビ
ットに「１をライト」する。その後カウンタを再起動さ
せるために「０をライト」する。

【００６８】（ｂ）ブロック長指定レジスタ（ＢＬＬＥ
Ｎ）ブロック長指定レジスタは、１６ビットの読み出し／書
き込み可能なレジスタである。１ブロックの転送語数
（ワード）を指定する。転送語数はロングワード（３２
ビット）単位に指定する。このため最下位ビツトは
「０」に固定される。このレジスタの内容はリセット以
外には更新されない。

【００６９】（ｃ）（ｄ）ブロック数カウントステータ
スレジスタ（ＢＬＣＮＴＳＵ，ＢＬＣＮＴＳＬ）ブロック数カウントステータスレジスタは２４ビットの
ステータスレジスタであり、ブロックの転送数をカウン
トする。このレジスタは読み出し専用である。カウンタ
のクリアは、ブロック制御レジスタ（ＢＬＣＴＬ）のＣ
ＬＢＬビットによって制御する。

【００７０】ここでブロック転送について説明する。図
１９は、ブロック転送とＤＭＡ転送の関連を説明する図
である。例えば入力デバイスのオーディオデータの場
合、通常は１セクタに２３５２バイトのＰＣＭデータと
１６バイトのサブコードが格納されている。このうちＰ
ＣＭデータを入力デバイスからブリッジチップに接続さ
れているメモリに転送する場合１セクタ２３５２バイト
の倍数を一つのかたまりとして取り出す。しかしデータ
圧縮は例えば２０４８バイト単位にて行うため、２３５
２バイトとの端数が生じる。このためブロックの途中で
ＤＭＡ転送が終了することになる。この端数は次のセク
タデータにつながっているため、ブロックの途中から次
のかたまりデータの先頭を続けて送る必要がある。

【００７１】図２０は、ＢＬＬＥＮによるブロック転送
の動作を説明する図である。入出力インタフェース１５
内部の転送語数カウンタ６４がクリアされた後、外部か
らブリッジチップ１へのブロック転送信号（／ＤＲＱ
Ｘ）によって起動がかかり、データ転送が開始される。
データ転送されるワード数に応じて転送語数カウンタ６
４がアップされる。ＢＬＬＥＮ６１の値と転送語数カウ
ンタ６４の内容をコンパレータ６３によって比較し、一
致したときブロック転送終了信号（／ＢＥＮＤＸ）生成
論理６６によってＢＥＮＤＸを生成するとともにカウン
タクリア制御６５を起動して転送語数カウンタ６４をク
リアする。転送するブロックの途中でデータ転送をキャ
ンセルする場合などにＣＰＵ２によってＢＬＣＴＬのＣ
ＬＢＣビット６２がセットされると、カウンタクリア制
御６５が起動され、転送語数カウンタ６４をクリアす
る。

【００７２】図２１は、ブロック転送の動作を説明する
タイミング図である。拡張バス１８と入出力インタフェ
ース１５間のデータ転送が進むに従って転送語数カウン
タ６４がアップされる。転送語数カウンタ６４の値がＢ
ＬＬＥＮ６１の値に達した時点ＡでＢＥＮＤＸがハイと
なる。次に転送語数カウンタ６４がクリアされ、次のブ
ロック転送動作が繰り返す。図の／ＨＤＳはブリッジチ
ップ１と拡張バス１８との間のデータストローブ信号を
示す。

【００７３】図２２は、ブロック数カウントの動作を説
明するブロック図である。ブロック転送が完了するごと
にＢＥＮＤＸ信号生成論理６６によりＢＥＮＤＸ信号が
発生して入出力インタフェース１５内部にあるブロック
数カウンタ７３がアップされ、ブロック数カウンタ７３
の値によってＢＬＣＮＴＳ７１が更新される。ＣＰＵ２
はＢＬＣＮＴＳ７１のカウント値を読み出すことができ
る。ＣＰＵ２によってＢＬＣＴＬのＣＬＢＬビット７２
がセットされると、カウンタクリア制御７４が起動さ
れ、ブロック数カウンタ７３をクリアする。これによっ
てＢＬＣＮＴＳ７１がクリアされる。

【００７４】図２３は、ブロック数カウントの動作を説
明するタイミング図である。ＢＬＣＮＴＳ７１が読み出
された後、ブロック数カウンタ７３及びＢＬＣＮＴＳ７
１をクリアすると、第１１番目のブロックの転送が第０
番目のブロックの転送とみなされる。

【００７５】図２４は、ブリッジチップ１とチップ６と
の間のデータ転送に関連する信号を示す図である。デー
タ転送のプロトコルは転送要求信号（／ＤＲＱＸ）と転
送終了信号（／ＢＥＮＤＸ）の２つを使用してデータ転
送を行うものである。チップ６側の信号名の末尾につく
記号Ｒはチップ６が受信機、記号Ｔは送信機となること
を意味する。

【００７６】図２５は、拡張バス１８を介するブロック
転送動作を説明するタイミング図である。ＤＭＡ転送プ
ロトコルは／ＤＲＱＸがロウを条件にしてアサートされ
る。ブロック転送が終了すると、ＢＥＮＤＸがアサート
され、これによって／ＤＲＱＸがネゲートされ、この信
号の伝達によってＢＥＮＤＸがネゲートされるというシ
ーケンスとなる。

【００７７】ブロック転送長は例えばチップ６の変換単
位である２０４８バイトをＢＬＬＥＮに設定する。図２
５の例は、ブロック転送の途中でソフトウェアリセット
（ＳＲ）ビットによってＤＭＡＣを強制終了させてい
る。次にＤＭＡＣを新たに起動させる場合には、必要に
応じブロック制御レジスタのＣＬＢＬによりブロックカ
ウンタを初期化する。図のＥＸＤＴはブリッジチップ１
と拡張バス１８との間のデータ線の信号を示す。

【００７８】図２６は、ブロック転送の中断とその継続
転送動作を説明するタイミング図である。この例はブロ
ック転送の途中でＤＭＡ転送が終了したときに継続して
ブロック転送を行う例を示す。ＤＭＡトランスファカウ
ントレジスタ（ＴＣＲ）に設定した転送語数だけＤＭＡ
転送するとＤＭＡ転送が終了し、ＣＰＵ２に対して割込
みが発生する。そこでＣＰＵ２の割込み処理によって次
に転送するＤＭＡメモリアドレスの設定などを行い、Ｄ
ＭＡＣを再起動させる。この場合には転送語数カウンタ
６４の内容が保存されているので、次のＤＭＡ転送が開
始されると中断されたブロック転送を継続する。この例
ではデータ長ａとｂのカウント合計は２０４８バイトと
なる。

【００７９】図２７は、ブロック転送中断と新規転送動
作を説明するタイミング図である。この例はブロック転
送の途中でＤＭＡ転送が終了したときに新規のブロック
を転送する例を示す。例えば入力デバイス５からＤＲＡ
Ｍ３へ読み出したＰＣＭデータのサイズがチップ６の変
換に必要なデータ長に満たない場合や無効とするデータ
がある場合には中断したブロック転送を無効化すること
ができる。また曲の切れ目でＤＭＡ転送が終了し新たな
曲を転送させる場合には、次のＤＭＡ転送でブロック長
を最初からカウントする必要があり、ＣＰＵ２からブロ
ック長カウンタクリア（ＣＬＢＣ）をセットして転送語
数カウンタ６４をクリアした後、ＣＬＢＣをリセットす
る。以上の動作によって転送を中断したブロックを無効
化し、ＢＬＬＥＮに設定されたブロック長のブロック転
送を新たに開始することができる。

【００８０】図２８は、拡張バスのアービトレーション
を示すタイミング図である。アービタ１７は、チップ６
及び外部デバイス７が拡張バス１８にアクセスすると
き、データ転送中のＤＭＡチャネルの転送要求信号（／
ＤＲＱＸ）のネゲート時にバスマスタ切り替え（バスア
ービトレーション）を行う。例えばＤＭＡＣチャネル３
のブロック転送が終了してＢＥＮＤ３が立ち上がるとそ
の信号はアービタ１７に伝達され、アービタ１７は／Ｄ
ＲＱ１をアサートしていたＤＭＡＣチャネル１に許可信
号を送るので、ＤＭＡＣチャネル１の要求によるＤＭＡ
転送が開始される。図２８の例はＤＭＡＣチャネル３の
要求によるＤＭＡ転送の後に次の順番のＤＭＡＣチャネ
ル１の要求によるＤＭＡ転送に切り替える様子を示す。
アービタ１７はプライオリティ制御によりチャネル３、
２、１、０の順にＤＭＡ転送を許可する。／ＣＳ０はチ
ップセレクト信号であり、チップ６を選択して許可され
たチャネルのＤＭＡ転送が行われる状態を示す。

【００８１】（９）バスアービタブリッジチツプ１のローカルメモリであるＤＲＡＭ３に
はＣＰＵ２及びＤＭＡＣ２６〜２８からのアクセス要求
が発生する。アービタ１７はＤＲＡＭ３にアクセスする
ためのバスアクセス権を制御する。アービタ１７は、Ｄ
ＲＡＭ３のバースト転送単位でバスマスタの切替を行
う。アービタ１７の優先制御は、ＣＰＵ２からのアクセ
スを最優先させるラウンドロビン制御である。すなわち
ＣＰＵ２以外のアクセス要求に対してはあらかじめ決め
られた順番で順次バスマスタにバスアクセス権を渡して
いく。ＣＰＵ２からＤＲＡＭ３へのアクセス要求が発生
したとき、他のバスマスタが内部バス１０を占有してい
るときにはそのバースト転送が終了したときにＣＰＵ２
のバスサイクルを挿入する。この動作によりＣＰＵ２か
らのアクセスのウェイトサイクルの挿入を最小限とす
る。

【００８２】なおブリッジチツプ１内部のバスは、ＣＰ
Ｕ２からの各入出力インタフェースの制御レジスタへの
アクセスバス（周辺バス２０）とＤＲＡＭ３に対するデ
ータ転送バス（内部バス１０）とから成り、２重化され
ているので、入出力インタフェース１３〜１５がＤＲＡ
Ｍ３にアクセス中にＣＰＵ２が任意の入出力インタフェ
ース１３〜１５の制御レジスタにアクセスできる。

【００８３】図２９は、ＩバスとＰバスで接続された複
数のＤＭＡＣとＤＭＡアービタの構成を示す図である。
各々のＤＭＡＣからはＤＭＡアービタへＩバスのバス権
を要求するＲＥＱ信号、リードライトを区別するための
Ｒ／Ｗ信号が出力される。ＤＭＡアービタがＤＭＡＣへ
Ｉバスのバス権を与える場合はＡＣＫ信号を用いる。

【００８４】図３０は、バス権の調停を行う場合のタイ
ミングチャートを示す図である。タイミングチャートに
はＰバス、ＤＭＡＣ制御信号、Ｉバスが示されている。
まず最初はＰバスを経由してＤＭＡＣ＃ｉへＤＭＡの転
送設定が行われる。これは外部ＣＰＵがＤＭＡの開始ア
ドレスや転送データ長を指定するものである。次にＤＭ
ＡＣ＃ｉはＣＰＵに指定されたアドレスのデータを外部
デバイスからＲ／Ｗバッファに読み込んでデータ転送の
準備をする。準備が完了したらＲＥＱ信号でＤＭＡアー
ビタにＩバスのバス権を要求する。ＡＣＫ信号によって
Ｉバスの使用が許可されたら、ＤＭＡＣ＃ｉは直ちにＩ
バスにアドレスとデータを出力し、データ転送を行う。

【００８５】ＤＭＡＣ＃ｉがデータ転送を行っている間
にＤＭＡＣ＃ｊには次のデータ転送のための設定がＰバ
スを介して行われている。データ転送の準備が終ったＤ
ＭＡＣ＃ｊは先ほどと同様にＲＥＱ信号でバス権を要求
し、ＡＣＫ信号によって許可されてデータのリードを実
行している。複数のＤＭＡＣが同時にバス権を要求した
場合には、あらかじめ決められた順番に従う。このよう
にＩバスによるデータ転送とＰバスによるＤＭＡの設定
を独立に行い、複数のＤＭＡＣを順次切り替えて用いる
ことが可能となった。その結果、アービトレーションフ
ェーズが不要となり、Ｉバスの使用効率を１００％まで
高めることが可能となった。

【００８６】（１０）まとめ図３１は、音楽データの圧縮と蓄積を例にとり時間軸に
沿ったデータの流れを示す図である。入力デバイス５は
膨大な量のデータを格納しており、しかもその読み込み
速度はＤＲＡＭ３の読み書き速度に比べて遅いので、入
力デバイス５のデータを一度にＤＲＡＭ３へ転送するこ
とはせずに、入力デバイス５のデータをバースト転送分
ずつ区切って入力ＩＦバッファ３７へ転送し、また入力
ＩＦバッファ３７上の入力デバイスデータをバースト転
送分ずつ区切って入力ＩＦバッファ３７からチップ６へ
データ転送する。またブリッジチップ１は、チップ６で
圧縮されたデータをバースト転送分ずつ区切って入出力
ＩＦバッファ３８にデータ転送する。入出力ＩＦバッフ
ァ３８に６５５３８バイトの圧縮データがたまつたと
き、バースト転送分ずつ区切って入出力ＩＦバッファ３
８から入出力デバイス４にデータ転送する。このように
入出力インタフェース１３〜１５とＤＲＡＭ３間のデー
タ転送は短時間で転送要求元が切り替わる。

【００８７】入出力インタフェース１３〜１５は、各々
少なくともバースト転送分のリードライトバッファ２１
〜２３と、独立したＤＭＡＣ２６〜２８とを備えている
ので、各入出力インタフェース１３〜１５のバースト転
送ごとにＤＭＡＣを切り替えても切り替えのための空き
のバスサイクルは発生せず、高速のデータ転送を達成で
きる。またデータ圧縮／伸張専用のチップ６又は圧縮／
伸張部３５がデータ圧縮を行うので、データ圧縮処理に
ＣＰＵ２が介入することはなく高速のデータ転送が可能
である。またＤＲＡＭ３とチップ６との間のデータ転送
の際にＣＤのサブコードのように転送に不要な部分やヘ
ッダ領域のように空き領域を形成する部分をスキップし
てデータ転送できる。ブリッジチップ１がこのような一
部領域のスキップ動作を自動的に行うので、各スキップ
単位ごとにＣＰＵ２が介入する必要はなく、入出力イン
タフェース１３〜１５とＤＲＡＭ３間の高速データ転送
を妨げない。さらにＣＰＵ２はサブコードの解析やヘッ
ダの格納処理に際してＤＲＡＭ３上のサブコードやヘッ
ダ部分をＣＰＵ２のメインメモリ（図示せず）に取り込
むことなく、ブリッジチップ１を介して直接ＤＲＡＭ３
にアクセスすればよいので、入出力インタフェース１３
〜１５とＤＲＡＭ３間の高速データ転送に寄与できる。
またＣＰＵ２が各入出力インタフェース１３〜１５のＤ
ＭＡＣ制御レジスタや入出力制御レジスタにアクセスす
るとき、内部バス１０とは独立した周辺バス２０を介し
てこれらのレジスタにアクセスするので、内部バス１０
を介する入出力インタフェース１３〜１５とＤＲＡＭ３
間の高速データ転送を妨げない。

【００８８】上記の高速ＤＭＡ転送へのＣＰＵ２の介入
を少なくするためには、ＣＰＵ２がＤＭＡＣ制御レジス
タに設定する転送語数をできるだけ大きくすればよい
が、一方チップ６のような拡張バス１８に接続される入
出力デバイスの処理単位が２０４８／４２４バイトのよ
うに比較的少量のデバイス固有のサイズをもつデータで
ありデバイス固有の制御を必要とするため、ＤＭＡ転送
制御をベースとしてＣＰＵ２がこのようなサイズのデー
タをブロックとして取扱えるように、拡張バスブロック
についてＣＰＵ２が目的に応じたブロックサイズを設定
し、ブリッジチップ１がこのブロックサイズに従ってブ
ロック転送を制御する。

【００８９】

【発明の効果】以上述べたように本発明の半導体装置に
よれば、各入出力インタフェースがそれぞれ独立したＤ
ＭＡＣを備え、メモリ上の一部領域をスキップしてデー
タ転送する機能を有するなどによってメモリと入出力デ
バイス間の効率よいデータ転送を行える半導体装置を提
供できる。

【図面の簡単な説明】

【図１】実施形態のブリッジチップ１の内部構成及び接
続されるデバイスを示す図である。

【図２】実施形態のブリッジチップ１の内部構成を示す
図である。

【図３】実施形態のブリッジチップ１の内部構成であ
り、ＤＲＡＭ３をブリッジチップ１上に配置する構成を
示す図である。

【図４】実施形態のブリッジチップ１の内部構成であ
り、ＣＰＵ２をブリッジチップ１上に配置する構成を示
す図である。

【図５】実施形態のブリッジチップ１の内部構成であ
り、ＣＰＵ２及びＤＲＡＭ３をブリッジチップ１上に配
置する構成を示す図である。

【図６】実施形態のブリッジチップ１の内部構成であ
り、ＣＰＵ２、ＤＲＡＭ３及び圧縮／伸張部３５をブリ
ッジチップ１上に配置する構成を示す図である。

【図７】実施形態の入力デバイス５から入出力デバイス
４までのデータの流れ及び処理の概要を示す図である。

【図８】実施形態のＣＰＵ２からみたブリッジチップ１
のアドレスマップを示す図である。

【図９】実施形態のブリッジチップＩ／Ｏ領域４３のレ
ジスタマップを示す図である。

【図１０】実施形態のＣＰＵインタフェースによる２つ
のアクセス方法を説明する図である。

【図１１Ａ】実施形態の各ＤＭＡ制御レジスタのデータ
構成を示す図である。

【図１１Ｂ】実施形態の各ＤＭＡ制御レジスタのデータ
構成（続き）を示す図である。

【図１２】実施形態のオフセット機能を説明する図であ
る。

【図１３】実施形態のスキップ機能を説明するブロック
図である。

【図１４】ＤＭＡＣによるデータ転送の例を示す図であ
る。

【図１５】実施形態のブリッジチップ１とＡＴＡ機器と
の接続仕様を示す図である。

【図１６】実施形態のブロック転送とデータ圧縮動作を
説明するブロック図である。

【図１７】実施形態のブロック転送とデータ圧縮動作を
説明するタイミング図である。

【図１８】実施形態の拡張バスに関するデータ転送用レ
ジスタのデータ構成を示す図である。

【図１９】実施形態のブロック転送とＤＭＡ転送の関連
を説明する図である。

【図２０】実施形態のＢＬＬＥＮによるブロック転送動
作を説明する図である。

【図２１】実施形態のブロック転送動作を説明するタイ
ミング図である。

【図２２】実施形態のブロック数カウント動作を説明す
るブロック図である。

【図２３】実施形態のブロック数カウント動作を説明す
るタイミング図である。

【図２４】実施形態のブリッジチップ１とチップ６間の
データ転送に関連する信号を示す図である。

【図２５】実施形態の拡張バス１８を介するブロック転
送動作を説明するタイミング図である。

【図２６】実施形態のブロック転送の中断とその継続転
送動作を説明するタイミング図である。

【図２７】実施形態のブロック転送中断と新規転送動作
を説明するタイミング図である。

【図２８】実施形態の拡張バス１８のアービトレーショ
ンを説明するタイミング図である。

【図２９】バスアービトレーションの概念を示す図であ
る。

【図３０】バスアクセス権の切替の例を示すタイミング
図である。

【図３１】時系列に沿ったデータ転送の切替の例を示す
図である。

【符号の説明】

１：ブリッジチップ、２：ＣＰＵ、３：ＤＲＡＭ、４：
入出力デバイス、５：入力デバイス、６：チップ、７：
外部デバイス、１０：内部バス、１３：入力インタフェ
ース、１４〜１５：入出力インタフェース、１７：アー
ビタ、１８：拡張バス、２０：周辺バス、２１〜２３：
リードライトバッファ、２６〜２８：ＤＭＡＣ、４２：
バッファ領域、４３：ブリッジチップＩ／Ｏ領域

───────────────────────────────────────────────────── フロントページの続き (72)発明者佐藤潤東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者宮本崇東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者大村賢一郎東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者浜崎博幸東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者武田博東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体グループ内 (72)発明者高野誠東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者望月勇東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者星恭彦東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者平出和弘東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内 (72)発明者村島竜一東京都小平市上水本町５丁目22番１号株式会社日立超エル・エス・アイ・システムズ内Ｆターム(参考） 5B014 EB03 GC01 GC05 GC07 GC21 5B060 CD13 GA18 KA03 5B061 BA01 BA03 BB01 BC03 DD01 DD09 DD11 RR02 RR03

Claims

【特許請求の範囲】

【請求項１】外部に設けられるＣＰＵ、メモリ及び複数
の入出力デバイスと接続され前記メモリと前記入出力デ
バイス間に実行されるデータ転送を制御する半導体装置
であって、前記入出力デバイスのうちの少なくとも１つ
の入出力デバイスに対応するＤＭＡＣチャネルを有し、
前記ＣＰＵ及び前記ＤＭＡＣチャネルの各々からの前記
メモリとの間のデータ転送の要求に応じてデータ転送を
許可するバスマスタを決定するバスアービタを有するこ
とを特徴とする半導体装置。
【請求項２】前記ＤＭＡＣは、前記メモリとの間のデー
タ転送の際に前記メモリ上の一部領域をスキップしてデ
ータ転送するよう制御する手段を有することを特徴とす
る請求項１記載の半導体装置。
【請求項３】前記制御する手段としてＤＭＡ開始アドレ
ス、転送語数、スキップ語数を指定するためのレジスタ
を有することを特徴とする請求項２記載の半導体装置。
【請求項４】前記制御する手段としてスキップ語数分を
スキップしてアドレス生成できるカウンタを有すること
を特徴とする請求項３記載の半導体装置。
【請求項５】外部に設けられるＣＰＵ、メモリ及び複数
の入出力デバイスと接続される半導体装置であって、前
記半導体装置は、前記入出力デバイスを接続する複数の
入出力インタフェースと、前記ＣＰＵを接続するＣＰＵ
インタフェースと、前記メモリを接続するメモリインタ
フェースと、前記ＣＰＵインタフェース及び前記入出力
インタフェースの各々と前記メモリインタフェースとを
接続する内部バスとを有し、前記入出力インタフェース
は各々バッファとＤＭＡＣとを有し、前記ＣＰＵインタ
フェース及び前記ＤＭＡＣの各々からの前記メモリとの
間のデータ転送の要求に応じてデータ転送を許可しバス
マスタを決定するバスアービタを有することを特徴とす
る半導体装置。
【請求項６】前記ＤＭＡＣは、前記メモリとの間のデー
タ転送の際に前記メモリ上の一部領域をスキップしてデ
ータ転送するよう制御する手段を有することを特徴とす
る請求項５記載の半導体装置。
【請求項７】前記制御する手段としてＤＭＡ開始アドレ
ス、転送語数、スキップ語数を指定するためのレジスタ
を有することを特徴とする請求項６記載の半導体装置。
【請求項８】前記制御する手段としてスキップ語数分を
スキップしてアドレス生成できるカウンタを有すること
を特徴とする請求項７記載の半導体装置。
【請求項９】前記ＤＭＡＣは外部入出力デバイスのデー
タフォーマットにあわせ、転送するデータをブロツクと
して扱うことを特徴とする請求項２または請求項６記載
の半導体装置。
【請求項１０】前記ＤＭＡＣにおいてブロツクとして使
うため、ブロツク転送数をカウントするレジスタと、ブ
ロツクサイズを保持するレジスタとを有することを特徴
とする請求項９記載の半導体装置。
【請求項１１】前記メモリは、前記ＣＰＵのアドレス空
間の一部領域としてアドレスがマッピングされる記憶領
域を有することを特徴とする請求項１または請求項５記
載の半導体装置。
【請求項１２】外部に設けられる前記メモリの代わりに
前記メモリを内部に組み込んだことを特徴とする請求項
１または請求項５記載の半導体装置。
【請求項１３】外部に設けられる前記ＣＰＵの代わりに
前記ＣＰＵを内部に組み込んだことを特徴とする請求項
１または請求項５記載の半導体装置。
【請求項１４】前記内部バスとは独立して前記ＣＰＵイ
ンタフェースから前記入出力インタフェースの各々にア
クセス可能な第２のバスを設けたことを特徴とする請求
項５記載の半導体装置。
【請求項１５】外部に設けられるＣＰＵ、メモリ及び複
数の入出力デバイスと接続される半導体装置であって、
前記半導体装置は、第１の入出力デバイスと接続される
第１の入出力インタフェースと、第２の入出力デバイス
と接続される第２の入出力インタフェースと、第３の入
出力デバイスと接続される第３の入出力インタフェース
と、前記ＣＰＵを接続するＣＰＵインタフェースと、前
記メモリを接続するメモリインタフェースと、前記ＣＰ
Ｕインタフェース及び入出力インタフェースの各々と前
記メモリインタフェースとを接続する内部バスとを有
し、前記入出力インタフェースは各々リードライトバッ
ファとＤＭＡＣとを有し、前記ＣＰＵインタフェース及
び前記ＤＭＡＣの各々からの前記メモリとの間のデータ
転送の要求に応じてデータ転送を許可するバスマスタを
決定するバスアービタを有し、第１の入出力インタフェ
ースから前記メモリを介して第２の入出力インタフェー
スへのデータ転送及び第２の入出力インタフェースから
前記メモリを介してデータ圧縮されたデータを第３の入
出力インタフェースへ転送するデータ転送を実行可能に
構成したことを特徴とする半導体装置。
【請求項１６】前記第２の入出力インタフェースは、前
記メモリとの間のデータ転送の際に前記メモリ上の一部
領域をスキップしてデータ転送するよう制御する手段を
有することを特徴とする請求項１５記載の半導体装置。
【請求項１７】データ圧縮又はデータ伸張を行う手段を
内部に組み込んだことを特徴とする請求項１５記載の半
導体装置。
【請求項１８】前記第２の入出力インタフェースは、外
部のバスに接続され、前記ＣＰＵによって第２の入出力
インタフェースに設定されたブロックサイズのデータブ
ロックを前記内部バスと前記外部のバスとの間に転送す
る手段を有することを特徴とする請求項１５記載の半導
体装置。
【請求項１９】前記メモリはＤＲＡＭであることを特徴
とする請求項１、請求項５または請求項１５記載の半導
体装置。
【請求項２０】前記入出力インタフェースに接続される
複数の外部接続デバイスのエンディアンがそれぞれ異な
る場合にはエンディアンが異なるデバイスのデータバス
の上位側と下位側を入れ替えて入出力インタフェースに
接続することを特徴とする請求項１５記載の半導体装
置。
【請求項２１】前記バスアービタは、バスマスタを選択
する場合にあらかじめ決められた優先順位に従ってバス
マスタを決定することを特徴とする請求項１５記載の半
導体装置。
【請求項２２】前記優先順位は内容の異なる優先順位が
複数存在し、用途に応じて優先順位を選択することを特
徴とする請求項１５記載の半導体装置。
【請求項２３】ＣＰＵ、メモリ、複数の入出力デバイス
及び前記ＣＰＵ、メモリと前記入出力デバイスとの間に
介在する半導体装置を有する回路システムであって、前
記半導体装置は、前記入出力デバイスを接続する複数の
入出力インタフェースと、前記ＣＰＵを接続するＣＰＵ
インタフェースと、前記メモリを接続するメモリインタ
フェースと、前記ＣＰＵインタフェース及び前記入出力
インタフェースの各々と前記メモリインタフェースとを
接続する内部バスとを有し、前記入出力インタフェース
は各々リードライトバッファとＤＭＡＣとを有し、前記
ＣＰＵインタフェース及び前記ＤＭＡＣの各々からの前
記メモリとの間のデータ転送の要求に応じてデータ転送
を許可するバスマスタを決定するバスアービタを有する
ことを特徴とする回路システム。