JP2581715B2

JP2581715B2 - ダイレクトメモリアクセスコントローラ

Info

Publication number: JP2581715B2
Application number: JP62307931A
Authority: JP
Inventors: 貴彦中尾
Original assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Current assignee: Fujitsu Ltd; Fujitsu Electronics Inc
Priority date: 1987-12-04
Filing date: 1987-12-04
Publication date: 1997-02-12
Anticipated expiration: 2012-02-12
Also published as: JPH01147764A

Description

【発明の詳細な説明】［概要］本発明はダイレクトメモリアクセスコントローラ（以
下DMAC）、特にシステム側とローカル側のデータをそれ
ぞれ独立にアクセスすることのできるデュアルポートRA
Mを備えるダイレクトメモリアクセスコントローラに関
し、デュアルポートRAMを用いてシステム側のデータ転送
とローカル側のデータ転送とを独立に行なわせてデータ
転送の効率化を図ることを目的とし、システム側のデータとローカル側のデータを独立に書
込み・読出しすることのできるデュアルポートRAMと、
前記デュアルポートRAMのシステム側のデータの書込み
・読出しを制御するデータ転送制御手段と、前記デュア
ルポートRAMのローカル側のデータの書込み・読出しを
制御するデータ転送制御手段と、システムバスの獲得の
調停を行なう手段と、ローカルデバイス間のローカルバ
スの獲得の調停を行なう手段と、前記デュアルポートRA
Mに対するシステム側のデータ転送量とローカル側のデ
ータ転送量とを調停する手段とを含み構成する。

［産業上の利用分野］本発明はDMACに関し、特に複数のデータを独立にアク
セスすることの可能なデュアルポートRAMを備えるDMAC
の構成に関するものである。

［従来の技術］ DMACは２以上のメモリ（システム側のRAMやローカル
側の記憶装置）間のデータを直接、すなわち中央処理装
置（以下CPUという。）を介さずに転送することができ
る。

ところで、各メモリのデータアクセスの速度は異なる
ので、これを調整するため、DMACはFIFO（ファーストイ
ンファーストアウト）メモリ等の速度緩衝用メモリ（以
下バッファメモリという。）を内蔵している。

第６図はFIFOメモリ４を備えるDMAC5を用いた一般的
なシステム構成図であり、１はCPU、２と３はRAM、４は
16ビットのシステムバスでMAX6Mバイト/secのデータ転
送が可能である。また５はFIFOメモリ６を備えるDMAC、
７はデータ転送速度が62.5Kバイト/secのフロッピディ
スクコントローラ（FDC）、８はデータ転送速度が1.25M
バイト/secのハードディスクコントローラ（HDC）、９
は８ビットのローカルバスである。

［発明が解決しようとする問題点］しかし、従来のDMAC5によれば、データアクセス手段
が１つしかないFIFOメモリ６を用いているため、データ
転送に次のような制限があり、効率の良いデータ転送が
できないという問題がある。

（１）第７図（ａ），（ｂ）に示すように、データ転送
はシステム側→ローカル側（又はローカル側→システム
側）のように一方向に限定され、同時に逆方向にデータ
転送を行なうことができない。

（２）また第７図（ｃ）に示すように、RAM2からDMAC5
へのデータ転送（システム側でのデータ転送）が終了し
ても、DMAC5からFDC7へのデータ転送（ローカル側での
データ転送）が終了しなければ、他のメモリデバイス、
例えばHDC8はデータ転送を行なうことができない。

同様に、第７図（ｄ）に示すように、FDC7からDMAC5
へのデータ転送（ローカル側でのデータ転送）が終了し
なければ、他のメモリデバイスはデータ転送を行なうこ
とができない。

本発明はかかる従来の問題に鑑みて創作されたもので
あり、各データの転送速度の相違に対応してデータ転送
を調停してデータ転送の効率化を図るDMACの提供を目的
とする。

［問題点を解決するための手段］上記問題点は、システム側のデータとローカル側のデ
ータを独立に書込み・読出しすることのできるデュアル
ポートRAMと、前記デュアルポートRAMのシステム側のデ
ータの書込み・読出しを制御するデータ転送制御手段
と、前記デュアルポートRAMのローカル側のデータの書
込み・読出しを制御するデータ転送制御手段と、システ
ムバスの獲得の調停を行なう手段と、ローカルデバイス
間のローカルバスの獲得の調停を行なう手段と、前記デ
ュアルポートRAMに対するシステム側のデータ転送量と
ローカル側のデータ転送量とを調停する手段とを少なく
とも有することを特徴とするダイレクトメモリアクセス
コントローラ（DMAC）とを有することによって解決され
る。

デュアルポートRAM16は、本発明の実施例図、第１図
に示すように、複数のデータ転送を同時に行なうことが
できるようにデータ転送要因毎に領域が設定される（第
２図）。

これにより、第３図（ａ）に示すように、FDC13がFDC
13用のメモリ領域17にデータを書込んでいるときに、同
時にシステム側がHDC14用のメモリ領域18にデータを書
込むことが可能である。

次に第３図（ｂ）に示すような動作となる。すなわ
ち、システム側はFDC13のデータをRAM11に転送しHDC14
は領域18からデータを同時に読出すことが可能となる。

このようにデュアルポートRAM16はシステム側からも
ローカル側からも独立にアクセスすることができるが、
このアクセス制御する手段が、第１図に示すシステム側
DMA制御部20とローカル側DMA制御部24である。

またシステムバスの獲得の調停を行なう手段がシステ
ム側DMA調停部22でありローカルデバイス間のローカル
バス獲得の調停を行なう手段がローカル側DMA調停部26
であり、前記デュアルポートRAM16に対するシステム側
のデータ転送量とローカル側のデータ転送量とを調停す
る手段がDMA調停部28である。

［作用］このように、システム側DMA制御部20およびローカル
側DMA制御部24により、デュアルポートRAM16に対し独立
にアクセスすることができるので、従来のFIFOメモリに
比べてデータ転送効率を上げることができる。

例えばシステム側がFIFOメモリに256バイト単位のデ
ータ転送を行なっても、これらのデータがFIFOメモリか
ら所定のローカル側のメモリデバイス（例えばFDC）に
転送を終えるまで、他のローカル側のメモリデバイス
（例えばFDC）はFIFOメモリに対しデータ転送を行なう
ことができない。

これに対し、本発明によればローカル側のメモリデバ
イスは互いのデータ転送の空き時間に、各々のデータを
デュアルポートRAM16の所定のメモリ領域（17,18等）に
書込むことが可能であり、書込まれた256バイトのデー
タを高速でシステム側にデータを転送することができ
る。

同様に、システム側からデュアルポートRAM16の所定
のメモリ領域に、ローカル側と独立に高速でデータ転送
することが可能であり、転送されたデータはローカル側
のメモリデバイスによって互いのデータ転送の空き時間
に取出すことが可能である。

第２図は従来例（第２図（ａ））と本発明（第２図
（ｂ））とのデータ転送効率の比較図である。

なお、データ転送条件は次のように設定している。

ローカル側のメモリデバイスであるFDCおよびHDCか
らシステム側のメモリデバイスにそれぞれ1Kバイト、10
Kバイトのデータを転送すること。

システム側は１回の転送で連続256バイトのデータ
を高速で転送できること。（256バイト/20μｓ）ローカル側のFDCのデータ転送は16μｓ毎に１バイ
トのデータを転送。

ローカル側のHDCのデータ転送は１μｓ毎に１バイ
トのデータを転送。

以上の条件下で、ローカル側のFDCおよびHDCの各々か
らデータをシステム側のメモリデバイスに転送する時間
を従来例と本発明で比較すると、（但し、単純比較とす
る為、FDDおよびHDDのセクタ間のギャップを計算に入れ
ていない。）従来例では、 1024×16μｓ＋10240×１μｓ＝26624μｓ≒27ms となり、本発明では、 1024×16μｓ＝16384μｓ≒17ms となるので、より高速のデータ転送ができる。

第３図は本発明のDMACによるデータ転送の説明図であ
る。

本発明によれば、デュアルポートRAM31を用いている
ので、同図（ａ）のように、システム側RAM32とローカ
ル側のFDC33から、同時に、かつ独立にデュアルポートR
AM31に対してデータを転送することができる。

また、同図（ｂ）のように、デュアルポートRAM31か
らシステム側RAM32とローカル側のHDC34に対して、同時
に、かつ独立にデータを転送することができる。

更に、同図（ｃ）のように、FDC33からデュアルポー
トRAM30にデータを転送しながら、空き時間を利用してH
DC34からもデータを転送することができるとともに、デ
ュアルポートRAM31からシステム側のRAM32にデータを同
時に、かつ独立に転送できる。

同様に、同図（ｄ）のように、デュアルポートRAM30
からFDC33に転送しながら、空き時間を利用してHDC34に
転送することができるとともに、システム側のRAM32か
らデュアルポートRAM30にデータを同時に、かつ独立に
転送できる。

［実施例］次に図を参照しながら本発明の実施例について説明す
る。第１図は本発明の実施例に係るDMACの構成を示す図
である。

図において、11はシステム側のRAMである。12は32ビ
ットのシステムバスであり、そのデータアクセス速度は
max30Mビット/sec程度である。それはRAM11とDMAC15
（破線で囲む部分）内のデュアルポートRAM16の一方の
ポートとを接続している。13はローカル側のフロッピデ
ィスクコントローラ（FDC）、14は同じくローカル側の
ハードディスクコントローラ（HDC）である。19は８ビ
ットのデータバスであり、FDC13およびHDC14とデュアル
ポートRAM16の他方のポートとを接続している。

20はアドレスバス21を介してアドレスデータをデュア
ルポートRAM16に出力し、システム側のデータ転送をア
クセス制御するシステム側DMA制御部である。

22はシステム側アドレスカウンタレジスタ23を備える
システム側DMA調停部であり、CPUにより設定されたレジ
スタ23の内容に従ってシステム側DMA制御部20がデュア
ルポートRAM16の所定のメモリ領域にアクセスするよう
に調停する。すなわち、アドレスカウンタレジスタ23の
内容によりアクセスするメモリ領域が定められる。例え
ばFDC13に転送すべきデータであればFDC用領域17が設け
られ、この中に一時的に格納されることになる。

24はアドレスバス25を介してアドレスデータをデュア
ルポートRAMに出力し、ローカル側のデータ転送をアク
セス制御するローカル側DMA制御部である。

26はローカル側DMA調停部であり、CPUにより設定され
たレジスタ27の内容に従ってローカルDMA制御部24がデ
ュアルポートRAM16の所定のメモリ領域にアクセスする
ように調停する。すなわち、アドレスカウンタレジスタ
27の内容により、アクセスするメモリ領域が定められ
る。例えばHDC13からRAM16にデータ転送するときには該
データはHDC領域18に一時的に格納される。

28はDMA全体の動作を調停するDMA調停部であり、調停
カウンタ29を備えている。すなわち、デュアルポートRA
M16のメモリ容量を越えるデータが転送される可能性が
あるので、調停カウンタ29のカウント内容を監視しなが
ら、システム側DMA調停部22とローカル側DMA調停部26を
介して全体の制御を行なう。

次に第１図の実施例に係るDMACの動作を、第２図に示
すタイミングチャートを参照しながら説明する。

なお、データ転送は次の条件下で行なわれるものであ
る。

システム側のデータは１回当り連続256バイト転送
され、ローカル側のデータは１バイト転送される。

デュアルポートRAM16のメモリ容量は4kバイトであ
る。

データ転送単位は、システム側で４バイト単位であ
り、ローカル側で１バイト単位である。

FDCのデータ転送は16μｓ毎に１バイトのデータを
転送し、HDCのデータ転送は１μｓ毎に１バイトのデー
タを転送する。

（Ａ）.RAM11（システム側）→FDC13（ローカル側）に
データを転送する場合（１）まず、不図示のCPUはDMAC15内のシステム側およ
びローカル側のアドレスカウンタレジスタ23,27の内容
設定を行なう。

（２）次いでCPUはDMAC15にデータ転送命令を与える。

（３）DMAC15はデータ転送命令を受けてシステムバス12
の占有権を獲得するために、バスリクエスト信号をアサ
ートする。DMAC15がシステムバス獲得許可信号を得てバ
スマスタになることを許可されると、システムバス使用
信号をアサートしてバス12を獲得する。

（４）バス12を獲得後、システム側のアドレスカウンタ
レジスタ23に設定されているアドレスの内容に従ってデ
ュアルポートRAM16内のFDC用領域17にデータを転送す
る。

（５）データは256バイト転送される毎にデータ転送を
停止し、他のバスマスタにシステムバス12を明け渡す。
そして、256バイトのデータ転送毎にDMA調停部28の調停
カウンタ29の値を＋１する。

（６）ローカル側のFDC3にCPUが書込み命令を与えるこ
とにより、FDC13はDMAC15にデータを要求してデータを
取込む。そしてDMAC15からFDC13に256バイトのデータが
転送される毎に調停カウンタ29の値を−１する。

ここで、デュアルポートRAM16のメモリ容量は4kバイ
トしかないので、4kバイト以上のデータが転送されると
オーバーフローが発生する。これはシステム側のデータ
転送速度がローカル側のデータ転送速度に比べ、はるか
に速いからである。そこでオーバーフローを防ぐため、
DMA調停部28の調停カウンタ29の値が16に達するとき
（すなわち転送データの量が256バイト×16＝4kバイト
になったとき）、システム側→ローカル側への転送を行
なわず、調停カウンタ29の値が16未満になると、再びシ
ステム側のデータ転送を開始する。また、調停カウンタ
29の値が０になったときも同様な調停を行なう。

（７）これをDMAC15の不図示のデータ転送レジスタに設
定したデータ数の転送が終了するまで行なう。

なお、FDC13に対するデータ転送とHDC14に対する転送
と同時に行なう交互転送の場合について説明すると、FD
C13のデータ転送速度はHDC14のデータ転送速度に比べて
非常に遅いので、HDC14のデータをFDC13のデータの転送
の空時間を利用して転送する。これはFDC13、HDC14から
データ転送要求を受けて、DMAC15のローカル側DMAC調停
部26がどちらのデータを転送するかを調停する。このよ
うにして、本発明によればFDC13に１バイトのデータを
転送後、次の１バイトのデータを転送する間にHDC14に
数バイト〜数10バイトのデータを転送することが可能で
ある。

なお、デュアルポートRAMのメモリ容量や各メモリデ
バイスの１回の転送数や調停カウンタの数値等はシステ
ムにより変動するものであり、本発明の実施例に限定す
るものではない。

またローカル側のメモリデバイスの数も限定するもの
ではない。

更に、実施例ではシステム側において一定量（256バ
イト）ごとのデータ転送終了後に中断しているが、何回
かを中断せずに転送することも可能であるから、これも
制御方式の一つとして特に限定するものではない。

（Ｂ）.FDC13（ローカル側）→RAM11（システム側）に
データを転送する場合（１）CPUはDMAC15内のアドレスカウンタレジスタ23,27
の内容設定を行なう。

（２）CPUはFDC13に読出し命令を与える。

（３）FDC13はDMAC15に転送することを要求する。DMAC1
5はこれを受付けてFDC13からのデータをデュアルポート
RAM16に転送する。

（４）256バイトのデータがデュアルポートRAM16に格納
されると、DMAC15はシステム側DMA制御部20に、システ
ム側にデータ転送するように指示する。これによりDMAC
15は、前述のA.（３）と同様に、システムバス12を獲得
し、データ転送を開始する。

（５）また、A.で説明したように、DMA調停部28はデュ
アルポートRAM16のオーバフロー又はアンダフローを防
ぎながらデータの転送を行なう。

（６）ローカル側のFDC13およびHDC14から交互にデータ
が転送される場合、ローカル側DMA調停部26によって各
々のデータ転送が調停される。そして、デュアルポート
RAM16に先に256バイト格納された方からシステム側DMA
制御部20にデータ転送を要求する。FDC13およびHDC14の
双方からデータ転送の要求がある場合は、システム側DM
A調停部22で調停する。

第４図は従来例のFIFOメモリを備えるDMACによる転送
方式（同図（ａ）と本発明の実施例のデュアルポートRA
Mを備えるDMACによる転送方式（同図（ｂ））を比較す
る図である。本発明によれば、図のようにデュアルポー
トRAMからロール１（FDC）へのデータ転送中に、同時に
ローカル（HDC）からデュアルポートRAMにデータ転送す
ることが可能である。勿論、同方向に同時に転送するこ
ともできる。

これに対し、従来例によればローカル１（FDC）とロ
ーカル２（HDC）のデータ転送方向は同じでなければな
らないなどデータ転送に制約が大きいので、転送効率が
低い。

第５図は本発明の実施例に係るデュアルポートRAMに
対するアクセス方式を説明する図である。

図において、24はローカルDMA制御部24であり、＊HDD
1EN信号，＊HDD2EN信号，＊FDD1EN信号および＊FDD2EN
信号を選択的に出力する。HDD1はローカルデバイスHDC1
のデータを読出し書込むRAM（０〜７）を指定するため
のデータを格納するレジスタである。なお指定すべきRA
Mの個数は複数であってもよく（例えばRAM1とRAM2）、
それは転送データ量によって決められる。同様にHDD2,
不図示のFDD1,FDD2も各ローカルデバイスHDC2,FDC1,FDC
2のデータを読出し又は書込むRAM（０〜７）を指定する
ためのデータを格納するレジスタである。各レジスタ
（HDD1,HDD2,FDD1,FDD2）に書込むRAM指定の内容は不図
示のMPU（マイクロプロセッサ）によって書込まれる。

35はレジスタ（HDD1,HDD2,FDD1,FDD2）の８ビットの
データと３ビットのローカルアドレス（10〜12ビット
目）とを入力して特定のRAMのCS（チップセレクト）端
子をアクティブにする８本の制御信号（＊RAM0CS〜＊RA
M7CS）を出力するPROMである。

16は８個のバッファRAM（RAM0〜RAM7）を有するデュ
アルポートRAMであり、各バッファRAMには個々にCS端子
が備わっている。また各バッファRAMのメモリ容量を1K
バイトであるとすると、アドレスは10ビット（０〜９ビ
ット）で表現される。

次に本発明の方式の動作について説明する。

いま、HDC1からRAM1とRAM2にデータ転送をする場合に
ついて説明する。MPUはMPUバスを介してHDD1に（011000
00）Ｂ（Ｂは２進数表示を示す。）を書込むことによっ
てRAM1とRAM2とを指定する。次にローカルDMA制御部24
によってローカルバスが獲得された後、該ローカルDMA
制御部24は＊HDD1EN信号を出力して該レジスタ内のデー
タをPROM35に入力する。

また、ローカルアドレスの上位３ビット（10〜12ビッ
ト）がPROM35に、下位10ビット（０〜９ビット）が各バ
ッファRAMに入力する。そして、このローカルアドレス
の上位３ビットとHDD1の８ビットデータにより特定の値
が作成され、指定したバッファRAMのみアクセスするこ
とができるとともに、ローカルアドレスの下位10ビット
の番地に一致するメモリ領域にHDC1のデータを転送する
ことができる。

例えば、ローカルアドレスが（0010）Ｈ（Ｈは16進数
表示を示す。）場合には、２進数表示にすると上位３ビ
ットは（000）Ｂであるから、これとレジスタHDD1のデ
ータとを合成するとPROM35に入力するデータは、（0000
1100000）Ｂ＝（060）Ｈとなる。これによりPROM35は＊
RAM1CSの信号のみをアサートする。なお、ローカルアド
レスが（0000〜03FF）Ｈの範囲ではPROM35は同様に＊RA
M1CSの信号のみをアサートする。そしてローカルアドレ
スの下位10ビットで示す数に従って、HDC1のデータはデ
ータバスを介して順次、RAM1の所定の番地に転送され
る。

次にローカルアドレスが（0400）Ｈに達すると、PROM
35は＊RAM2CSの信号のみをアサートし、それは（07FF）
Ｈまで続く。これによりローカルアドレスの下位10ビッ
ト（２進数表示）はRAM2のアドレスを順次指定してHDC1
から所定の番地にデータ転送する。

同様にして、他のローカルデバイス（HDC2,FDC1,FDC
2）についても、対応するレジスタ（HDD2、FDD1,FDD2）
のデータとローカルアドレスによって特定の値を作成す
ることにより特定のバッファRAMのみを指定して、デー
タ転送を行うことができる。

このようにして、特定のバッファRAMのみを指定して
データ転送することができるので、各ローカルデバイス
とRAMとの間のデータ転送を並列に行うことが可能とな
り、データ転送の効率化が図れる。

なお、レジスタに書込まれたデータによって利用でき
るRAMのバッファ容量が決まるので、データ転送中にオ
ーバーフローが発生しないように、データ転送は制御さ
れ調停される。

また、このデータ転送方式は、ローカル側だけでなく
システム側にも適用される。この場合、システム側にも
ローカル側と同様な回路構成をすればよい。

［発明の効果］以上説明したように、本発明によればデュアルポート
RAMを用いているので、システム側のデータとローカル
側のデータを同時に、かつ独立にアクセスできる。これ
によりデータの転送効率を大幅に向上させることが可能
となる。

【図面の簡単な説明】

第１図は本発明の実施例に係るDMACの構成図、第２図は従来例と本発明のデータ転送効率の比較図、第３図は本発明のDMACによるデータ転送の説明図、第４図は従来例と本発明の転送方式の比較図、第５図は本発明の実施例のデュアルポートRAMのアクセ
ス方式の説明図、第６図は従来例の説明図、第７図は従来例の問題点を説明する図である。（符号の説明） 11……システム側RAM、 12……32ビットのシステムバス、 13……フロッピーディスクコントローラ（FDC）、 14……ハードディスクコントローラ（HDC）、 15……ダイレクトメモリアクセスコントローラ（DMA
C）、 16……デュアルポートRAM、 17……FDC用領域、 18……HDC用領域、 19……８ビットのデータバス、 20……システム側DMA制御部、 21,25……アドレスバス、 22……システム側DMA調停部、 23,27……アドレスカウンタレジスタ、 24……ローカル側DMA制御部、 26……ローカル側DMA調停部、 28……DMA調停部、 29……調停カウンタ。 35……PROM。

Claims

(57)【特許請求の範囲】

【請求項１】システム側のデータとローカル側のデータ
を独立に書込み・読出しすることのできるデュアルポー
トRAMと、前記デュアルポートRAMのシステム側のデータの書込み
・読出しを制御するデータ転送制御手段と、前記デュアルポートRAMのローカル側のデータの書込み
・読出しを制御するデータ転送制御手段と、システムバスの取得の調停を行なう手段と、ローカルデバイス間のローカルバスの取得の調停を行な
う手段と、前記デュアルポートRAMに対するシステム側のデータ転
送量とローカル側のデータ転送量とを調停する手段とを
少なくとも有することを特徴とするダイレクトメモリア
クセスコントローラ。