JP2002132701A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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Classifications
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
- G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address
Landscapes
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- Memory System (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 システムバス（１０）により結合されたリク
エスト側エージェント（１２）と応答側エージェント
（１６）とを含むデータ処理システムにおいて用いるメ
モリ制御装置を提供する。 【解決手段】 メモリ制御装置は、リクエスト側エージ
ェントからの応答側エージェントのメモリ（２０）に対
するアクセス要求を検出するリクエスト検出手段（６
６）と、リクエスト検出手段に応答し、応答側エージェ
ントのメモリへ順次アクセスするためにメモリバスを通
じて複数のメモリアドレス制御信号をアサートする送出
手段（６６）と、メモリに対するアクセスサイクルの完
了を検出するアクセス終了検出手段（６６）とを備え、
送出手段が、ローアドレスストローブ信号およびコラム
アドレスストローブ信号を用いてページモード形式のメ
モリアクセスを実行する。
エスト側エージェント（１２）と応答側エージェント
（１６）とを含むデータ処理システムにおいて用いるメ
モリ制御装置を提供する。 【解決手段】 メモリ制御装置は、リクエスト側エージ
ェントからの応答側エージェントのメモリ（２０）に対
するアクセス要求を検出するリクエスト検出手段（６
６）と、リクエスト検出手段に応答し、応答側エージェ
ントのメモリへ順次アクセスするためにメモリバスを通
じて複数のメモリアドレス制御信号をアサートする送出
手段（６６）と、メモリに対するアクセスサイクルの完
了を検出するアクセス終了検出手段（６６）とを備え、
送出手段が、ローアドレスストローブ信号およびコラム
アドレスストローブ信号を用いてページモード形式のメ
モリアクセスを実行する。
Description
【０００１】
【発明の属する技術分野】本発明は一般にデジタルコン
ピュータに関し、特に、種々のエージェント（agent）
同士を相互に接続するシステムバスと上記エージェント
間でデータブロックの転送を行うためのページモードメ
モリアクセス手段を有するデジタルコンピュータシステ
ムに関する。
ピュータに関し、特に、種々のエージェント（agent）
同士を相互に接続するシステムバスと上記エージェント
間でデータブロックの転送を行うためのページモードメ
モリアクセス手段を有するデジタルコンピュータシステ
ムに関する。
【０００２】
【従来の技術】現代のコンピュータシステムは機能的に
異なるタイプの複数の回路カード又はエージェントが一
つのシステムバスにより互いに接続されるという特徴を
有している場合が多い。かかる回路カードの設計とこれ
らカードを活用するために必要なソフトウエアルーチン
の作成とを容易にするためかかるコンピュータバスは標
準化されているのが普通である。そのようなバスの一つ
はＰ１２９６として知られる３２ビット高性能同期バス
であって、これはマルチバスIIとしても一般に知られて
いる。
異なるタイプの複数の回路カード又はエージェントが一
つのシステムバスにより互いに接続されるという特徴を
有している場合が多い。かかる回路カードの設計とこれ
らカードを活用するために必要なソフトウエアルーチン
の作成とを容易にするためかかるコンピュータバスは標
準化されているのが普通である。そのようなバスの一つ
はＰ１２９６として知られる３２ビット高性能同期バス
であって、これはマルチバスIIとしても一般に知られて
いる。
【０００３】かかるバスは予め定義された複数の信号線
から構成されるのが普通で、それらはメモリアドレスと
データをバスに互いに接続された２つ又はそれ以上の回
路ボード間で転送するために使用される。その他の信号
線はデータのバス上での転送を制御したり事象に割込ん
だりエラー状態用に用いられる。同様にしてエージェン
ト間のデータの流れを同期するためにバスに一つもしく
はそれ以上のクロックが設けられる。かかるバスはそれ
に相互接続された少なくとも一つの回路カードを有し同
カードはその上部にマイクロプロセッサ装置の如きデー
タプロセッサを格納することになろう。他の回路カード
は大容量記憶装置、ＣＲＴ、プリンタの如き外部装置の
インターフェースとして入出力（Ｉ／Ｏ）回路から成
る。バスに相互接続された他のカードは大容量メモリカ
ードでデータを記憶したり検索するために使用されるダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）の如き
複数のリード／ライトメモリから成る。更に、大容量記
憶装置を制御するようにしたカードの如き回路カード
も、大容量記憶装置間を行き来するデータを局部的にバ
ッファに記憶するために比較的大きなＤＲＡＭを備える
と共に、大容量記憶装置を制御するためにローカルマイ
クロプロセッサ装置を備えることができる。
から構成されるのが普通で、それらはメモリアドレスと
データをバスに互いに接続された２つ又はそれ以上の回
路ボード間で転送するために使用される。その他の信号
線はデータのバス上での転送を制御したり事象に割込ん
だりエラー状態用に用いられる。同様にしてエージェン
ト間のデータの流れを同期するためにバスに一つもしく
はそれ以上のクロックが設けられる。かかるバスはそれ
に相互接続された少なくとも一つの回路カードを有し同
カードはその上部にマイクロプロセッサ装置の如きデー
タプロセッサを格納することになろう。他の回路カード
は大容量記憶装置、ＣＲＴ、プリンタの如き外部装置の
インターフェースとして入出力（Ｉ／Ｏ）回路から成
る。バスに相互接続された他のカードは大容量メモリカ
ードでデータを記憶したり検索するために使用されるダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）の如き
複数のリード／ライトメモリから成る。更に、大容量記
憶装置を制御するようにしたカードの如き回路カード
も、大容量記憶装置間を行き来するデータを局部的にバ
ッファに記憶するために比較的大きなＤＲＡＭを備える
と共に、大容量記憶装置を制御するためにローカルマイ
クロプロセッサ装置を備えることができる。
【０００４】
【発明が解決しようとする課題】かかるバス上の回路カ
ード同士の間で比較的大きなデータブロックを転送しあ
うことが必要な場合には一つの問題が生ずる。
ード同士の間で比較的大きなデータブロックを転送しあ
うことが必要な場合には一つの問題が生ずる。
【０００５】バスは、当該バスに相互接続された回路カ
ードの全てに共通な共有資源であると考えられるから、
かかるデータ転送を迅速に行ってバスの帯域幅の縮小を
回避するようにすることが望ましい。
ードの全てに共通な共有資源であると考えられるから、
かかるデータ転送を迅速に行ってバスの帯域幅の縮小を
回避するようにすることが望ましい。
【０００６】バスの帯域幅を大きくするためには要求側
（リクエスト）エージェントと応答側エージェントの両
方に対して先入先出（ＦＩＦＯ）バッファを設ける方法
が従来より知られている。例えば、リクエストエージェ
ントは応答側エージェントに対して、応答側エージェン
トのローカルメモリからデータブロックを読み出してそ
の後にバスを介してリクエストエージェントに伝送して
もらいたい旨を通知する。それに応えて応答して応答側
エージェントは所望のメモリロケーションにアクセスし
その内部に格納されたデータを応答側エージェントのＦ
ＩＦＯ内にロードし、その後データはＦＩＦＯからバス
を介してリクエストエージェントのＦＩＦＯに伝送さ
れ、そこからリクエストエージェントはそのデータを抽
出しローカルメモリ内に記憶する。以上より理解できる
ように、かかるＦＩＦＯバッファを使用することによっ
て該システムは余分のコストと複雑さを加えることにな
る。更に、利用可能なＦＩＦＯバッファの記憶容量は所
望のデータブロックの大きさを転送する上で不十分とな
るおそれがあり、その結果ＦＩＦＯに２倍もしくはそれ
以上のデータを十分ロードできるようにする必要が生ず
る。
（リクエスト）エージェントと応答側エージェントの両
方に対して先入先出（ＦＩＦＯ）バッファを設ける方法
が従来より知られている。例えば、リクエストエージェ
ントは応答側エージェントに対して、応答側エージェン
トのローカルメモリからデータブロックを読み出してそ
の後にバスを介してリクエストエージェントに伝送して
もらいたい旨を通知する。それに応えて応答して応答側
エージェントは所望のメモリロケーションにアクセスし
その内部に格納されたデータを応答側エージェントのＦ
ＩＦＯ内にロードし、その後データはＦＩＦＯからバス
を介してリクエストエージェントのＦＩＦＯに伝送さ
れ、そこからリクエストエージェントはそのデータを抽
出しローカルメモリ内に記憶する。以上より理解できる
ように、かかるＦＩＦＯバッファを使用することによっ
て該システムは余分のコストと複雑さを加えることにな
る。更に、利用可能なＦＩＦＯバッファの記憶容量は所
望のデータブロックの大きさを転送する上で不十分とな
るおそれがあり、その結果ＦＩＦＯに２倍もしくはそれ
以上のデータを十分ロードできるようにする必要が生ず
る。
【０００７】他のシステムの場合、従来よりメモリイン
ターリーブを活用してバスのデータ転送速度を向上させ
る方法が知られている。しかしながら、メモリインター
リーブ法の場合もシステムコストが大きくなるおそれが
ある。同時にメモリインターリーブ法はある一定のタイ
プのデータ転送速度しか向上させることができないとい
う欠点がある。
ターリーブを活用してバスのデータ転送速度を向上させ
る方法が知られている。しかしながら、メモリインター
リーブ法の場合もシステムコストが大きくなるおそれが
ある。同時にメモリインターリーブ法はある一定のタイ
プのデータ転送速度しか向上させることができないとい
う欠点がある。
【０００８】高帯域幅のバスを得る若しくは維持する問
題はまた、もしメモリ装置がＤＲＡＭ装置の場合、メモ
リ装置を周期的にリフレッシュする必要性と関連してい
る。このリフレッシュの必要性のため、リフレッシュを
行うためにブロックデータの転送を中断する必要があ
る。同様に、もしエージェント上にローカルプロセッサ
が設けられておれば、そのローカルプロセッサもメモリ
にアクセスする必要があるため、エージェント同士の間
でのデータの転送と干渉しあうおそれがある。
題はまた、もしメモリ装置がＤＲＡＭ装置の場合、メモ
リ装置を周期的にリフレッシュする必要性と関連してい
る。このリフレッシュの必要性のため、リフレッシュを
行うためにブロックデータの転送を中断する必要があ
る。同様に、もしエージェント上にローカルプロセッサ
が設けられておれば、そのローカルプロセッサもメモリ
にアクセスする必要があるため、エージェント同士の間
でのデータの転送と干渉しあうおそれがある。
【０００９】
【課題を解決するための手段】上記問題点とその他の利
点は一本のシステムバスにより電気的に共に接続された
少なくとも１つの要求する側のエージェント（以下リク
エスト側エージェントと称する）と応答（する側の）エ
ージェントを有するデータ処理システム中に使用される
メモリ制御装置によって、克服ないし実現され、上記リ
クエスト側エージェントは応答側エージェントのメモリ
にアクセスを要求しその内部のデータをシステムバスを
介して記憶及び検索する。メモリ制御装置は、応答側エ
ージェントのメモリに対するアクセスサイクルを開始す
るためのリクエストを検出する手段と、該リクエスト検
出手段に応答して複数のメモリアドレス制御信号を送出
（アサート、assert）して応答側エージェントのメモリ
を順次アクセスする手段と、上記メモリに対するアクセ
スサイクルの完了を検出する手段とから成り、上記制御
信号はロー（行）アドレスに関連する少なくとも一つの
ローアドレスストローブ（信号）と、コラム（列）アド
レスに関連するコラムアドレスストローブ（信号）とか
ら成り、上記完了検出手段がリクエスト側エージェント
により生成されたサイクル終了制御信号の論理状態に応
答するようになっている。
点は一本のシステムバスにより電気的に共に接続された
少なくとも１つの要求する側のエージェント（以下リク
エスト側エージェントと称する）と応答（する側の）エ
ージェントを有するデータ処理システム中に使用される
メモリ制御装置によって、克服ないし実現され、上記リ
クエスト側エージェントは応答側エージェントのメモリ
にアクセスを要求しその内部のデータをシステムバスを
介して記憶及び検索する。メモリ制御装置は、応答側エ
ージェントのメモリに対するアクセスサイクルを開始す
るためのリクエストを検出する手段と、該リクエスト検
出手段に応答して複数のメモリアドレス制御信号を送出
（アサート、assert）して応答側エージェントのメモリ
を順次アクセスする手段と、上記メモリに対するアクセ
スサイクルの完了を検出する手段とから成り、上記制御
信号はロー（行）アドレスに関連する少なくとも一つの
ローアドレスストローブ（信号）と、コラム（列）アド
レスに関連するコラムアドレスストローブ（信号）とか
ら成り、上記完了検出手段がリクエスト側エージェント
により生成されたサイクル終了制御信号の論理状態に応
答するようになっている。
【００１０】本発明による上記メモリアドレス制御信号
送出手段はメモリ内の１ページデータを表わすローアド
レスと共にローアドレスストローブ信号を複数回送出
（アサート）することによってメモリアドレス制御信号
をアサートし、その後、複数のコラムアドレスと共にコ
ラムアドレスストローブ信号をアサートしたり、デアサ
ート（deassert、アサート解除）したりしてページモー
ド形式のメモリアクセスを実行する。
送出手段はメモリ内の１ページデータを表わすローアド
レスと共にローアドレスストローブ信号を複数回送出
（アサート）することによってメモリアドレス制御信号
をアサートし、その後、複数のコラムアドレスと共にコ
ラムアドレスストローブ信号をアサートしたり、デアサ
ート（deassert、アサート解除）したりしてページモー
ド形式のメモリアクセスを実行する。
【００１１】本発明の方法によれば一本のシステムバス
により共に電気的に接続される少なくとも一つのリクエ
スト側エージェントと応答側エージェントを有するデー
タ処理システム内に使用されるメモリ制御方法であっ
て、リクエスト側エージェントが応答側エージェントの
メモリにアクセスを要求してその内部のデータをシステ
ムバスを介して記憶及び検索するようになった方法が開
示される。上記方法は応答側エージェントのメモリに対
するアクセスサイクルを開始するための要求を検出する
段階、複数のメモリアドレス制御信号をアサートして応
答側エージェントのメモリにアクセスする段階、メモリ
に対するアクセスサイクルの完了を検出する段階より成
る。
により共に電気的に接続される少なくとも一つのリクエ
スト側エージェントと応答側エージェントを有するデー
タ処理システム内に使用されるメモリ制御方法であっ
て、リクエスト側エージェントが応答側エージェントの
メモリにアクセスを要求してその内部のデータをシステ
ムバスを介して記憶及び検索するようになった方法が開
示される。上記方法は応答側エージェントのメモリに対
するアクセスサイクルを開始するための要求を検出する
段階、複数のメモリアドレス制御信号をアサートして応
答側エージェントのメモリにアクセスする段階、メモリ
に対するアクセスサイクルの完了を検出する段階より成
る。
【００１２】上記制御信号はローアドレスに関連する少
なくとも一つのローアドレスストローブ（信号）とコラ
ムアドレスに関連するコラムアドレスストローブ（信
号）とから成り、上記完了検出手段はリクエスト側エー
ジェントが発生したサイクル終了制御信号の論理状態に
応答する。上記メモリアドレス制御信号アサート段階
は、メモリ内の１ページのデータを表示するローアドレ
スと共にローアドレスストローブ信号をアサートし、そ
の後、複数のコラムアドレスと共にコラムアドレススト
ローブ信号をアサート及びデアサートしてページモード
形式のメモリアクセスを行うことによって行われる。
なくとも一つのローアドレスストローブ（信号）とコラ
ムアドレスに関連するコラムアドレスストローブ（信
号）とから成り、上記完了検出手段はリクエスト側エー
ジェントが発生したサイクル終了制御信号の論理状態に
応答する。上記メモリアドレス制御信号アサート段階
は、メモリ内の１ページのデータを表示するローアドレ
スと共にローアドレスストローブ信号をアサートし、そ
の後、複数のコラムアドレスと共にコラムアドレススト
ローブ信号をアサート及びデアサートしてページモード
形式のメモリアクセスを行うことによって行われる。
【００１３】
【発明の実施の形態】実施例 本発明の方法と装置は本文中ではマルチバスIIの環境の
文脈で説明するけれども、本発明はバス上に相互接続さ
れた少なくとも２つのエージェント同士の間でデータを
転送しあうバスを有する多くのデジタルコンピュータシ
ステムでも実施可能なことを理解すべきである。
文脈で説明するけれども、本発明はバス上に相互接続さ
れた少なくとも２つのエージェント同士の間でデータを
転送しあうバスを有する多くのデジタルコンピュータシ
ステムでも実施可能なことを理解すべきである。
【００１４】マルチバスIIの動作特性は「高性能３２ビ
ットバス標準Ｐ１２９６（High Performance 32-Bit Bu
s Standard P1296)」と題する文書中に説明されてい
る。上記文書はＩＥＥＥマイクロプロセッサ標準委員会
Ｐ１２９６作業グループ（theIEEE microprocessor sta
ndards committee P1296 working group）により作成さ
れたものであるが（１９８６年６月２０日、草案(draf
t)２,０）これを本文に採用する。
ットバス標準Ｐ１２９６（High Performance 32-Bit Bu
s Standard P1296)」と題する文書中に説明されてい
る。上記文書はＩＥＥＥマイクロプロセッサ標準委員会
Ｐ１２９６作業グループ（theIEEE microprocessor sta
ndards committee P1296 working group）により作成さ
れたものであるが（１９８６年６月２０日、草案(draf
t)２,０）これを本文に採用する。
【００１５】図１について述べると、バス１０とそれに
接続された複数のエージェント１２−１４から成るデジ
タルコンピュータシステム１の一部がブロック線図で示
してある。図１に示す如く、リクエスト側エージェント
１２と応答側エージェント１４、１６とはバス１０に対
して双方向に接続されている。リクエスト側エージェン
ト１２はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）から成るローカルメモリ１８を有する。応答側エー
ジェント１６も同様にＤＲＡＭより成るローカルメモリ
２０を有するように描かれている。応答側エージェント
１６には大容量記憶装置２２も接続されていて、同装置
２２は良く知られたウインチェスタ若しくはフロッピ磁
気ディスクより成り、データとプログラムの情報を大量
にストアする。
接続された複数のエージェント１２−１４から成るデジ
タルコンピュータシステム１の一部がブロック線図で示
してある。図１に示す如く、リクエスト側エージェント
１２と応答側エージェント１４、１６とはバス１０に対
して双方向に接続されている。リクエスト側エージェン
ト１２はダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）から成るローカルメモリ１８を有する。応答側エー
ジェント１６も同様にＤＲＡＭより成るローカルメモリ
２０を有するように描かれている。応答側エージェント
１６には大容量記憶装置２２も接続されていて、同装置
２２は良く知られたウインチェスタ若しくはフロッピ磁
気ディスクより成り、データとプログラムの情報を大量
にストアする。
【００１６】図１には、リクエスト側エージェントが１
つと応答側エージェント１４及び１６が２つ示されてい
るが、かかるデジタルコンピュータシステムは複数のリ
クエスト側エージェントと複数の応答側エージェントを
バスに接続できることを理解されたい。更にシステム１
の作業中ある時にはリクエスト側エージェント１２が応
答側エージェントとなり、応答側エージェント１６がリ
クエスト側エージェントとなることができることも理解
されたい。一つのエージェントを応答側エージェントと
して特徴づけるかリクエスト側エージェントとして特徴
づけるかは以下に述べるような一定のバス信号によって
行われる。
つと応答側エージェント１４及び１６が２つ示されてい
るが、かかるデジタルコンピュータシステムは複数のリ
クエスト側エージェントと複数の応答側エージェントを
バスに接続できることを理解されたい。更にシステム１
の作業中ある時にはリクエスト側エージェント１２が応
答側エージェントとなり、応答側エージェント１６がリ
クエスト側エージェントとなることができることも理解
されたい。一つのエージェントを応答側エージェントと
して特徴づけるかリクエスト側エージェントとして特徴
づけるかは以下に述べるような一定のバス信号によって
行われる。
【００１７】かかるシステムの動作例として、もしシス
テム１がワード処理システムである場合、リクエスト側
エージェント１２は中央コンピュータボードとし、応答
側エージェント１６はディスク制御ボードとして、同ボ
ードが大容量記憶装置２２からドキュメントデータを記
憶及び検索するようにすることができる。かかるシステ
ムにおいて、オペレータはキーボードその他の手段を介
して中央コンピュータボード上のプログラムと対話する
ことができる。上記プログラムはオペレータが大容量記
憶装置２２上に記憶されたドキュメントデータを入力す
るワード処理プログラムを具体化する。かかるドキュメ
ントデータはデータページとして編成できるけれども、
一定のブロックサイズのデータを利用して、２Ｋバイト
データの如き視覚表示ドキュメントページを表すことが
できることが判る。かくして、かかるシステムではデー
タブロックをバス１０を介して２Ｋバイトブロックとし
て転送してドキュメントデータのページをシステム内で
転送しやすくすることが望ましいということも判る。
テム１がワード処理システムである場合、リクエスト側
エージェント１２は中央コンピュータボードとし、応答
側エージェント１６はディスク制御ボードとして、同ボ
ードが大容量記憶装置２２からドキュメントデータを記
憶及び検索するようにすることができる。かかるシステ
ムにおいて、オペレータはキーボードその他の手段を介
して中央コンピュータボード上のプログラムと対話する
ことができる。上記プログラムはオペレータが大容量記
憶装置２２上に記憶されたドキュメントデータを入力す
るワード処理プログラムを具体化する。かかるドキュメ
ントデータはデータページとして編成できるけれども、
一定のブロックサイズのデータを利用して、２Ｋバイト
データの如き視覚表示ドキュメントページを表すことが
できることが判る。かくして、かかるシステムではデー
タブロックをバス１０を介して２Ｋバイトブロックとし
て転送してドキュメントデータのページをシステム内で
転送しやすくすることが望ましいということも判る。
【００１８】バス１０は９６本の導線より成り、異なる
動きを有する群に分割される。中央制御信号群２４はリ
セット信号や初期化制御信号の如きシステム全体にわた
る信号を提供する。マルチバスIIには８個の中央制御信
号が規定され、そのうちの幾つかはシステムを初期化す
るための１つのリセット信号と２つのクロック信号、即
ちバスクロック（ＢＣＬＫ＊）と中央クロック（ＣＣＬ
Ｋ＊）である。
動きを有する群に分割される。中央制御信号群２４はリ
セット信号や初期化制御信号の如きシステム全体にわた
る信号を提供する。マルチバスIIには８個の中央制御信
号が規定され、そのうちの幾つかはシステムを初期化す
るための１つのリセット信号と２つのクロック信号、即
ちバスクロック（ＢＣＬＫ＊）と中央クロック（ＣＣＬ
Ｋ＊）である。
【００１９】然しながら、システムによってはシステム
クロック（ＳＣＬＫ＊）２４ａ（図５に示す）の如き第
３のクロック信号を設けることが望ましいかもしれな
い。例えば、マルチバスIIはバス内のデータ転送が１Ｂ
ＣＬＫ＊サイクルを必要とし、ＣＣＬＫ＊がＢＣＬＫ｝
の周波数の２倍となるような仕様となっている。かくし
て、もしＢＣＬＫ＊が１０ＭＺＨであれば、ＣＣＬＫ＊
は２０ＭＨＺであり、一つのバスデータ転送は２００ナ
ノ(ｎ)秒を要することになる。然しながら、システムに
よってはＢＣＬＫ＊を５ＭＨＺで動作させ、ＣＣＬＫ＊
を１０ＭＨＺで動作させることが望ましいが、バスデー
タ転送を行わせるために１ＢＣＬＫ＊サイクルを必要と
する。更に、かかるシステムでは、バスに接続された複
数のエージェントに高周波バスタイミング信号その他の
信号を発生させるために２０ＭＨＺで動作するＳＣＬＫ
＊２４ａのようなより高周波数のクロック信号を提供す
ることが望ましい。
クロック（ＳＣＬＫ＊）２４ａ（図５に示す）の如き第
３のクロック信号を設けることが望ましいかもしれな
い。例えば、マルチバスIIはバス内のデータ転送が１Ｂ
ＣＬＫ＊サイクルを必要とし、ＣＣＬＫ＊がＢＣＬＫ｝
の周波数の２倍となるような仕様となっている。かくし
て、もしＢＣＬＫ＊が１０ＭＺＨであれば、ＣＣＬＫ＊
は２０ＭＨＺであり、一つのバスデータ転送は２００ナ
ノ(ｎ)秒を要することになる。然しながら、システムに
よってはＢＣＬＫ＊を５ＭＨＺで動作させ、ＣＣＬＫ＊
を１０ＭＨＺで動作させることが望ましいが、バスデー
タ転送を行わせるために１ＢＣＬＫ＊サイクルを必要と
する。更に、かかるシステムでは、バスに接続された複
数のエージェントに高周波バスタイミング信号その他の
信号を発生させるために２０ＭＨＺで動作するＳＣＬＫ
＊２４ａのようなより高周波数のクロック信号を提供す
ることが望ましい。
【００２０】調停（arbitration）サイクル信号群２６
は７つの信号線より成り、一つはバス上の各エージェン
ト間のワイヤＯＲＥＤであるバス要求（ＢＲＥＱ＊）で
ある。バス１０にアクセスを要求するエージェントは何
れもＢＲＥＱ＊をアサートしてアクセスを許諾される必
要がある。アクセスは図１に示していないが調停論理回
路により許諾されるのが普通である。バスに対するアク
セスを要求するエージェントにより、６個の調停識別信
号ＡＲＢ０＊−ＡＲＢ５＊が駆動されるが、これらの信
号は調停コントローラに対する入力となる。
は７つの信号線より成り、一つはバス上の各エージェン
ト間のワイヤＯＲＥＤであるバス要求（ＢＲＥＱ＊）で
ある。バス１０にアクセスを要求するエージェントは何
れもＢＲＥＱ＊をアサートしてアクセスを許諾される必
要がある。アクセスは図１に示していないが調停論理回
路により許諾されるのが普通である。バスに対するアク
セスを要求するエージェントにより、６個の調停識別信
号ＡＲＢ０＊−ＡＲＢ５＊が駆動されるが、これらの信
号は調停コントローラに対する入力となる。
【００２１】アドレス／データバス信号群２８はデータ
リード／ライトバス転送のためにアドレス信号、データ
信号およびパリティ信号を供給する。全部で３６個のア
ドレス／データバス信号があり、そのうち３２はマルチ
プレックスアドレス／データバス信号（ＡＤ０＊−ＡＤ
３１＊）であり、４つはデータのバイトと関連するパリ
ティ信号、即ちＰＡＲ０＊−ＰＡＲ３＊である。
リード／ライトバス転送のためにアドレス信号、データ
信号およびパリティ信号を供給する。全部で３６個のア
ドレス／データバス信号があり、そのうち３２はマルチ
プレックスアドレス／データバス信号（ＡＤ０＊−ＡＤ
３１＊）であり、４つはデータのバイトと関連するパリ
ティ信号、即ちＰＡＲ０＊−ＰＡＲ３＊である。
【００２２】エクセプションサイクル信号群３０はバス
転送サイクルを終了させるために使用されるエラー検出
を行う。２つの非常サイクル信号、即ち、バスエラー信
号（ＢＵＳＥＲＲ＊）及びタイムアウト信号（ＴＩＭＯ
ＵＴ＊）がある。
転送サイクルを終了させるために使用されるエラー検出
を行う。２つの非常サイクル信号、即ち、バスエラー信
号（ＢＵＳＥＲＲ＊）及びタイムアウト信号（ＴＩＭＯ
ＵＴ＊）がある。
【００２３】システム制御信号群３２はバスを通じてア
ドレス及びデータを転送するために用いられる制御信号
を供給する。マルチバスIIには１０個のシステム制御信
号ＳＣ０＊−ＳＣ９＊が存在する。バス転送サイクルの
要求フェーズ(相)中、リクエスト側エージェント１２は
応答側エージェント１６の如き応答側エージェントにコ
マンド情報を提供するためにＳＣ０＊ないしＳＣ９＊を
駆動する。バス転送サイクルの応答相中、リクエスト側
エージェントはＳＣ９＊とＳＣ０＊−ＳＣ３＊を駆動す
る一方、応答側エージェントはＳＣ８＊とＳＣ４＊−Ｓ
Ｃ７＊を駆動して、リクエスト側と応答側のエージェン
トの間のハンドシェーキング及び状態情報を提供する。
ドレス及びデータを転送するために用いられる制御信号
を供給する。マルチバスIIには１０個のシステム制御信
号ＳＣ０＊−ＳＣ９＊が存在する。バス転送サイクルの
要求フェーズ(相)中、リクエスト側エージェント１２は
応答側エージェント１６の如き応答側エージェントにコ
マンド情報を提供するためにＳＣ０＊ないしＳＣ９＊を
駆動する。バス転送サイクルの応答相中、リクエスト側
エージェントはＳＣ９＊とＳＣ０＊−ＳＣ３＊を駆動す
る一方、応答側エージェントはＳＣ８＊とＳＣ４＊−Ｓ
Ｃ７＊を駆動して、リクエスト側と応答側のエージェン
トの間のハンドシェーキング及び状態情報を提供する。
【００２４】一般に、マルチバスIIはメッセージタイプ
の如き異なるタイプの複数のデータ転送をサポートす
る。これらのメッセージタイプは求められなかった複数
のメッセージタイプでもよい。
の如き異なるタイプの複数のデータ転送をサポートす
る。これらのメッセージタイプは求められなかった複数
のメッセージタイプでもよい。
【００２５】更にメモリスペースのデータの転送も行う
ことができる。最大６４Ｋバイトまでのデータ転送がバ
スによりサポートされる。然しながら、従来の多くのシ
ステムのバスのデータ転送は３２バイトパケットに制限
される。各エージェントでは先入先出（ＦＩＦＯ）バッ
ファが使用されるのが普通で、応答側エージェントでＦ
ＩＦＯバッファにデータが十分ロードされた後、データ
はバス１０へ転送され、そこでリクエスト側エージェン
トのＦＩＦＯバッファにより受け取られる。先に述べた
如く、かかるＦＩＦＯバッファを使用するとシステムの
コストと複雑さが大きくなる。更に、ＦＩＦＯバッファ
に十分ロードしたりＦＩＦＯバッファからアンロードす
るには相当な時間が必要である。
ことができる。最大６４Ｋバイトまでのデータ転送がバ
スによりサポートされる。然しながら、従来の多くのシ
ステムのバスのデータ転送は３２バイトパケットに制限
される。各エージェントでは先入先出（ＦＩＦＯ）バッ
ファが使用されるのが普通で、応答側エージェントでＦ
ＩＦＯバッファにデータが十分ロードされた後、データ
はバス１０へ転送され、そこでリクエスト側エージェン
トのＦＩＦＯバッファにより受け取られる。先に述べた
如く、かかるＦＩＦＯバッファを使用するとシステムの
コストと複雑さが大きくなる。更に、ＦＩＦＯバッファ
に十分ロードしたりＦＩＦＯバッファからアンロードす
るには相当な時間が必要である。
【００２６】ここで図２、３、４を見ると、データイン
とデータアウト信号線と複数のアドレス線ＡＤ０〜ＡＤ
８を有する良く知られたＤＲＡＭが示されている。ＤＲ
ＡＭ４０はまたＲａｓ＊、ＣＡＳ＊、およびＲ／Ｗの信
号制御線を有する。最小数の入力信号ピン、従って小パ
ッケージサイズの大容量データ記憶装置を得るために、
かかるＤＲＡＭはアドレス線を多重化することによっ
て、装置の操作中のある時にはアドレス線がＲａｓ＊の
制御の下にローアドレス線として特徴付けられ、サイク
ル中の別の時にはＣａｓ＊の制御の下にコラムアドレス
線として特徴付けられるようになっている。図２に示す
装置は９個のアドレス信号ピンを有し、全部で１８のア
ドレス入力を有し、全部で２５６Ｋビットのメモリロケ
ーションを有する装置を作りだす。もちろん、他のＤＲ
ＡＭは６４Ｋや１Ｍビット装置の如き９アドレス以下も
しくは以上の入力を有することができ、他の装置は４ビ
ットデータを同時に記憶したり検索するようになった装
置のように、１ビット以上のデータを記憶することがで
きる。
とデータアウト信号線と複数のアドレス線ＡＤ０〜ＡＤ
８を有する良く知られたＤＲＡＭが示されている。ＤＲ
ＡＭ４０はまたＲａｓ＊、ＣＡＳ＊、およびＲ／Ｗの信
号制御線を有する。最小数の入力信号ピン、従って小パ
ッケージサイズの大容量データ記憶装置を得るために、
かかるＤＲＡＭはアドレス線を多重化することによっ
て、装置の操作中のある時にはアドレス線がＲａｓ＊の
制御の下にローアドレス線として特徴付けられ、サイク
ル中の別の時にはＣａｓ＊の制御の下にコラムアドレス
線として特徴付けられるようになっている。図２に示す
装置は９個のアドレス信号ピンを有し、全部で１８のア
ドレス入力を有し、全部で２５６Ｋビットのメモリロケ
ーションを有する装置を作りだす。もちろん、他のＤＲ
ＡＭは６４Ｋや１Ｍビット装置の如き９アドレス以下も
しくは以上の入力を有することができ、他の装置は４ビ
ットデータを同時に記憶したり検索するようになった装
置のように、１ビット以上のデータを記憶することがで
きる。
【００２７】図３に示すように、かかるＤＲＡＭの従来
のアドレッシングモードは、ＲＡＭ内でＡＤ０−ＡＤ８
上に現れるローアドレス線をラッチするためにＲａｓ＊
が出される結果になる。Ｒａｓ＊のアサートに次いでア
ドレス線ＡＤ０−ＡＤ８の状態は所望のコラムアドレス
にスイッチされ、Ｃａｓ＊がアサートされる（４４）。
また、Ｃａｓ＊のアサートは、Ｒ／Ｗ＊の状態に応じ
て、指定されたローとコラムのアドレスにおけるデータ
ビットを装置内に記憶するか又は装置から読み出すかを
するのが典型的である。
のアドレッシングモードは、ＲＡＭ内でＡＤ０−ＡＤ８
上に現れるローアドレス線をラッチするためにＲａｓ＊
が出される結果になる。Ｒａｓ＊のアサートに次いでア
ドレス線ＡＤ０−ＡＤ８の状態は所望のコラムアドレス
にスイッチされ、Ｃａｓ＊がアサートされる（４４）。
また、Ｃａｓ＊のアサートは、Ｒ／Ｗ＊の状態に応じ
て、指定されたローとコラムのアドレスにおけるデータ
ビットを装置内に記憶するか又は装置から読み出すかを
するのが典型的である。
【００２８】図４にはページモードタイプのアクセスと
して知られるもう一つのタイプのアドレス指定ノードが
示されている。上記ノードではＲａｓ＊が４６で一度ア
サートされ、装置内のローアドレスをラッチする。その
後、コラムアドレスを繰返し変化させ、Ｃａｓ＊を複数
回（４８−５８）アサートしてデータを記憶もしくは検
索する。ローアドレス線は装置内のデータビットページ
を定義すると考えられるから、Ｃａｓ＊を複数回アサー
トして従来のＲａｓ＊−Ｃａｓ＊タイプのサイクルより
も著しく迅速にデータページ内を「スクロール」するこ
とができる。かかるページモードアクセスは、データが
順次アクセスされる場合、即ちコラムアドレスが各アク
セスにつき一つだけ増分もしくは減分される場合に特に
便利である。もちろん、非順次ページモードアドレスも
可能であり、ある種の用途には望ましいかもしれない。
して知られるもう一つのタイプのアドレス指定ノードが
示されている。上記ノードではＲａｓ＊が４６で一度ア
サートされ、装置内のローアドレスをラッチする。その
後、コラムアドレスを繰返し変化させ、Ｃａｓ＊を複数
回（４８−５８）アサートしてデータを記憶もしくは検
索する。ローアドレス線は装置内のデータビットページ
を定義すると考えられるから、Ｃａｓ＊を複数回アサー
トして従来のＲａｓ＊−Ｃａｓ＊タイプのサイクルより
も著しく迅速にデータページ内を「スクロール」するこ
とができる。かかるページモードアクセスは、データが
順次アクセスされる場合、即ちコラムアドレスが各アク
セスにつき一つだけ増分もしくは減分される場合に特に
便利である。もちろん、非順次ページモードアドレスも
可能であり、ある種の用途には望ましいかもしれない。
【００２９】本発明の方法と装置によると、このページ
モードタイプのアクセスサイクルを使用して、少なくと
もメモリスペースタイプのデータ転送についてシステム
バスの帯域幅を大きくする。バス間にデータを転送する
ために従来のＲａｓ＊−Ｃａｓ＊タイプのサイクルを活
用する方法が知られているから、それぞれのメモリアク
セスに対してＲａｓ＊のアサートによりひき起こされる
遅延のために、上記ＦＩＦＯバッファを使用して一時的
にデータをバッファ記憶する必要があることが多い。本
発明によれば、ページモードタイプのアクセスを使用し
て、出入りするデータについてローカルのバッファ記憶
の必要を除去して所望のバス帯域幅を維持することによ
り、より高速のメモリアクセスサイクルを得ることがで
きる。
モードタイプのアクセスサイクルを使用して、少なくと
もメモリスペースタイプのデータ転送についてシステム
バスの帯域幅を大きくする。バス間にデータを転送する
ために従来のＲａｓ＊−Ｃａｓ＊タイプのサイクルを活
用する方法が知られているから、それぞれのメモリアク
セスに対してＲａｓ＊のアサートによりひき起こされる
遅延のために、上記ＦＩＦＯバッファを使用して一時的
にデータをバッファ記憶する必要があることが多い。本
発明によれば、ページモードタイプのアクセスを使用し
て、出入りするデータについてローカルのバッファ記憶
の必要を除去して所望のバス帯域幅を維持することによ
り、より高速のメモリアクセスサイクルを得ることがで
きる。
【００３０】図５について見ると、本発明の実施例が示
されている。メモリ６０はバンク１６２とバンク２ ６
４として編成したＤＲＡＭ装置の如きメモリ装置の２つ
のバンクから構成される。両バンク間の選択はそれぞれ
バンク１とバンク２に対する入力であるＲａｓ０＊とＲ
ａｓ１＊の信号線により行われる。
されている。メモリ６０はバンク１６２とバンク２ ６
４として編成したＤＲＡＭ装置の如きメモリ装置の２つ
のバンクから構成される。両バンク間の選択はそれぞれ
バンク１とバンク２に対する入力であるＲａｓ０＊とＲ
ａｓ１＊の信号線により行われる。
【００３１】バンク６２と６４はそれぞれバイト編成の
メモリ装置の４つのサブバンクより構成される。バンク
内の特定バイトの選択はＣａｓ０＊−Ｃａｓ３＊の信号
線の状態により行われる。特定のアドレス指定モードは
メモリコントローラ６６に対する入力であるＡ０、Ａ
１、Ｗ０およびＷ１の信号線の状態により決定される。
これらの信号線は、例えば、各種のメモリアドレスバス
６８のアドレス信号とシステム制御信号群３２の制御信
号である。上記信号の状態はメモリコントローラ６６と
関連するデコーダ７０によりデコードされ、メモリ転送
の幅と選択されたメモリ装置のコラムを選択する。デコ
ーダ７０の動作を記述する真理値表を以下に示す。
メモリ装置の４つのサブバンクより構成される。バンク
内の特定バイトの選択はＣａｓ０＊−Ｃａｓ３＊の信号
線の状態により行われる。特定のアドレス指定モードは
メモリコントローラ６６に対する入力であるＡ０、Ａ
１、Ｗ０およびＷ１の信号線の状態により決定される。
これらの信号線は、例えば、各種のメモリアドレスバス
６８のアドレス信号とシステム制御信号群３２の制御信
号である。上記信号の状態はメモリコントローラ６６と
関連するデコーダ７０によりデコードされ、メモリ転送
の幅と選択されたメモリ装置のコラムを選択する。デコ
ーダ７０の動作を記述する真理値表を以下に示す。
【００３２】
【表１】
【００３３】
【表２】
【００３４】また、メモリコントローラ６６に対するＲ
０入力はアドレス線とすることができ、その状態はバン
ク１かバンク２の何れかを選択してＲａｓ０＊若しくは
Ｒａｓ１＊を介してアクセスする。
０入力はアドレス線とすることができ、その状態はバン
ク１かバンク２の何れかを選択してＲａｓ０＊若しくは
Ｒａｓ１＊を介してアクセスする。
【００３５】リクエスト／肯定応答（アクノレッジ）
（Ｒ／Ａ）入力信号は双方向信号であって、コントロー
ラ６６が動作静止状態にある場合にはメモリコントロー
ラ６６に対する入力となるのが普通である。メモリ６０
に対するアクセスの要求が順次データ転送の要求相中に
リクエスト側エージェントにより行われた場合、Ｒ／Ａ
信号線は外部ロジック（図示せず）によりローパルス状
態となる。メモリアクセスに対するかかるリクエストを
行った後、Ｒ／Ａ信号線は外部ロジックにより解放さ
れ、メモリリクエスト／肯定応答サイクル中にコントロ
ーラ６６により駆動される。リクエストに応答してメモ
リコントローラ６６はリード／ライト（ＲＷ）入力の状
態と共にＡ０、Ａ１、Ｗ０、Ｗ１、およびＲ０ラインの
状態に従ってメモリ６０にアクセスする。その後、メモ
リコントローラ６６はＲ／Ａを論理ローの信号レベルに
駆動してメモリアクセスに対して肯定応答する。メモリ
アクセスを開始後、メモリコントローラ６６は、ＥＯＣ
信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示
すべく信号がアサートされるまで、繰返しメモリをアク
セスする。ＥＯＣがアサートされると、メモリコントロ
ーラ６６には現在のメモリアクセスが順次データ転送の
応答相の最終的メモリアクセスであることが知らされ
る。
（Ｒ／Ａ）入力信号は双方向信号であって、コントロー
ラ６６が動作静止状態にある場合にはメモリコントロー
ラ６６に対する入力となるのが普通である。メモリ６０
に対するアクセスの要求が順次データ転送の要求相中に
リクエスト側エージェントにより行われた場合、Ｒ／Ａ
信号線は外部ロジック（図示せず）によりローパルス状
態となる。メモリアクセスに対するかかるリクエストを
行った後、Ｒ／Ａ信号線は外部ロジックにより解放さ
れ、メモリリクエスト／肯定応答サイクル中にコントロ
ーラ６６により駆動される。リクエストに応答してメモ
リコントローラ６６はリード／ライト（ＲＷ）入力の状
態と共にＡ０、Ａ１、Ｗ０、Ｗ１、およびＲ０ラインの
状態に従ってメモリ６０にアクセスする。その後、メモ
リコントローラ６６はＲ／Ａを論理ローの信号レベルに
駆動してメモリアクセスに対して肯定応答する。メモリ
アクセスを開始後、メモリコントローラ６６は、ＥＯＣ
信号線（バス信号ＳＣ２＊）がサイクル終了の状態を示
すべく信号がアサートされるまで、繰返しメモリをアク
セスする。ＥＯＣがアサートされると、メモリコントロ
ーラ６６には現在のメモリアクセスが順次データ転送の
応答相の最終的メモリアクセスであることが知らされ
る。
【００３６】ここで図６について述べると、順次データ
転送の応答相中にコントローラ６６によって行われるメ
モリ６０に対する連続的メモリアクセスの一部を示すタ
イミング線図が示されている。同図より判る通り、各ア
クセスにつきＲ／Ａ信号線はコントローラ６６により低
（ロー）の方に駆動され、その後に解放される。これら
のメモリサイクル中、本発明に従うと、Ｒａｓ＊ライン
はアサートされた状態、又はロー（低）状態に維持さ
れ、Ｃａｓ＊ラインは繰返しトグルされてページモード
メモリアクセスサイクルを実現する。連続ページモード
アクセスサイクル中、ＳＣ４＊信号線がメモリコントロ
ーラ６６によりアサートされ、リクエスト側のエージェ
ントに、応答者がレディ状態にあること、即ちメモリコ
ントローラ６６が要求者のためにデータにアクセス中で
あることを通知する。メモリコントローラにより出力さ
れるＤＥＮＯ信号線は、データがメモリ６０から読出さ
れる時に、メモリデータバス７４からのデータをシステ
ムバス１０上へ配置するためにバッファ７２をイネーブ
ルにするために用いられる。
転送の応答相中にコントローラ６６によって行われるメ
モリ６０に対する連続的メモリアクセスの一部を示すタ
イミング線図が示されている。同図より判る通り、各ア
クセスにつきＲ／Ａ信号線はコントローラ６６により低
（ロー）の方に駆動され、その後に解放される。これら
のメモリサイクル中、本発明に従うと、Ｒａｓ＊ライン
はアサートされた状態、又はロー（低）状態に維持さ
れ、Ｃａｓ＊ラインは繰返しトグルされてページモード
メモリアクセスサイクルを実現する。連続ページモード
アクセスサイクル中、ＳＣ４＊信号線がメモリコントロ
ーラ６６によりアサートされ、リクエスト側のエージェ
ントに、応答者がレディ状態にあること、即ちメモリコ
ントローラ６６が要求者のためにデータにアクセス中で
あることを通知する。メモリコントローラにより出力さ
れるＤＥＮＯ信号線は、データがメモリ６０から読出さ
れる時に、メモリデータバス７４からのデータをシステ
ムバス１０上へ配置するためにバッファ７２をイネーブ
ルにするために用いられる。
【００３７】図６について述べると、本発明の特徴であ
るページモードタイプのメモリアクセスは高いバス帯域
幅を提供するのに有利であることがわかる。Ｒａｓ＊信
号線は各メモリアクセスにつき駆動される必要がないか
ら、各Ｃａｓ＊と共にＲａｓ＊のアサーション（アサー
ト）によりひき起こされる余分の遅れが排除されるた
め、メモリ６０との間のデータブロックの転送全体の速
度を増加することができる。
るページモードタイプのメモリアクセスは高いバス帯域
幅を提供するのに有利であることがわかる。Ｒａｓ＊信
号線は各メモリアクセスにつき駆動される必要がないか
ら、各Ｃａｓ＊と共にＲａｓ＊のアサーション（アサー
ト）によりひき起こされる余分の遅れが排除されるた
め、メモリ６０との間のデータブロックの転送全体の速
度を増加することができる。
【００３８】図２に示したＤＲＡＭの場合、所与のデー
タページはＲａｓ＊信号と関連する９本のローアドレス
線によって特徴付けられる。そのため、ＤＲＡＭは５１
２のデータページから成ることが判る。同様にして、各
ページはＣａｓ＊信号と関連する９本のコラムアドレス
線のために５１２のメモリロケーションを有する。もし
所望のデータブロックサイズが５１２バイトを超えるな
らば、装置内で１つの以上のデータページをアクセスす
る必要がある。本発明の場合、このことは、コラムアド
レス線がそれぞれロジック１の状態にあるときにそれを
検出するための９個の入力を有するナンド（ｎａｎｄ）
ゲートであるメモリコラムアドレスデコーダ７６により
行うことができる。かくして、デコーダ７６の出力はメ
モリコントローラ６６に対する入力であるページクロス
（ページ横切り）検出（ＰＣ）信号となる。このことは
図６に時刻Ｔ１で示されている。そこではＰＣ＊はデコ
ーダ７６によりローに駆動される。それに応答してその
メモリアクセスは完了し、Ｒａｓ＊信号線がＲ／Ａ信号
及びＳＣ４＊と共にメモリコントローラ６６によりハイ
（高）の方に駆動される。このメモリコントローラ６６
の動作は、応答者レディハンドシエーク信号ＳＣ４＊の
デアサートを介して、応答者がすでにレディ状態にない
ことがデータを受け取るエージェントに対して通知され
る。Ｒａｓ＊がデアサートされた場合、アドレスラッチ
７７内のローアドレスは例えば１だけ増進され、メモリ
装置内の次の連続するデータページを選択する。その
後、時刻Ｔ３でＲＡＳ＊がアサートされることによって
新たなローアドレスをメモリ装置内へラッチし、ページ
モードメモリアクセスサイクルが以前同様開始され、Ｓ
Ｃ４＊ラインが再度アサートされ、Ｒ／Ａが再度ロー状
態に駆動される。
タページはＲａｓ＊信号と関連する９本のローアドレス
線によって特徴付けられる。そのため、ＤＲＡＭは５１
２のデータページから成ることが判る。同様にして、各
ページはＣａｓ＊信号と関連する９本のコラムアドレス
線のために５１２のメモリロケーションを有する。もし
所望のデータブロックサイズが５１２バイトを超えるな
らば、装置内で１つの以上のデータページをアクセスす
る必要がある。本発明の場合、このことは、コラムアド
レス線がそれぞれロジック１の状態にあるときにそれを
検出するための９個の入力を有するナンド（ｎａｎｄ）
ゲートであるメモリコラムアドレスデコーダ７６により
行うことができる。かくして、デコーダ７６の出力はメ
モリコントローラ６６に対する入力であるページクロス
（ページ横切り）検出（ＰＣ）信号となる。このことは
図６に時刻Ｔ１で示されている。そこではＰＣ＊はデコ
ーダ７６によりローに駆動される。それに応答してその
メモリアクセスは完了し、Ｒａｓ＊信号線がＲ／Ａ信号
及びＳＣ４＊と共にメモリコントローラ６６によりハイ
（高）の方に駆動される。このメモリコントローラ６６
の動作は、応答者レディハンドシエーク信号ＳＣ４＊の
デアサートを介して、応答者がすでにレディ状態にない
ことがデータを受け取るエージェントに対して通知され
る。Ｒａｓ＊がデアサートされた場合、アドレスラッチ
７７内のローアドレスは例えば１だけ増進され、メモリ
装置内の次の連続するデータページを選択する。その
後、時刻Ｔ３でＲＡＳ＊がアサートされることによって
新たなローアドレスをメモリ装置内へラッチし、ページ
モードメモリアクセスサイクルが以前同様開始され、Ｓ
Ｃ４＊ラインが再度アサートされ、Ｒ／Ａが再度ロー状
態に駆動される。
【００３９】本発明の場合、メモリ６０内のＤＲＡＭの
リフレッシュはブロック化リフレッシング法により行う
ことができる。タイマ７８は１３．８マイクロ秒毎に発
生されるリフレッシュ要求のように所定間隔でリフレッ
シュ要求を発生する。リフレッシュ要求はリフレッシュ
要求カウンタ８０によりカウントされ、コンパレータ８
２はカウントされたリフレッシュ要求数が例えば２４の
如き所定閾値と等しいかそれを超える時を判断する。こ
の時コントローラ６６は２４個の係属する要求の全てを
バーストリフレッシュ（burst refresh）しようと試み
ることになろう。然しながら、もしバス転送が進行中で
あれば、メモリコントローラ６６はバーストリフレッシ
ュを行うことはない。メモリコントローラ６６はバス転
送が完了するまで、即ちＥＯＣがアサートされる転送が
行われるまで待機することになろう。然しながら、もし
カウンタ８０が最大数のリフレッシュ要求、例えば４１
のものが係属中であることを表示した場合、バス転送は
中断され、バーストリフレッシュが行われる。バス転送
が中断されると、係属中のリフレッシュは全て実行され
る。係属中のリフレッシュの閾値として選んだ特定数と
係属中のリフレッシュの最大数とは、閾値と最大値の間
の差により表わされる時間量がその時間内に所定データ
ブロックサイズを転送することができる程十分な時間量
となるように決定される。例えば、１３．８マイクロ秒
毎に行われるリフレッシュ要求の場合、２４と４１のリ
フレッシュ要求の間の差はほぼ２３４．５マイクロ秒で
あって、それは２Ｋバイト（２０４８バイト）のバス転
送操作を完了するのに十分な量の時間であることが分か
っている。
リフレッシュはブロック化リフレッシング法により行う
ことができる。タイマ７８は１３．８マイクロ秒毎に発
生されるリフレッシュ要求のように所定間隔でリフレッ
シュ要求を発生する。リフレッシュ要求はリフレッシュ
要求カウンタ８０によりカウントされ、コンパレータ８
２はカウントされたリフレッシュ要求数が例えば２４の
如き所定閾値と等しいかそれを超える時を判断する。こ
の時コントローラ６６は２４個の係属する要求の全てを
バーストリフレッシュ（burst refresh）しようと試み
ることになろう。然しながら、もしバス転送が進行中で
あれば、メモリコントローラ６６はバーストリフレッシ
ュを行うことはない。メモリコントローラ６６はバス転
送が完了するまで、即ちＥＯＣがアサートされる転送が
行われるまで待機することになろう。然しながら、もし
カウンタ８０が最大数のリフレッシュ要求、例えば４１
のものが係属中であることを表示した場合、バス転送は
中断され、バーストリフレッシュが行われる。バス転送
が中断されると、係属中のリフレッシュは全て実行され
る。係属中のリフレッシュの閾値として選んだ特定数と
係属中のリフレッシュの最大数とは、閾値と最大値の間
の差により表わされる時間量がその時間内に所定データ
ブロックサイズを転送することができる程十分な時間量
となるように決定される。例えば、１３．８マイクロ秒
毎に行われるリフレッシュ要求の場合、２４と４１のリ
フレッシュ要求の間の差はほぼ２３４．５マイクロ秒で
あって、それは２Ｋバイト（２０４８バイト）のバス転
送操作を完了するのに十分な量の時間であることが分か
っている。
【００４０】かくしてもし２Ｋバイトの順次バス転送操
作が、２４の係属中のリフレッシュ要求が蓄積される直
前に開始されるならば、バス転送は完了するまで実行さ
れた後メモリがリフレッシュされることになろう。例え
ば、最大値がカウンタ８０により表示された場合、バー
スト中には偶数のロー（行）、例えば４２個のロー
（行）がリフレッシュされることが望ましい。
作が、２４の係属中のリフレッシュ要求が蓄積される直
前に開始されるならば、バス転送は完了するまで実行さ
れた後メモリがリフレッシュされることになろう。例え
ば、最大値がカウンタ８０により表示された場合、バー
スト中には偶数のロー（行）、例えば４２個のロー
（行）がリフレッシュされることが望ましい。
【００４１】メモリ群をバーストリフレッシュするため
にはリフレッシュコントローラ８３によりリフレッシュ
肯定応答（ＲＡＣＫ）信号が発生され、ＲＡＣＫ信号は
リフレッシュカウンタ８４をイネーブルにしてリフレッ
シュローアドレスをメモリアドレスバス上に配置するよ
うにする。ＲＡＣＫは次いで例えば２４サイクルの間コ
ントローラ８３の制御を受けてハイとローの状態の間を
トグルされることによって２４のローアドレスをバース
トリフレッシュする。リフレッシュ中、ＲＡＳ０＊とＲ
ＡＳ１＊信号とが共にアサートされることによって両メ
モリバンクを同時にリフレッシュすることが望ましい。
リフレッシュローカウンタ８４はＲＡＣＫ信号の立上り
により増分され、各リフレッシュサイクルの完了時にカ
ウンタ８４はリフレッシュされる次のローアドレスに相
当する値を有するようにされる。
にはリフレッシュコントローラ８３によりリフレッシュ
肯定応答（ＲＡＣＫ）信号が発生され、ＲＡＣＫ信号は
リフレッシュカウンタ８４をイネーブルにしてリフレッ
シュローアドレスをメモリアドレスバス上に配置するよ
うにする。ＲＡＣＫは次いで例えば２４サイクルの間コ
ントローラ８３の制御を受けてハイとローの状態の間を
トグルされることによって２４のローアドレスをバース
トリフレッシュする。リフレッシュ中、ＲＡＳ０＊とＲ
ＡＳ１＊信号とが共にアサートされることによって両メ
モリバンクを同時にリフレッシュすることが望ましい。
リフレッシュローカウンタ８４はＲＡＣＫ信号の立上り
により増分され、各リフレッシュサイクルの完了時にカ
ウンタ８４はリフレッシュされる次のローアドレスに相
当する値を有するようにされる。
【００４２】ローカルプロセッサ８６もまたそれぞれ別
個のアドレスとデータラッチ８８、９０を介してメモリ
６０にアクセスすることができる。同様にしてローカル
プロセッサ８６はメモリアクセス信号を発生させる働き
を行う専用のメモリコントローラ（図示せず）により補
助される。ローカルプロセッサがメモリ６０に対するア
クセスを許されると、ＡＥＮ１信号が駆動されてローカ
ルプロセッサのアドレス及びデータのラッチをそれぞれ
メモリアドレス及びメモリデータバス６８、７４上に対
してイネーブルにする。
個のアドレスとデータラッチ８８、９０を介してメモリ
６０にアクセスすることができる。同様にしてローカル
プロセッサ８６はメモリアクセス信号を発生させる働き
を行う専用のメモリコントローラ（図示せず）により補
助される。ローカルプロセッサがメモリ６０に対するア
クセスを許されると、ＡＥＮ１信号が駆動されてローカ
ルプロセッサのアドレス及びデータのラッチをそれぞれ
メモリアドレス及びメモリデータバス６８、７４上に対
してイネーブルにする。
【００４３】本発明の場合、ローカルプロセッサはまた
メモリコントローラ６６に対する入力となる高優先順位
（ハイプライオリティ（ＨＰ））信号を与えられ、必要
に応じて現在のバス転送を中断する。それ故、ＨＰ信号
によってローカルプロセッサが現在のバス転送をオーバ
ーライドすることによってメモリに対してアクセスする
ことが可能になる。ＨＰ信号はそれがアサートされてい
る間現在のバス転送をオーバライド（override）し、そ
れによってローカルプロセッサ８６が一連の連続的な高
優先順位アクセスをメモリ６０に対して行うことが可能
になる。
メモリコントローラ６６に対する入力となる高優先順位
（ハイプライオリティ（ＨＰ））信号を与えられ、必要
に応じて現在のバス転送を中断する。それ故、ＨＰ信号
によってローカルプロセッサが現在のバス転送をオーバ
ーライドすることによってメモリに対してアクセスする
ことが可能になる。ＨＰ信号はそれがアサートされてい
る間現在のバス転送をオーバライド（override）し、そ
れによってローカルプロセッサ８６が一連の連続的な高
優先順位アクセスをメモリ６０に対して行うことが可能
になる。
【００４４】上記ブロック化リフレッシュは、一連の高
優先順位ローカルプロセッサによるメモリアクセスが進
行中である場合には幾分異なった形で行われる。先に述
べたように、メモリコントローラ６６は係属中のリフレ
ッシュ要求を４１の最大数まで蓄積することになろう。
もしこの時高優先順位のアクセスが進行中であれば、高
優先順位アクセスは一時的にオーバライドされるが、２
つのメモリリフレッシュだけが行われることになろう。
かくしてローカルプロセッサによる高優先順位のアクセ
スはローカルプロセッサが再びメモリ６０に対するアク
セスを許される前に比較的短時間だけ中断される。勿
論、２つのリフレッシュが行われた後、カウンタ８０は
リフレッシュ要求の蓄積を継続し、カウンタが再び４１
に達したとき、また高優先順位のアクセスが依然進行中
である場合、メモリコントローラは再び次の連続する２
つのローアドレスに対するバーストリフレッシュと高優
先順位アクセスとを中断することになろう。上記ブロッ
ク化されたバーストリフレッシュと高優先順位要求の動
作は図７と図８の波形中に示されている。
優先順位ローカルプロセッサによるメモリアクセスが進
行中である場合には幾分異なった形で行われる。先に述
べたように、メモリコントローラ６６は係属中のリフレ
ッシュ要求を４１の最大数まで蓄積することになろう。
もしこの時高優先順位のアクセスが進行中であれば、高
優先順位アクセスは一時的にオーバライドされるが、２
つのメモリリフレッシュだけが行われることになろう。
かくしてローカルプロセッサによる高優先順位のアクセ
スはローカルプロセッサが再びメモリ６０に対するアク
セスを許される前に比較的短時間だけ中断される。勿
論、２つのリフレッシュが行われた後、カウンタ８０は
リフレッシュ要求の蓄積を継続し、カウンタが再び４１
に達したとき、また高優先順位のアクセスが依然進行中
である場合、メモリコントローラは再び次の連続する２
つのローアドレスに対するバーストリフレッシュと高優
先順位アクセスとを中断することになろう。上記ブロッ
ク化されたバーストリフレッシュと高優先順位要求の動
作は図７と図８の波形中に示されている。
【００４５】メモリコントローラ６６とそれに関連する
回路の上記説明は例示的であって当業者は一連の異なる
実施例を想到できると思われる。例えば、上記メモリコ
ントローラ６６の機能は複数の個別の論理デバイスによ
り実行するか、殊にＬＳＩ半導体装置内に具体化するこ
とができる。同様にして、メモリコントローラ６６と関
連する各種要素をかかるＬＳＩ装置内に内蔵することも
できるし、しなくともよい。例えば、リフレッシュ要求
カウンタ８０やタイマ７４を装置の外部におくこともで
きる。更に、システムバス１０の活動を監視及び制御さ
せるようにした別の装置、例えば、バス１０上の或るエ
ージェントがメモリ６０に対するアクセス要求を行った
ときにＲ／Ａをアサートする働きをする装置のような装
置とともにメモリコントローラ６６を動作させるように
できることも理解すべきである。また、例として、ＳＣ
３＊とＳＣ４＊信号線はバス１０からメモリコントロー
ラに直接接続せずに、他の論理素子によりバッファ記憶
されるか修正されるようにしてもよい。
回路の上記説明は例示的であって当業者は一連の異なる
実施例を想到できると思われる。例えば、上記メモリコ
ントローラ６６の機能は複数の個別の論理デバイスによ
り実行するか、殊にＬＳＩ半導体装置内に具体化するこ
とができる。同様にして、メモリコントローラ６６と関
連する各種要素をかかるＬＳＩ装置内に内蔵することも
できるし、しなくともよい。例えば、リフレッシュ要求
カウンタ８０やタイマ７４を装置の外部におくこともで
きる。更に、システムバス１０の活動を監視及び制御さ
せるようにした別の装置、例えば、バス１０上の或るエ
ージェントがメモリ６０に対するアクセス要求を行った
ときにＲ／Ａをアサートする働きをする装置のような装
置とともにメモリコントローラ６６を動作させるように
できることも理解すべきである。また、例として、ＳＣ
３＊とＳＣ４＊信号線はバス１０からメモリコントロー
ラに直接接続せずに、他の論理素子によりバッファ記憶
されるか修正されるようにしてもよい。
【図１】図１は複数のエージェントが接続されたシステ
ムバス１０のブロック線図であり、バス１０を構成する
各種タイプの信号群を示した図である。
ムバス１０のブロック線図であり、バス１０を構成する
各種タイプの信号群を示した図である。
【図２】図２はバス１０に接続されたエージェントに対
して使用される典型的ＤＲＡＭのブロック図である。
して使用される典型的ＤＲＡＭのブロック図である。
【図３】図３は図２のＤＲＡＭにアクセスするために使
用される典型的なＲａｓ＊−Ｃａｓ＊メモリアクセスサ
イクルを示す簡略タイミング図である。
用される典型的なＲａｓ＊−Ｃａｓ＊メモリアクセスサ
イクルを示す簡略タイミング図である。
【図４】図４は本発明の一つの特徴であるページモード
メモリアクセスサイクルを示す簡略タイミング図であ
る。
メモリアクセスサイクルを示す簡略タイミング図であ
る。
【図５】図５はメモリ６０に接続されたメモリコントロ
ーラ６６とその他の回路を示すブロック図である。
ーラ６６とその他の回路を示すブロック図である。
【図６】図６はページクロス（page crossing）信号の
検出結果を示すタイミング線図である。
検出結果を示すタイミング線図である。
【図７】図７はメモリ６０のバーストリフレッシュを示
すタイミング線図である。
すタイミング線図である。
【図８】図８は高優先順位ローカルプロセッサによるア
クセス中のメモリ６０のリフレッシュを示すタイミング
線図である。
クセス中のメモリ６０のリフレッシュを示すタイミング
線図である。
Claims (2)
- 【請求項１】 システムバス（１０）により電気的に結
合された少なくとも１つのリクエスト側エージェント
（１２）と応答側エージェント（１６）とを有し、前記
リクエスト側エージェントは、前記応答側エージェント
のメモリ（２０、６０）に前記システムバスを介してデ
ータを記憶するため及び検索するために前記メモリに対
するアクセスを要求し、前記メモリはメモリバス（ＲＡ
Ｓ、ＣＡＳ）によって前記応答側エージェントに結合さ
れており、前記メモリバスは前記システムバスから分離
しているデータ処理システムにおいて使用されるメモリ
制御装置であって、 前記システムバスに結合され、前記応答側エージェント
の前記メモリに対するアクセスサイクルを開始する要求
を検出するリクエスト検出手段（６６）であって、前記
要求は前記システムバスを通じて前記リクエスト側エー
ジェントによって生成される、リクエスト検出手段と、 前記メモリバスに結合され、前記リクエスト検出手段に
応答し、複数の連続的な読み出しアクセス又は書き込み
アクセスを行い、読み出しアクセスに対して前記システ
ムバスへデータを出力し、書き込みアクセスに対して前
記システムバスからデータを入力するために前記応答側
エージェントの前記メモリへ順次アクセスするために、
前記メモリバスを通じて複数のメモリアドレス制御信号
をアサートする送出手段（６６）であって、前記制御信
号が少なくともローアドレスに関連するローアドレスス
トローブ信号と、コラムアドレスに関連するコラムアド
レスストローブ信号とを含む、送出手段と、 前記メモリに対するアクセスサイクルの完了を検出する
アクセス終了検出手段（６６）であって、前記システム
バスに結合され、前記システムバスを通じての前記リク
エスト側エージェントにより発生されるサイクル終了制
御信号の論理状態に応答する、アクセス終了検出手段
と、を備え、 前記送出手段が、前記メモリ内のデータのページを示す
ローアドレスとともにローアドレスストローブ信号をア
サートすることによってメモリアドレス制御信号をアサ
ートし、その後、前記システムバス上の前記リクエスト
側エージェントによっての使用のために前記メモリバス
を通じて複数のコラムアドレスとともにコラムアドレス
ストローブ信号をアサート及びアサート解除してページ
モード形式のメモリアクセスを実行する、 ことを特徴とするメモリ制御装置。 - 【請求項２】 システムバス（１０）により電気的に結
合された少なくとも１つのリクエスト側エージェント
（１２）と応答側エージェント（１６）とを有し、前記
応答側エージェントが更にメモリバス（ＲＡＳ、ＣＡ
Ｓ）を通じてメモリ（２０、６０）に結合され、前記シ
ステムバスから分離したアクセス用のバス（６８、７
４）を通じて前記メモリに電気的に結合されたプロセッ
サ（８６）を有するデータ処理システムにおいて使用さ
れるメモリ制御装置であって、 前記システムバスに結合され、前記システムバスを通じ
て行われるリクエスト側エージェントの要求又は前記ア
クセス用のバスを通じて行われる前記プロセッサの要求
に応答し、前記応答側エージェントの前記メモリに対す
るアクセスサイクルを開始するリクエスト検出手段（６
６）と、 前記メモリバスに結合され、前記リクエスト検出手段に
応答し、複数の連続的な読み出しアクセス又は書き込み
アクセスを行い、読み出しアクセスに対して前記システ
ムバス又は前記アクセス用のバスへデータを出力し、書
き込みアクセスに対して前記システムバス又は前記アク
セス用のバスからデータを入力するために前記応答側エ
ージェントの前記メモリへ順次アクセスするために、前
記メモリバスを通じて複数のメモリアドレス制御信号を
アサートする送出手段（６６）であって、前記制御信号
が少なくともローアドレスに関連するローアドレススト
ローブ信号と、コラムアドレスに関連するコラムアドレ
スストローブ信号とを含む、送出手段と、 前記メモリに対するアクセスサイクルの完了を検出する
アクセス終了検出手段（６６）であって、前記システム
バスに結合され、前記システムバスを通じての前記リク
エスト側エージェントにより発生されるサイクル終了制
御信号の論理状態に応答する、アクセス終了検出手段
と、を備え、 前記送出手段が、前記メモリ内のデータのページを示す
ローアドレスとともにローアドレスストローブ信号をア
サートすることによってメモリアドレス制御信号をアサ
ートし、その後、前記システムバス上の前記リクエスト
側エージェントによる使用のため及び前記アクセス用の
バスに結合された前記プロセッサによる使用のために前
記メモリバスを通じて複数のコラムアドレスとともにコ
ラムアドレスストローブ信号をアサート及びアサート解
除してページモード形式のメモリアクセスを実行する、 ことを特徴とするメモリ制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/098,449 US4918645A (en) | 1987-09-17 | 1987-09-17 | Computer bus having page mode memory access |
| US98449 | 1987-09-17 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23336788A Division JP3290650B2 (ja) | 1987-09-17 | 1988-09-17 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002132701A true JP2002132701A (ja) | 2002-05-10 |
Family
ID=22269330
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23336788A Expired - Lifetime JP3290650B2 (ja) | 1987-09-17 | 1988-09-17 | メモリ制御装置 |
| JP2001270014A Pending JP2002132701A (ja) | 1987-09-17 | 2001-09-06 | メモリ制御装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23336788A Expired - Lifetime JP3290650B2 (ja) | 1987-09-17 | 1988-09-17 | メモリ制御装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4918645A (ja) |
| EP (1) | EP0307945B1 (ja) |
| JP (2) | JP3290650B2 (ja) |
| AU (1) | AU610226B2 (ja) |
| CA (1) | CA1304523C (ja) |
| DE (1) | DE3885985T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5301278A (en) * | 1988-04-29 | 1994-04-05 | International Business Machines Corporation | Flexible dynamic memory controller |
| US5159676A (en) * | 1988-12-05 | 1992-10-27 | Micron Technology, Inc. | Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws |
| EP0548077B1 (en) * | 1990-01-05 | 2002-04-24 | Sun Microsystems, Inc. | High speed active bus |
| US5301299A (en) * | 1990-06-07 | 1994-04-05 | Intel Corporation | Optimized write protocol for memory accesses utilizing row and column strobes |
| US5479640A (en) * | 1990-08-31 | 1995-12-26 | International Business Machines Corporation | Memory access system including a memory controller with memory redrive circuitry |
| EP0513519A1 (en) * | 1991-05-15 | 1992-11-19 | International Business Machines Corporation | Memory system for multiprocessor systems |
| US5630163A (en) * | 1991-08-09 | 1997-05-13 | Vadem Corporation | Computer having a single bus supporting multiple bus architectures operating with different bus parameters |
| US5253214A (en) * | 1991-09-27 | 1993-10-12 | Eastman Kodak Company | High-performance memory controller with application-programmable optimization |
| US5615355A (en) * | 1992-10-22 | 1997-03-25 | Ampex Corporation | Method and apparatus for buffering a user application from the timing requirements of a DRAM |
| US5430680A (en) * | 1993-10-12 | 1995-07-04 | United Memories, Inc. | DRAM having self-timed burst refresh mode |
| EP0692764B1 (en) * | 1994-06-17 | 2000-08-09 | Advanced Micro Devices, Inc. | Memory throttle for PCI master |
| US5557577A (en) * | 1995-05-01 | 1996-09-17 | Apple Computer, Inc. | System and method for performing wake-up operations to a memory |
| US5557578A (en) * | 1995-05-01 | 1996-09-17 | Apple Computer, Inc. | Dynamic memory refresh controller and method |
| US5873114A (en) * | 1995-08-18 | 1999-02-16 | Advanced Micro Devices, Inc. | Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles |
| US5765203A (en) * | 1995-12-19 | 1998-06-09 | Seagate Technology, Inc. | Storage and addressing method for a buffer memory control system for accessing user and error imformation |
| US6009019A (en) * | 1998-02-05 | 1999-12-28 | S3 Incorporated | Real time DRAM eliminating a performance penalty for crossing a page boundary |
| DE19846914C2 (de) * | 1998-10-12 | 2003-10-02 | Oce Printing Systems Gmbh | Datenbus und Verfahren zum Kommunizieren zweier Baugruppen mittels eines solchen Datenbusses |
| KR100349851B1 (ko) * | 1999-12-06 | 2002-08-22 | 현대자동차주식회사 | 배기가스 저감을 위한 인젝터 |
| JP2004013618A (ja) * | 2002-06-07 | 2004-01-15 | Renesas Technology Corp | 同期型半導体記憶装置のアクセス制御装置 |
| US7290086B2 (en) * | 2003-05-28 | 2007-10-30 | International Business Machines Corporation | Method, apparatus and program storage device for providing asynchronous status messaging in a data storage system |
| JP2005310245A (ja) * | 2004-04-20 | 2005-11-04 | Seiko Epson Corp | メモリコントローラ、半導体集積回路装置、マイクロコンピュータ及び電子機器 |
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|---|---|---|---|---|
| JPS6048077B2 (ja) * | 1978-05-29 | 1985-10-25 | 日本電気株式会社 | メモリリフレツシユ制御方式 |
| JPS57132256A (en) * | 1981-02-09 | 1982-08-16 | Sony Corp | Memory device |
| JPS6061992A (ja) * | 1983-09-14 | 1985-04-09 | Nec Corp | 擬似スタティックメモリ |
| JPS60103590A (ja) * | 1983-11-11 | 1985-06-07 | Nec Corp | リフレツシユ制御装置 |
| JPS6134793A (ja) * | 1984-07-27 | 1986-02-19 | Hitachi Ltd | ダイナミツクメモリ装置における診断及びエラ−訂正装置 |
| US4601018A (en) * | 1985-01-29 | 1986-07-15 | Allen Baum | Banked memory circuit |
| JPS61227295A (ja) * | 1985-03-30 | 1986-10-09 | Toshiba Corp | 半導体記憶装置 |
| US4701843A (en) * | 1985-04-01 | 1987-10-20 | Ncr Corporation | Refresh system for a page addressable memory |
| JPS6211977A (ja) * | 1985-07-10 | 1987-01-20 | Toshiba Corp | 画像メモリ |
| US4754425A (en) * | 1985-10-18 | 1988-06-28 | Gte Communication Systems Corporation | Dynamic random access memory refresh circuit selectively adapted to different clock frequencies |
| US4725987A (en) * | 1985-10-23 | 1988-02-16 | Eastman Kodak Company | Architecture for a fast frame store using dynamic RAMS |
| US4700330A (en) * | 1985-10-30 | 1987-10-13 | Digital Equipment Corporation | Memory for a digital data processing system including circuit for controlling refresh operations during power-up and power-down conditions |
| US4691303A (en) * | 1985-10-31 | 1987-09-01 | Sperry Corporation | Refresh system for multi-bank semiconductor memory |
-
1987
- 1987-09-17 US US07/098,449 patent/US4918645A/en not_active Expired - Lifetime
-
1988
- 1988-08-24 AU AU21497/88A patent/AU610226B2/en not_active Expired
- 1988-09-16 EP EP88115235A patent/EP0307945B1/en not_active Expired - Lifetime
- 1988-09-16 CA CA000577633A patent/CA1304523C/en not_active Expired - Lifetime
- 1988-09-16 DE DE3885985T patent/DE3885985T2/de not_active Expired - Lifetime
- 1988-09-17 JP JP23336788A patent/JP3290650B2/ja not_active Expired - Lifetime
-
2001
- 2001-09-06 JP JP2001270014A patent/JP2002132701A/ja active Pending
Also Published As
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| EP0307945A2 (en) | 1989-03-22 |
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| AU610226B2 (en) | 1991-05-16 |
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| DE3885985T2 (de) | 1994-06-01 |
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