JP3290650B2 - メモリ制御装置 - Google Patents

メモリ制御装置

Info

Publication number
JP3290650B2
JP3290650B2 JP23336788A JP23336788A JP3290650B2 JP 3290650 B2 JP3290650 B2 JP 3290650B2 JP 23336788 A JP23336788 A JP 23336788A JP 23336788 A JP23336788 A JP 23336788A JP 3290650 B2 JP3290650 B2 JP 3290650B2
Authority
JP
Japan
Prior art keywords
memory
access
request
bus
agent
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP23336788A
Other languages
English (en)
Other versions
JPH01158553A (ja
Inventor
ブライアン・イー・ジェイ・ラゴイ・ジュニア
Original Assignee
エルジー・セミコン・カンパニー・リミテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=22269330&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JP3290650(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by エルジー・セミコン・カンパニー・リミテッド filed Critical エルジー・セミコン・カンパニー・リミテッド
Publication of JPH01158553A publication Critical patent/JPH01158553A/ja
Application granted granted Critical
Publication of JP3290650B2 publication Critical patent/JP3290650B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
    • G11C7/1021—Page serial bit line access mode, i.e. using an enabled row address stroke pulse with its associated word line address and a sequence of enabled column address stroke pulses each with its associated bit line address

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)
  • Bus Control (AREA)

Description

【発明の詳細な説明】 産業上の利用分野 本発明は一般にデジタルコンピュータに関し、特に、
種々のエージェント（agent）同士を相互に接続するシ
ステムバスと上記エージェント間でデータブロックの転
送を行うためのページモードメモリアクセス手段を有す
るデジタルコンピュータシステムに関する。
従来の技術 現代のコンピュータシステムは機能的に異なるタイプ
の複数の回路カード又はエージェントが一つのシステム
バスにより互いに接続されるという特徴を有している場
合が多い。かかる回路カードの設計とこれらカードを活
用するために必要なソフトウエアルーチンの作成とを容
易にするためかかるコンピュータバスは標準化されてい
るのが普通である。そのようなバスの一つはP1296とし
て知られる32ビット高性能同期バスであって、これはマ
ルチバスIIとしても一般に知られている。
かかるバスは予め定義された複数の信号線から構成さ
れるのが普通で、それらはメモリアドレスとデータをバ
スに互いに接続された２つ又はそれ以上の回路ボード間
で転送するために使用される。その他の信号線はデータ
のバス上での転送を制御したり事象に割込んだりエラー
状態用に用いられる。同様にしてエージェント間のデー
タの流れを同期するためにバスに一つもしくはそれ以上
のクロックが設けられる。かかるバスはそれに相互接続
された少なくとも一つの回路カードを有し同カードはそ
の上部にマイクロプロセッサ装置の如きデータプロセッ
サを格納することになろう。他の回路カードは大容量記
憶装置、CRT、プリンタの如き外部装置のインターフェ
ースとして入出力（I/O）回路から成る。バスに相互接
続された他のカードは大容量メモリカードでデータを記
憶したり検索するために使用されるダイナミックランダ
ムアクセスメモリ（DRAM）の如き複数のリード／ライト
メモリから成る。更に、大容量記憶装置を制御するよう
にしたカードの如き回路カードも、大容量記憶装置間を
行き来するデータを局部的にバッファに記憶するために
比較的大きなDRAMを備えると共に、大容量記憶装置を制
御するためにローカルマイクロプロセッサ装置を備える
ことができる。
発明が解決しようとする問題点 かかるバス上の回路カード同士の間で比較的大きなデ
ータブロックを転送しあうことが必要な場合には一つの
問題が生ずる。
バスは、当該バスに相互接続された回路カードの全て
に共通な共有資源であると考えられるから、かかるデー
タ転送を迅速に行ってバスの帯域幅の縮小を回避するよ
うにすることが望ましい。
バスの帯域幅を大きくするためには要求側（リクエス
ト）エージェントと応答側エージェントの両方に対して
先入先出（FIFO）バッファを設ける方法が従来より知ら
れている。例えば、リクエストエージェントは応答側エ
ージェントに対して、応答側エージェントのローカルメ
モリからデータブロックを読み出してその後にバスを介
してリクエストエージェントに伝送してもらいたい旨を
通知する。それに応えて応答側エージェントは所望のメ
モリロケーションにアクセスしその内部に格納されたデ
ータを応答側エージェントのFIFO内にロードし、その後
データはFIFOからバスを介してリクエストエージェント
のFIFOに伝送され、そこからリクエストエージェントは
そのデータを抽出しローカルメモリ内に記憶する。以上
より理解できるように、かかるFIFOバッファを使用する
ことによって該システムは余分のコストと複雑さを加え
ることになる。更に、利用可能なFIFOバッファの記憶容
量は所望のデータブロックの大きさを転送する上で不十
分となるおそれがあり、その結果FIFOに２倍もしくはそ
れ以上のデータを十分ロードできるようにする必要が生
ずる。
他のシステムの場合、従来よりメモリインターリーブ
を活用してバスのデータ転送速度を向上させる方法が知
られている。しかしながら、メモリインターリーブ法の
場合もシステムコストが大きくなるおそれがある。同時
にメモリインターリーブ法はある一定のタイプのデータ
転送速度しか向上させることができないという欠点があ
る。
高帯域幅のバスを得る若しくは維持する問題はまた、
もしメモリ装置がDRAM装置の場合、メモリ装置を周期的
にリフレッシュする必要性と関連している。このリフレ
ッシュの必要性のため、リフレッシュを行うためにブロ
ックデータの転送を中断する必要がある。同様に、もし
エージェント上にローカルプロセッサが設けられておれ
ば、そのローカルプロセッサもメモリにアクセスする必
要があるため、エージェント同士の間でのデータの転送
と干渉しあうおそれがある。
問題点を解決する手段 上記問題点とその他の利点は一本のシステムバスによ
り電気的に共に接続された少なくとも１つの要求する側
のエージェント（以下リクエスト側エージェントと称す
る）と応答（する側の）エージェントを有するデータ処
理システム中に使用されるメモリ制御装置によって、克
服ないし実現され、上記リクエスト側エージェントは応
答側エージェントのメモリにアクセスを要求しその内部
のデータをシステムバスを介して記憶及び検索する。メ
モリ制御装置は、応答側エージェントのメモリに対する
アクセスサイクルを開始するためのリクエストを検出す
る手段と、該リクエスト検出手段に応答して複数のメモ
リアドレス制御信号を送出（アサート、assert）して応
答側エージェントのメモリを順次アクセスする手段と、
上記メモリに対するアクセスサイクルの完了を検出する
手段とから成り、上記制御信号はロー（行）アドレスに
関連する少なくとも一つのローアドレスストローブ（信
号）と、コラム（列）アドレスに関連するコラムアドレ
スストローブ（信号）とから成り、上記完了検出手段が
リクエスト側エージェントにより生成されたサイクル終
了制御信号の論理状態に応答するようになっている。
本発明による上記メモリアドレス制御信号送出手段は
メモリ内の１ページデータを表わすローアドレスと共に
ローアドレスストローブ信号を複数回送出（アサート）
することによってメモリアドレス制御信号をアサート
し、その後、複数のコラムアドレスと共にコラムアドレ
スストローブ信号をアサートしたり、デアサート（deas
sert、アサート解除）したりしてページモード形式のメ
モリアクセスを実行する。
本発明の方法によれば一本のシステムバスにより共に
電気的に接続される少なくとも一つのリクエスト側エー
ジェントと応答側エージェントを有するデータ処理シス
テム内に使用されるメモリ制御方法であって、リクエス
ト側エージェントが応答側エージェントのメモリにアク
セスを要求してその内部のデータをシステムバスを介し
て記憶及び検索するようになった方法が開示される。上
記方法は応答側エージェントのメモリに対するアクセス
サイクルを開始するための要求を検出する段階、複数の
メモリアドレス制御信号をアサートして応答側エージェ
ントのメモリにアクセスする段階、メモリに対するアク
セスサイクルの完了を検出する段階より成る。
上記制御信号はローアドレスに関連する少なくとも一
つのローアドレスストローブ（信号）とコラムアドレス
に関連するコラムアドレスストローブ（信号）とから成
り、上記完了検出手段はリクエスト側エージェントが発
生したサイクル終了制御信号の論理状態に応答する。上
記メモリアドレス制御信号アサート段階は、メモリ内の
１ページのデータを表示するローアドレスと共にローア
ドレスストローブ信号をアサートし、その後、複数のコ
ラムアドレスと共にコラムアドレスストローブ信号をア
サート及びデアサートしてページモード形式のメモリア
クセスを行うことによって行われる。
実施例 本発明の方法と装置は本文中ではマルチバスIIの環境
の文脈で説明するけれども、本発明はバス上に相互接続
された少なくとも２つのエージェント同士の間でデータ
を転送しあうバスを有する多くのデジタルコンピュータ
システムでも実施可能なことを理解すべきである。
マルチバスIIの動作特性は「高性能32ビットバス標準
P1296（High Performance 32−Bit Bus Standard P129
6）」と題する文書中に説明されている。上記文書はIEE
Eマイクロプロセッサ標準委員会P1296作業グループ（th
e IEEE microprocessor standards committee P1296 wo
rking group）により作成されたものであるが（1986年
６月20日、草案（draft）2,0）これを本文に採用する。
さて第１図について述べると、バス10とそれに接続さ
れた複数のエージェント12−14から成るデジタルコンピ
ュータシステム１の一部がブロック線図で示してある。
第１図に示す如く、リクエスト側エージェント12と応答
側エージェント14、16とはバス10に対して双方向に接続
されている。リクエスト側エージェント12はダイナミッ
クランダムアクセスメモリ（DRAM）から成るローカルメ
モリ18を有する。応答側エージェント16も同様にDRAMよ
り成るローカルメモリ20を有するように描かれている。
応答側エージェント16には大容量記憶装置22も接続され
ていて、同装置22は良く知られたウインチェスタ若しく
はフロッピ磁気ディスクより成り、データとプログラム
の情報を大量にストアする。
第１図には、リクエスト側エージェントが１つと応答
側エージェント14及び16が２つ示されているが、かかる
デジタルコンピュータシステムは複数のリクエスト側エ
ージェントと複数の応答側エージェントをバスに接続で
きることを理解されたい。更にシステム１の作業中ある
時にはリクエスト側エージェント12が応答側エージェン
トとなり、応答側エージェント16がリクエスト側エージ
ェントとなることができることも理解されたい。一つの
エージェントを応答側エージェントとして特徴づけるか
リクエスト側エージェントとして特徴づけるかは以下に
述べるような一定のバス信号によって行われる。
かかるシステムの動作例として、もしシステム１がワ
ード処理システムである場合、リクエスト側エージェン
ト12は中央コンピュータボードとし、応答側エージェン
ト16はディスク制御ボードとして、同ボードが大容量記
憶装置22からドキュメントデータを記憶及び検索するよ
うにすることができる。かかるシステムにおいて、オペ
レータはキーボードその他の手段を介して中央コンピュ
ータボード上のプログラムと対話することができる。上
記プログラムはオペレータが大容量記憶装置22上に記憶
されたドキュメントデータを入力するワード処理プログ
ラムを具体化する。かかるドキュメントデータはデータ
ページとして編成できるけれども、一定のブロックサイ
ズのデータを利用して、2Kバイトデータの如き視覚表示
ドキュメントページを表すことができることが判る。か
くして、かかるシステムではデータブロックをバス10を
介して2Kバイトブロックとして転送してドキュメントデ
ータのページをシステム内で転送しやすくすることが望
ましいということも判る。
バス10は96本の導線より成り、異なる動きを有する群
に分割される。
中央制御信号群24はリセット信号や初期化制御信号の
如きシステム全体にわたる信号を提供する。マルチバス
IIには８個の中央制御信号が規定され、そのうちの幾つ
かはシステムを初期化するための１つのリセット信号と
２つのクロック信号、即ちバスクロック（BCLK＊）と中
央クロック（CCLK＊）である。
然しながら、システムによってはシステムクロック
（SCLK＊）24a（第５図に示す）の如き第３のクロック
信号を設けることが望ましいかもしれない。例えば、マ
ルチバスIIはバス内のデータ転送が1BCLK＊サイクルを
必要とし、CCLK＊がBCLK＊の周波数の２倍となるような
仕様となっている。かくして、もしBCLK＊が10MZHであ
れば、CCLK＊は20MHZであり、一つのバスデータ転送は2
00ナノ（ｎ）秒を要することになる。然しながら、シス
テムによってはBCLK＊を5MHZで動作させ、CCLK＊を10MH
Zで動作させることが望ましいが、バスデータ転送を行
わせるために1BCLK＊サイクルを必要とする。更に、か
かるシステムでは、バスに接続された複数のエージェン
トに高周波バスタイミング信号その他の信号を発生させ
るために20MHZで動作するSCLK＊24aのようなより高周波
数のクロック信号を提供することが望ましい。
調停（arbitration）サイクル信号群26は７つの信号
線より成り、一つはバス上の各エージェント間のワイヤ
OREDであるバス要求（BREQ＊）である。バス10にアクセ
スを要求するエージェントは何れもBREQ＊をアサートし
てアクセスを許諾される必要がある。アクセスは第１図
に示していないが調停論理回路により許諾されるのが普
通である。バスに対するアクセスを要求するエージェン
トにより、６個の調停識別信号ARB0＊−ARB5＊が駆動さ
れるが、これらの信号は調停コントローラに対する入力
となる。
アドレス／データバス信号群28はデータリード／ライ
トバス転送のためにアドレス信号、データ信号およびパ
リティ信号を供給する。全部で36個のアドレス／データ
バス信号があり、そのうち32はマルチプレックスアドレ
ス／データバス信号（AD0＊−AD31）であり、４つはデ
ータのバイトと関連するパリティ信号、即ちPAR0＊−PA
R3＊である。
エクセプションサイクル信号群30はバス転送サイクル
を終了させるために使用されるエラー検出を行う。２つ
の非常サイクル信号、即ち、バスエラー信号（BUSERR
＊）及びタイムアウト信号（TIMOUT＊）がある。
システム制御信号群32はバスを通じてアドレス及びデ
ータを転送するために用いられる制御信号を供給する。
マルチバスIIには10個のシステム制御信号SC0＊−SC9＊
が存在する。バス転送サイクルの要求フェーズ（相）
中、リクエスト側エージェント12は応答側エージェント
16の如き応答側エージェントにコマンド情報を提供する
ためにSC0＊ないしSC9＊を駆動する。バス転送サイクル
の応答相中、リクエスト側エージェントはSC9＊とSC0＊
−SC3＊を駆動する方、応答側エージェントはSC8＊とSC
4＊−SC7＊を駆動して、リクエスト側と応答側のエージ
ェントの間のハンドシェーキング及び状態情報を提供す
る。
一般に、マルチバスIIはメッセージタイプの如き異な
るタイプの複数のデータ転送をサポートする。これらの
メッセージタイプは求められなかった複数のメッセージ
タイプでもよい。
更にメモリスペースのデータの転送も行うことができ
る。最大64Kバイトまでのデータ転送がバスによりサポ
ートされる。然しながら、従来の多くのシステムのバス
のデータ転送は32バイトパケットに制限される。各エー
ジェントでは先入先出（FIFO）バッファが使用されるの
が普通で、応答側エージェントでFIFOバッファにデータ
が十分ロードされた後、データはバス10へ転送され、そ
こでリクエスト側エージェントのFIFOバッファにより受
け取られる。先に述べた如く、かかるFIFOバッファを使
用するとシステムのコストと複雑さが大きくなる。更
に、FIFOバッファに十分ロードしたりFIFOバッファから
アンロードするには相当の時間が必要である。
ここで第２、３、４図を見ると、データインとデータ
アウト信号線と複数のアドレス線AD0〜AD8を有する良く
知られたDRAMが示されている。DRAM40はまたRas＊、CAS
＊、およびR/Wの信号制御線を有する。最小数の入力信
号ピン、従って小パッケージサイズの大容量データ記憶
装置を得るために、かかるDRMAはアドレス線を多重化す
ることによって、装置の操作中のある時にはアドレス線
がRas＊の制御の下にローアドレス線として特徴付けら
れ、サイクル中の別の時にはCas＊の制御の下にコラム
アドレス線として特徴付けられるようになっている。第
２図に示す装置は９個のアドレス信号ピンを有し、全部
で18のアドレス入力を有し、全部で256Kビットのメモリ
ロケーションを有する装置を作りだす。もちろん、他の
DRAMは64Kや1Mビット装置の如き９アドレス以下もしく
は以上の入力を有することができ、他の装置は４ビット
データを同時に記憶したり検索するようになった装置の
ように、１ビット以上のデータを記憶することができ
る。
第３図に示すように、かかるDRAMの従来のアドレッシ
ングモードは、RAM内でAD0−AD8上に現れるローアドレ
ス線をラッチするためにRas＊が出される結果になる。R
as＊のアサートに次いでアドレス線AD0−AD8の状態は所
望のコラムアドレスにスイッチされ、Cas＊がアサート
される（44）。また、Cas＊のアサートは、R/W＊の状態
に応じて、指定されたローとコラムのアドレスにおける
データビットを装置内に記憶するか又は装置から読み出
すかをするのが典型的である。
第４図にはページモードタイプのアクセスとして知ら
れるもう一つのタイプのアドレス指定ノードが示されて
いる。上記ノードではRas＊が46で一度アサートされ、
装置内のローアドレスをラッチする。その後、コラムア
ドレスを繰返し変化させ、Cas＊を複数回（48−58）ア
サートしてデータを記憶もしくは検索する。ローアドレ
ス線は装置内のデータビットページを定義すると考えら
れるから、Cas＊を複数回アサートして従来のRas＊−Ca
s＊タイプのサイクルよりも著しく迅速にデータページ
内を「スクロール」することができる。かかるページモ
ードアクセスは、データが順次アクセスされる場合、即
ちコラムアドレスが各アクセスにつき一つだけ増分もし
くは減分される場合に特に便利である。もちろん、非順
次ページモードアドレスも可能であり、ある種の用途に
は望ましいかもしれない。
本発明の方法と装置によると、このページモードタイ
プのアクセスサイクルを使用して、少なくともメモリス
ペースタイプのデータ転送についてシステムバスの帯域
幅を大きくする。バス間にデータを転送するために従来
のRas＊−Cas＊タイプのサイクルを活用する方法が知ら
れているから、それぞれのメモリアクセスに対してRas
＊のアサートによりひき起こされる遅延のために、上記
FIFOバッファを使用して一時的にデータをバッファ記憶
する必要があることが多い。本発明によれば、ページモ
ードタイプのアクセスを使用して、出入りするデータに
ついてローカルのバッファ記憶の必要を除去して所望の
バス帯域幅を維持することにより、より高速のメモリア
クセスサイクルを得ることができる。
さて第５図について見ると、本発明の実施例が示され
ている。メモリ60はバンク1 62とバンク2 64として編成
したDRAM装置の如きメモリ装置の２つのバンクから構成
される。両バンク間の選択はそれぞれバンク１とバンク
２に対する入力であるRas0＊とRas1＊の信号線により行
われる。
バンク62と64はそれぞれバイト編成のメモリ装置の４
つのサブバンクより構成される。バンク内の特定バイト
の選択はCas0＊−Cas3＊の信号線の状態により行われ
る。特定のアドレス指定モードはメモリコントローラ66
に対する入力であるA0、A1、W0およびW1の信号線の状態
により決定される。これらの信号線は、例えば、各種の
メモリアドレスバス68のアドレス信号とシステム制御信
号群32の制御信号である。上記信号の状態はメモリコン
トローラ66と関連するデコーダ70によりデコードされ、
メモリ転送の幅と選択されたメモリ装置のコラムを選択
する。デコーダ70の動作を記述する真理値表を以下に示
す。
真理値表１ WD1 WD0 メモリ転送幅 ０ ０ 32ビット ０ １ 24ビット １ ０ 16ビット １ １ 8ビット 真理値表２ WD1 WD0 A1 A0 CAS3＊ CAS2＊ CAS1＊ CAS0＊ ０ ０ ０ ０ １ １ １ １ ０ ０ ０ １ １ １ １ ０ ０ ０ １ ０ １ １ ０ ０ ０ ０ １ １ １ ０ ０ ０ ０ １ ０ ０ ０ １ １ １ ０ １ ０ １ １ １ １ ０ ０ １ １ ０ １ １ ０ ０ ０ １ １ １ １ ０ ０ ０ １ ０ ０ ０ ０ ０ １ １ １ ０ ０ １ ０ １ １ ０ １ ０ １ ０ １ １ ０ ０ １ ０ １ １ １ ０ ０ ０ １ １ ０ ０ ０ ０ ０ １ １ １ ０ １ ０ ０ １ ０ １ １ １ ０ ０ １ ０ ０ １ １ １ １ １ ０ ０ ０ また、メモリコントローラ66に対するR0入力はアドレ
ス線とすることができ、その状態はバンク１かバンク２
の何れかを選択してRas0＊若しくはRas1＊を介してアク
セスする。
リクエスト／肯定応答（アクノレッジ）（R/A）入力
信号は双方向信号であって、コントローラ66が動作静止
状態にある場合にはメモリコントローラ66に対する入力
となるのが普通である。メモリ60に対するアクセスの要
求が順次データ転送の要求相中にリクエスト側エージェ
ントにより行われた場合、R/A信号線は外部ロジック
（図示せず）によりローパルス状態となる。メモリアク
セスに対するかかるリクエストを行った後、R/A信号線
は外部ロジックにより解放され、メモリリクエスト／肯
定応答サイクル中にコントローラ66により駆動される。
リクエストに応答してメモリコントローラ66はリード／
ライト（RW）入力の状態と共にA0、A1、W0、W1、および
R0ラインの状態に従ってメモリ60にアクセスする。その
後、メモリコントローラ66はR/Aを論理ローの信号レベ
ルに駆動してメモリアクセスに対して肯定応答する。メ
モリアクセスを開始後、メモリコントローラ66は、EOC
信号線（バス信号SC2＊）がサイクル終了の状態を示す
べく信号がアサートされるまで、繰返しメモリをアクセ
スする。EOCがアサートされると、メモリコントローラ6
6には現在のメモリアクセスが順次データ転送の応答相
の最終的メモリアクセスであることが知らされる。
ここで第６図について述べると、順次データ転送の応
答相中にコントローラ66によって行われるメモリ60に対
する連続的メモリアクセスの一部を示すタイミング線図
が示されている。同図より判る通り、各アクセスにつき
R/A信号線はコントローラ66により低（ロー）の方に駆
動され、その後に解放される。これらのメモリサイクル
中、本発明に従うと、Ras＊ラインはアサートされた状
態、又はロー（低）状態に維持され、Cas＊ラインは繰
返しトグルされてページモードメモリアクセスサイクル
を実現する。連続ページモードアクセスサイクル中、SC
4＊信号線がメモリコントローラ66によりアサートさ
れ、リクエスト側のエージェントに、応答者がレディ状
態にあること、即ちメモリモントローラ66が要求者のた
めにデータにアクセス中であることを通知する。メモリ
コントローラにより出力されるDENO信号線は、データが
メモリ60から読出される時に、メモリデータバス74から
のデータをシステムバス10上へ配置するためにバッファ
72をイネーブルにするために用いられる。
第６図について述べると、本発明の特徴であるページ
モードタイプのメモリアクセスは高いバス帯域幅を提供
するのに有利であることがわかる。Ras＊信号線は各メ
モリアクセスにつき駆動される必要がないから、各Cas
＊と共にRas＊のアサーション（アサート）によりひき
起こされる余分の遅れが排除されるため、メモリ60との
間のデータブロックの転送全体の速度を増加することが
できる。
第２図に示したDRAMの場合、所与のデータページはRa
s＊信号と関連する９本のローアドレス線によって特徴
付けられる。そのため、DRAMは512のデータページから
成ることが判る。同様にして、各ページはCas＊信号と
関連する９本のコラムアドレス線のために512のメモリ
ロケーションを有する。もし所望のデータブロックサイ
ズが512バイトを超えるならば、装置内で１つの以上の
データページをアクセスする必要がある。本発明の場
合、このことは、コラムアドレス線がそれぞれロジック
１の状態にあるときにそれを検出するための９個の入力
を有するナンド（nand）ゲートであるメモリコラムアド
レスデコーダ76により行うことができる。かくして、デ
コーダ76の出力はメモリコントローラ66に対する入力で
あるページクロス検出（PC）信号となる。このことは第
６図に時刻T1で示されている。そこではPC＊はデコーダ
76によりローに駆動される。それに応答してそのメモリ
アクセスは完了し、Ras＊信号線がR/A信号及びSC4＊と
共にメモリコントローラ66によりハイ（高）の方に駆動
される。このメモリコントローラ66の動作は、応答者レ
ディハンドシエーク信号SC4＊のデアサートを介して、
応答者がすでにレディ状態にないことがデータを受け取
るエージェントに対して通知される。Ras＊がデアサー
トされた場合、アドレスラッチ77内のローアドレスは例
えば１だけ増進され、メモリ装置内の次の連続するデー
タページを選択する。その後、時刻T3でRAS＊がアサー
トされることによって新たなローアドレスをメモリ装置
内へラッチし、ページモードメモリアクセスサイクルが
以前同様開始され、SC4＊ラインが再度アサートされ、R
/Aが再度ロー状態に駆動される。
本発明の場合、メモリ60内のDRAMのリフレッシュはブ
ロック化リフレッシング法により行うことができる。タ
イマ78は13.8マイクロ秒毎に発生されるリフレッシュ要
求のように所定間隔でリフレッシュ要求を発生する。リ
フレッシュ要求はリフレッシュ要求カウンタ80によりカ
ウントされ、コンパレータ82はカウントされたリフレッ
シュ要求数が例えば24の如き所定閾値と等しいかそれを
超える時を判断する。この時コントローラ66は24個の係
属する要求の全てをバーストリフレッシュ（burst refr
esh）しようと試みることになろう。然しながら、もし
バス転送が進行中であれば、メモリコントローラ66はバ
ーストリフレッシュを行うことはない。メモリコントロ
ーラ66はバス転送が完了するまで、即ちEOCがアサート
される転送が行われるまで待機することになろう。然し
ながら、もしカウンタ80が最大数のリフレッシュ要求、
例えば41のものが係属中であることを表示した場合、バ
ス転送は中断され、バーストリフレッシュが行われる。
バス転送が中断されると、係属中のリフレッシュは全て
実行される。係属中のリフレッシュの閾値として選んだ
特定数と係属中のリフレッシュの最大数とは、閾値と最
大値の間の差により表わされる時間量がその時間内に所
定データブロックサイズを転送することができる程十分
な時間量となるように決定される。例えば、13.8マイク
ロ秒毎に行われるリフレッシュ要求の場合、24と41のリ
フレッシュ要求の間の差はほぼ234.5マイクロ秒であっ
て、それは2Kバイト（2048バイト）のバス転送操作を完
了するのに十分な量の時間であることが分かっている。
かくしてもし2Kバイトの順次バス転送操作が、24の係
属中のリフレッシュ要求が蓄積される直前に開始される
ならば、バス転送は完了するまで実行された後メモリが
リフレッシュされることになろう。例えば、最大値がカ
ウンタ80により表示された場合、バースト中には偶数の
ロー（行）、例えば42個のロー（行）がリフレッシュさ
れることが望ましい。
メモリ群をバーストリフレッシュするためにはリフレ
ッシュコントローラ83によりリフレッシュ肯定応答（RA
CK）信号が発生され、RACK信号はリフレッシュカウンタ
84をイネーブルにしてリフレッシュローアドレスをメモ
リアドレスバス上に配置するようにする。RACKは次いで
例えば24サイクルの間コントローラ83の制御を受けてハ
イとローの状態の間をトグルされることによって24のロ
ーアドレスをバーストリフレッシュする。リフレッシュ
中、RAS0＊とRAS1＊信号とが共にアサートされることに
よって両メモリバンクを同時にリフレッシュすることが
望ましい。リフレッシュローカウンタ84はRACK信号の立
上りにより増分され、各リフレッシュサイクルの完了時
にカウンタ84はリフレッシュされる次のローアドレスに
相当する値を有するようにされる。
ローカルプロセッサ86もまたそれぞれ別個のアドレス
とデータラッチ88、90を介してメモリ60にアクセスする
ことができる。同様にしてローカルプロセッサ86はメモ
リアクセス信号を発生させる働きを行う専用のメモリコ
ントローラ（図示せず）により補助される。ローカルプ
ロセッサがメモリ60に対するアクセスを許されると、AE
N1信号が駆動されてローカルプロセッサのアドレス及び
データのラッチをそれぞれメモリアドレス及びメモリデ
ータバス68、70上に対してイネーブルにする。
本発明の場合、ローカルプロセッサはまたメモリコン
トローラ66に対する入力となる高優先順位（ハイプライ
オリティ（HP））信号を与えられ、必要に応じて現在の
バス転送を中断する。それ故、HP信号によってローカル
プロセッサが現在のバス転送をオーバーライドすること
によってメモリに対してアクセスすることが可能にな
る。HP信号はそれがアサートされている間現在のバス転
送をオーバライド（override）し、それによってローカ
ルプロセッサ86が一連の連続的な高優先順位アクセスを
メモリ60に対して行うことが可能になる。
上記ブロック化リフレッシュは、一連の高優先順位ロ
ーカルプロセッサによるメモリアクセスが進行中である
場合には幾分異なった形で行われる。先に述べたよう
に、メモリコントローラ66は係属中のリフレッシュ要求
を41の最大数まで蓄積することになろう。もしこの時高
優先順位のアクセスが進行中であれば、高優先順位アク
セスは一時的にオーバライドされるが、２つのメモリリ
フレッシュだけが行われることになろう。かくしてロー
カルプロセッサによる高優先順位のアクセスはローカル
プロセッサが再びメモリ60に対するアクセスを許される
前に比較的短時間だけ中断される。勿論、２つのリフレ
ッシュが行われた後、カウンタ80はリフレッシュ要求の
蓄積を継続し、カウンタが再び41に達したとき、また高
優先順位のアクセスが依然進行中である場合、メモリコ
ントローラは再び次の連続する２つのローアドレスに対
するバーストリフレッシュと高優先順位アクセスとを中
断することになろう。上記ブロック化されたバーストリ
フレッシュと高優先順位要求の動作は第７図と第８図の
波形中に示されている。
メモリコントローラ66とそれに関連する回路の上記説
明は例示的であって当業者は一連の異なる実施例を想到
できると思われる。例えば、上記メモリコントローラ66
の機能は複数の個別の論理デバイスにより実行するか、
殊にLSI半導体装置内に具体化することができる。同様
にして、メモリコントローラ66と関連する各種要素をか
かるLSI装置内に内蔵することもできるし、しなくとも
よい。例えば、リフレッシュ要求カウンタ80やタイマ74
を装置の外部におくこともできる。更に、システムバス
10の活動を監視及び制御させるようにした別の装置、例
えば、バス10上の或るエージェントがメモリ60に対する
アクセス要求を行ったときにR/Aをアサートする働きを
する装置のような装置とともにメモリコントローラ66を
動作させるようにできることも理解すべきである。ま
た、例として、SC3＊とSC4＊信号線はバス10からメモリ
コントローラに直接接続せずに、他の論理素子によりバ
ッファ記憶されるか修正されるようにしてもよい。
【図面の簡単な説明】
第１図は複数のエージェントが接続されたシステムバス
10のブロック線図であり、バス10を構成する各種タイプ
の信号群を示した図である。 第２図はバス10に接続されたエージェントに対して使用
される典型的DRAMのブロック線図である。 第３図は第２図のDRAMにアクセスするために使用される
典型的なRas＊−Cas＊メモリアクセスサイクルを示す簡
略タイミング線図である。 第４図は本発明の一つの特徴であるページモードメモリ
アクセスサイクルを示す簡略タイミング線図である。 第５図はメモリ60に接続されたメモリコントローラ66と
その他の回路を示すブロック線図である。 第６図はページクロス（page crossing）信号の検出結
果を示すタイミング線図である。 第７図はメモリ60のバーストリフレッシュを示すタイミ
ング線図である。 第８図は高優先順位ローカルプロセッサによるアクセス
中のメモリ60のリフレッシュを示すタイミング線図であ
る。
フロントページの続き (72)発明者 ブライアン・イー・ジェイ・ラゴイ・ジ ュニア アメリカ合衆国マサチューセッツ州 01469，ウェスト・タウンゼンド，メイ ン・ストリート 511 (56)参考文献 特開 昭61−177560（ＪＰ，Ａ) 特開 昭60−41156（ＪＰ，Ａ) 特開 昭59−167766（ＪＰ，Ａ) 実開 昭60−166899（ＪＰ，Ｕ)

Claims (14)

    (57)【特許請求の範囲】
  1. 【請求項１】システムバス（10）により電気的に結合さ
    れた少なくとも１つのリクエスト側エージェント（12）
    と応答側エージェント（16）とを有し、前記リクエスト
    側エージェントは、前記応答側エージェントのメモリ
    （20、60）に前記システムバスを介してデータを記憶す
    るため及び検索するために前記メモリに対するアクセス
    を要求し、前記メモリはメモリバス（RAS、CAS）によっ
    て前記応答側エージェントに結合されており、前記メモ
    リバスは前記システムバスから分離しているデータ処理
    システムにおいて使用されるメモリ制御装置であって、 前記システムバスに結合され、前記応答側エージェント
    の前記メモリに対するアクセスサイクルを開始する要求
    を検出するリクエスト検出手段（66）であって、前記要
    求は前記システムバスを通じて前記リクエスト側エージ
    ェントによって生成される、リクエスト検出手段と、 前記メモリバスに結合され、前記リクエスト検出手段に
    応答し、複数の連続的な読み出しアクセス又は書き込み
    アクセスを行い、読み出しアクセスに対して前記システ
    ムバスへデータを出力し、書き込みアクセスに対して前
    記システムバスからデータを入力するために前記応答側
    エージェントの前記メモリへ順次アクセスするために、
    前記メモリバスを通じて複数のメモリアドレス制御信号
    をアサートする送出手段（66）であって、前記制御信号
    が少なくともローアドレスに関連するローアドレススト
    ローブ信号と、コラムアドレスに関連するコラムアドレ
    スストローブ信号とを含む、送出手段と、 前記メモリに対するアクセスサイクルの完了を検出する
    アクセス終了検出手段（66）であって、前記システムバ
    スに結合され、前記システムバスを通じての前記リクエ
    スト側エージェントにより発生されるサイクル終了制御
    信号の論理状態に応答する、アクセス終了検出手段と、 を備え、 前記送出手段が、前記メモリ内のデータのページを示す
    ローアドレスとともにローアドレスストローブ信号をア
    サートすることによってメモリアドレス制御信号をアサ
    ートし、その後、前記システムバス上の前記リクエスト
    側エージェントによっての使用のために前記メモリバス
    を通じて複数のコラムアドレスとともにコラムアドレス
    ストローブ信号をアサート及びアサート解除してページ
    モード形式のメモリアクセスを実行し、更に、 所定間隔でメモリリフレッシュ要求信号を発生する手段
    （78）と、 それぞれの前記リフレッシュ要求信号をカウントする手
    段（80）と、 前記リフレッシュ要求信号をカウントした値を所定の閾
    値と比較して、カウントされた前記リフレッシュ要求信
    号の数が前記閾値と等しくなるか又はそれを越えるとき
    にそれを判定する比較手段（82）と、 前記比較手段に応答し、複数のメモリのローをリフレッ
    シュするリフレッシュ手段（83）と、 を備える ことを特徴とするメモリ制御装置。
  2. 【請求項２】請求項１に記載のメモリ制御装置であっ
    て、前記リフレッシュ手段によりリフレッシュされる前
    記メモリのローの数は、前記リフレッシュ要求信号のカ
    ウントされた前記値と実質的に等しいことを更に特徴と
    するメモリ制御装置。
  3. 【請求項３】請求項１または２に記載のメモリ制御装置
    であって、前記リフレッシュ手段は前記送出手段に結合
    され、前記送出手段の動作に応答し、前記送出手段の動
    作中に前記メモリのリフレッシュを禁止することを更に
    特徴とするメモリ制御装置。
  4. 【請求項４】請求項３に記載のメモリ制御装置であっ
    て、 前記比較手段は、前記リフレッシュ要求信号のカウント
    された前記値を所定の最大値と比較して、カウントされ
    た前記リフレッシュ要求信号の数が前記最大値と等しく
    なるときにそれを判定する最大値比較手段を更に備え、 前記リフレッシュ手段は更に、カウントされた前記値が
    前記最大値と等しくなるときにそれを判定する前記最大
    値比較手段の動作に応答し、前記送出手段の動作を中断
    させ、前記メモリの所定の数のローをリフレッシュす
    る、 ことを更に特徴とするメモリ制御装置。
  5. 【請求項５】請求項４に記載のメモリ制御装置であっ
    て、 前記所定間隔はｎ秒であり、前記閾値はｘであり前記最
    大値はｙであり、ｘ＜ｙであり、（（ｙ−ｘ）×ｎ）に
    よって与えられる時間間隔は、所定のブロックサイズの
    データを前記リクエスト側エージェントと前記応答側エ
    ージェントとの間で転送するために必要な時間に対応す
    るように予め定められる、 ことを更に特徴とするメモリ制御装置。
  6. 【請求項６】請求項１〜５の何れかに記載のメモリ制御
    装置であって、 前記コラムアドレス線に結合された入力と、メモリペー
    ジ境界を示す前記コラムアドレスの状態を表す出力とを
    有する、メモリページ境界を検出するページ境界検出手
    段（76）と、 前記ページ境界検出手段の出力に応答し、前記ローアド
    レスストローブ信号をアサート解除し、データの別のペ
    ージを表すローアドレスを供給し、前記ローアドレスス
    トローブ信号をアサートする手段（66）と、 を更に特徴とするメモリ制御装置。
  7. 【請求項７】請求項４に記載のメモリ制御装置であっ
    て、 前記応答側エージェントは前記メモリへ結合されたロー
    カルデータ処理手段（86）を更に有し、前記メモリ制御
    装置は、 前記ローカルデータ処理手段からの高優先順位のメモリ
    アクセス要求の状態に応答し、前記リクエスト側エージ
    ェントから前記システムバスを経由で受信した要求に応
    答して行われる前記送出手段の前記メモリへのアクセス
    動作を中断させる手段（66）と、 前記の高優先順位の要求に応答し、前記ローカルデータ
    処理手段による前記メモリのアクセスを可能とする手段
    （66）と、 を更に特徴とするメモリ制御装置。
  8. 【請求項８】請求項７に記載のメモリ制御装置であっ
    て、 前記リフレッシュ手段は、前記送出手段に結合され、前
    記の高優先順位の要求の状態に応答し、前記ローカルデ
    ータ処理手段の前記アクセスを可能とする前記手段（6
    6）の動作中に前記メモリのリフレッシュを禁止とす
    る、 ことを更に特徴とするメモリ制御装置。
  9. 【請求項９】請求項８に記載のメモリ制御装置であっ
    て、 前記所定の間隔はｎ秒であり、前記閾値はｘであり前記
    最大値はｙであり、ｘ＜ｙであり、（（ｙ−ｘ）×ｎ）
    によって与えられる時間間隔は、所定のブロックサイズ
    のデータを前記リクエスト側エージェントと前記応答側
    エージェントとの間で転送するために必要な時間に対応
    するように予め定められ、前記ローの所定数は２であ
    る、 ことを更に特徴とするメモリ制御装置。
  10. 【請求項１０】請求項１に記載のメモリ制御装置であっ
    て、 プロセッサ（86）が、前記システムバスと分離したアク
    セス用のバス（68、74）を用いてプロセッサメモリ要求
    により前記応答側エージェントの前記メモリへのアクセ
    スを行うことができる、 ことを更に特徴とするメモリ制御装置。
  11. 【請求項１１】請求項10に記載のメモリ制御装置であっ
    て、 前記プロセッサメモリ要求には、前記リクエスト側エー
    ジェントからの前記要求とは異なる優先度が与えられ
    る、 ことを更に特徴とするメモリ制御装置。
  12. 【請求項１２】システムバス（10）により電気的に結合
    された少なくとも１つのリクエスト側エージェント（1
    2）と応答側エージェント（16）とを有し、前記リクエ
    スト側エージェントは、前記応答側エージェントのメモ
    リ（20、60）に前記システムバスを介してデータを記憶
    するため及び検索するために前記メモリに対するアクセ
    スを要求し、前記メモリはメモリバス（RAS、CAS）によ
    って前記応答側エージェントに結合されており、前記メ
    モリバスは前記システムバスから分離しているデータ処
    理システムにおいて使用される方法であって、 前記応答側エージェントの前記メモリに対するアクセス
    サイクルを開始するための要求を検出するステップであ
    って、該要求は前記システムバスを通じて前記リクエス
    ト側エージェントによって発生される、ステップと、 複数の連続的な読み出しアクセス又は書き込みアクセス
    を行うために前記応答側エージェントの前記メモリに順
    次アクセスするための複数のメモリアドレス制御信号を
    アサートするステップであって、前記メモリアクセス制
    御信号は少なくともローアドレスに関連するローアドレ
    スストローブ信号と、コラムアドレスに関連するコラム
    アドレスストローブ信号とを含み、このステップは、前
    記メモリ内のデータのページを示すローアドレスととも
    にローアドレスストローブ信号をアサートすることによ
    ってメモリアドレス制御信号をアサートし、その後、前
    記システムバス上の前記リクエスト側エージェントによ
    る使用のために前記メモリバスを通じてページモード形
    式のメモリアクセスを実行するために、複数のコラムア
    ドレスとともにコラムアドレスストローブ信号をアサー
    ト及びアサート解除する、ステップと、 読み出しアクセスに対しては前記システムバスにデータ
    を出力し、書き込みアクセスに対しては前記システムバ
    スからデータを入力するステップと、 前記リクエスト側エージェントからの前記システムバス
    から受信したサイクル終了制御信号の論理状態から前記
    メモリに対するアクセスサイクルの完了を検出するステ
    ップと、 所定間隔でメモリリフレッシュ要求信号を発生するステ
    ップと、 それぞれの前記リフレッシュ要求信号をカウントするス
    テップと、 前記リフレッシュ要求信号をカウントした値を所定の閾
    値と比較して、カウントされた前記リフレッシュ要求信
    号の数が前記閾値と等しくなるかそれを越えるときにそ
    れを判定する比較ステップと、 複数のメモリのローをリフレッシュするステップであっ
    て、リフレッシュされるローの数はカウントされた前記
    値と実質的に等しい、ステップと、 を備え、 前記比較ステップは更に、前記リフレッシュ要求信号の
    カウントされた前記値を所定の最大値と比較して、カウ
    ントされたリフレッシュ要求信号の数が前記最大値と等
    しくなるときにそれを判定するステップであって、その
    状態になっていることが見いだされときに、前記送出手
    段の動作を中断させ、前記メモリの或る数のローをリフ
    レッシュするステップを含み、 前記所定間隔はｎ秒であり、前記閾値はｘであり前記最
    大値はｙであり、ｘ＜ｙであり、（（ｙ−ｘ）×ｎ）に
    よって与えられる時間間隔は、所定のブロックサイズの
    データを前記リクエスト側エージェントと前記応答側エ
    ージェントとの間で転送するために必要な時間に対応す
    るように予め定められる、 ことを特徴とする方法。
  13. 【請求項１３】請求項12に記載の方法において、 プロセッサ（86）が、前記システムバスと分離したアク
    セス用のバス（68、74）を用いて前記応答側エージェン
    トの前記メモリへのアクセスを行うことができる、 方法。
  14. 【請求項１４】請求項13に記載の方法において、 前記プロセッサによるアクセスには、前記リクエスト側
    エージェントからの前記要求とは異なる優先度が与えら
    れる、 方法。
JP23336788A 1987-09-17 1988-09-17 メモリ制御装置 Expired - Lifetime JP3290650B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US98449 1987-09-17
US07/098,449 US4918645A (en) 1987-09-17 1987-09-17 Computer bus having page mode memory access

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2001270014A Division JP2002132701A (ja) 1987-09-17 2001-09-06 メモリ制御装置

Publications (2)

Publication Number Publication Date
JPH01158553A JPH01158553A (ja) 1989-06-21
JP3290650B2 true JP3290650B2 (ja) 2002-06-10

Family

ID=22269330

Family Applications (2)

Application Number Title Priority Date Filing Date
JP23336788A Expired - Lifetime JP3290650B2 (ja) 1987-09-17 1988-09-17 メモリ制御装置
JP2001270014A Pending JP2002132701A (ja) 1987-09-17 2001-09-06 メモリ制御装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2001270014A Pending JP2002132701A (ja) 1987-09-17 2001-09-06 メモリ制御装置

Country Status (6)

Country Link
US (1) US4918645A (ja)
EP (1) EP0307945B1 (ja)
JP (2) JP3290650B2 (ja)
AU (1) AU610226B2 (ja)
CA (1) CA1304523C (ja)
DE (1) DE3885985T2 (ja)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5301278A (en) * 1988-04-29 1994-04-05 International Business Machines Corporation Flexible dynamic memory controller
US5159676A (en) * 1988-12-05 1992-10-27 Micron Technology, Inc. Semi-smart DRAM controller IC to provide a pseudo-cache mode of operation using standard page mode draws
DE69033954T2 (de) * 1990-01-05 2002-11-28 Sun Microsystems, Inc. Aktiver hochgeschwindigkeitsbus
US5301299A (en) * 1990-06-07 1994-04-05 Intel Corporation Optimized write protocol for memory accesses utilizing row and column strobes
US5479640A (en) * 1990-08-31 1995-12-26 International Business Machines Corporation Memory access system including a memory controller with memory redrive circuitry
EP0513519A1 (en) * 1991-05-15 1992-11-19 International Business Machines Corporation Memory system for multiprocessor systems
US5630163A (en) * 1991-08-09 1997-05-13 Vadem Corporation Computer having a single bus supporting multiple bus architectures operating with different bus parameters
US5253214A (en) * 1991-09-27 1993-10-12 Eastman Kodak Company High-performance memory controller with application-programmable optimization
US5615355A (en) * 1992-10-22 1997-03-25 Ampex Corporation Method and apparatus for buffering a user application from the timing requirements of a DRAM
US5430680A (en) * 1993-10-12 1995-07-04 United Memories, Inc. DRAM having self-timed burst refresh mode
DE69518286T2 (de) * 1994-06-17 2001-02-22 Advanced Micro Devices, Inc. Speicherübertragungsgeschwindigkeitsbegrenzung für PCI-Meister
US5557577A (en) * 1995-05-01 1996-09-17 Apple Computer, Inc. System and method for performing wake-up operations to a memory
US5557578A (en) * 1995-05-01 1996-09-17 Apple Computer, Inc. Dynamic memory refresh controller and method
US5873114A (en) * 1995-08-18 1999-02-16 Advanced Micro Devices, Inc. Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
US5765203A (en) * 1995-12-19 1998-06-09 Seagate Technology, Inc. Storage and addressing method for a buffer memory control system for accessing user and error imformation
US6009019A (en) * 1998-02-05 1999-12-28 S3 Incorporated Real time DRAM eliminating a performance penalty for crossing a page boundary
DE19846914C2 (de) * 1998-10-12 2003-10-02 Oce Printing Systems Gmbh Datenbus und Verfahren zum Kommunizieren zweier Baugruppen mittels eines solchen Datenbusses
KR100349851B1 (ko) * 1999-12-06 2002-08-22 현대자동차주식회사 배기가스 저감을 위한 인젝터
JP2004013618A (ja) * 2002-06-07 2004-01-15 Renesas Technology Corp 同期型半導体記憶装置のアクセス制御装置
US7290086B2 (en) * 2003-05-28 2007-10-30 International Business Machines Corporation Method, apparatus and program storage device for providing asynchronous status messaging in a data storage system
JP2005310245A (ja) * 2004-04-20 2005-11-04 Seiko Epson Corp メモリコントローラ、半導体集積回路装置、マイクロコンピュータ及び電子機器

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6048077B2 (ja) * 1978-05-29 1985-10-25 日本電気株式会社 メモリリフレツシユ制御方式
JPS57132256A (en) * 1981-02-09 1982-08-16 Sony Corp Memory device
JPS57208686A (en) * 1981-06-16 1982-12-21 Fujitsu Ltd Semiconductor storage device
JPS6061992A (ja) * 1983-09-14 1985-04-09 Nec Corp 擬似スタティックメモリ
JPS60103590A (ja) * 1983-11-11 1985-06-07 Nec Corp リフレツシユ制御装置
JPS6134793A (ja) * 1984-07-27 1986-02-19 Hitachi Ltd ダイナミツクメモリ装置における診断及びエラ−訂正装置
US4601018A (en) * 1985-01-29 1986-07-15 Allen Baum Banked memory circuit
JPS61227295A (ja) * 1985-03-30 1986-10-09 Toshiba Corp 半導体記憶装置
US4701843A (en) * 1985-04-01 1987-10-20 Ncr Corporation Refresh system for a page addressable memory
JPS6211977A (ja) * 1985-07-10 1987-01-20 Toshiba Corp 画像メモリ
US4754425A (en) * 1985-10-18 1988-06-28 Gte Communication Systems Corporation Dynamic random access memory refresh circuit selectively adapted to different clock frequencies
US4725987A (en) * 1985-10-23 1988-02-16 Eastman Kodak Company Architecture for a fast frame store using dynamic RAMS
US4700330A (en) * 1985-10-30 1987-10-13 Digital Equipment Corporation Memory for a digital data processing system including circuit for controlling refresh operations during power-up and power-down conditions
US4691303A (en) * 1985-10-31 1987-09-01 Sperry Corporation Refresh system for multi-bank semiconductor memory

Also Published As

Publication number Publication date
JPH01158553A (ja) 1989-06-21
EP0307945A3 (en) 1991-01-02
US4918645A (en) 1990-04-17
EP0307945B1 (en) 1993-12-01
DE3885985T2 (de) 1994-06-01
EP0307945A2 (en) 1989-03-22
JP2002132701A (ja) 2002-05-10
AU2149788A (en) 1989-03-23
CA1304523C (en) 1992-06-30
DE3885985D1 (de) 1994-01-13
AU610226B2 (en) 1991-05-16

Similar Documents

Publication Publication Date Title
JP3290650B2 (ja) メモリ制御装置
US5873114A (en) Integrated processor and memory control unit including refresh queue logic for refreshing DRAM during idle cycles
US5507005A (en) Data transferring system between host and I/O using a main buffer with sub-buffers where quantity of data in sub-buffers determine access requests
US6591323B2 (en) Memory controller with arbitration among several strobe requests
US6026464A (en) Memory control system and method utilizing distributed memory controllers for multibank memory
US6745309B2 (en) Pipelined memory controller
US8499127B2 (en) Memory hub with internal cache and/or memory access prediction
US6088772A (en) Method and apparatus for improving system performance when reordering commands
US6745279B2 (en) Memory controller
EP0919029B1 (en) Memory control unit providing optimal timing of memory control sequences between different memory segments
US7620788B2 (en) Memory device sequencer and method supporting multiple memory device clock speeds
US5499353A (en) Cache address strobe control logic for stimulated bus cycle initiation
US5506968A (en) Terminating access of an agent to a shared resource when a timer, started after a low latency agent requests access, reaches a predetermined value
US5822768A (en) Dual ported memory for a unified memory architecture
US6182192B1 (en) Memory interface device and method for accessing memories
US5301332A (en) Method and apparatus for a dynamic, timed-loop arbitration
EP0509994B1 (en) Centralized reference and change table for a multiprocessor virtual memory system
US6360285B1 (en) Apparatus for determining memory bank availability in a computer system
JPS629456A (ja) デ−タ転送装置
US6125425A (en) Memory controller performing a mid transaction refresh and handling a suspend signal
US5802581A (en) SDRAM memory controller with multiple arbitration points during a memory cycle
US5802597A (en) SDRAM memory controller while in burst four mode supporting single data accesses
EP0619546A1 (en) Programmable memory controller and method for configuring same
US5524228A (en) Memory control circuit for reducing the number of row address signals
JP3151416B2 (ja) データ転送制御装置および磁気ディスク装置

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080322

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090322

Year of fee payment: 7

EXPY Cancellation because of completion of term
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090322

Year of fee payment: 7