JPS61227295A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61227295A JPS61227295A JP60066874A JP6687485A JPS61227295A JP S61227295 A JPS61227295 A JP S61227295A JP 60066874 A JP60066874 A JP 60066874A JP 6687485 A JP6687485 A JP 6687485A JP S61227295 A JPS61227295 A JP S61227295A
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- JP
- Japan
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- supplied
- counter
- clock
- signal
- address
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はロウアドレスとカラムアドレスの組合わせに
よってアドレス指定されるダイナミック型の半導体記憶
装置に係り、特に１回のロウアドレスの入力によって全
メモリセルの選択が実現される半導体記憶装置に関する
。
よってアドレス指定されるダイナミック型の半導体記憶
装置に係り、特に１回のロウアドレスの入力によって全
メモリセルの選択が実現される半導体記憶装置に関する
。
［発明の技術的背ＩＩ］
ダイナミック型半導体記憶装置（以下、Ｄ−ＲＡＭと称
する）は一般にメモリセルの構成がスタティック型のも
のに比較して簡単であり占有面積が小さいので、メモリ
セルの高密度化が可能である。このため、メモリセルの
高密度化が図られたＤ−ＲＡＭでは、アドレス指定を行
なうためのアドレス情報をロウアドレスとカラムアドレ
スとに分け、両アドレスを同じ外部アドレス端子から時
分割で供給するようにしている。そして上記ロウアドレ
スおよびカラムアドレスを内部に取込む際の同期信号と
して、ロウアドレスストローブ信号（ＲＡＳ）とカラム
アドレスストローブ信号（ＣＡＳ）とが使用される。
する）は一般にメモリセルの構成がスタティック型のも
のに比較して簡単であり占有面積が小さいので、メモリ
セルの高密度化が可能である。このため、メモリセルの
高密度化が図られたＤ−ＲＡＭでは、アドレス指定を行
なうためのアドレス情報をロウアドレスとカラムアドレ
スとに分け、両アドレスを同じ外部アドレス端子から時
分割で供給するようにしている。そして上記ロウアドレ
スおよびカラムアドレスを内部に取込む際の同期信号と
して、ロウアドレスストローブ信号（ＲＡＳ）とカラム
アドレスストローブ信号（ＣＡＳ）とが使用される。
ところで、従来からよ（知られているＤ−ＲＡＭにおけ
るメモリセルのアクセス方式には、通常モード、ベージ
モード、ニブルモード、スタティック・カラムモード等
がある。
るメモリセルのアクセス方式には、通常モード、ベージ
モード、ニブルモード、スタティック・カラムモード等
がある。
通常モードは第４図のタイミングチャートに示すように
、ＲＡＳに同期してロウアドレス（Ｒ・Ａ）を供給し、
次にＣＡＳに同期してカラムアドレス（Ｃ−Ａ）を供給
することによって任意のアドレスのメモリセルをアクセ
スするものである。
、ＲＡＳに同期してロウアドレス（Ｒ・Ａ）を供給し、
次にＣＡＳに同期してカラムアドレス（Ｃ−Ａ）を供給
することによって任意のアドレスのメモリセルをアクセ
スするものである。
ベージモードは第５図のタイミングチャートに示すよう
に、ＲＡＳに同期してロウアドレス（Ｒ・Ａ）を供給し
、次にＣＡＳに同期して真なるカラムアドレス（Ｃ−Ａ
）を順次供給することによって任意アドレスのメモリセ
ルな順次アクセスするものである。
に、ＲＡＳに同期してロウアドレス（Ｒ・Ａ）を供給し
、次にＣＡＳに同期して真なるカラムアドレス（Ｃ−Ａ
）を順次供給することによって任意アドレスのメモリセ
ルな順次アクセスするものである。
ニブルモードは第６図のタイミングチャートに示すよう
に、ＲＡＳに同期してロウアドレス（Ｒ・Ａ）を供給し
、次にＣＡＳに同期してカラムアドレス（Ｃ−Ａ＞を１
回のみ供給し、以降、ＣＡＳのみをサイクリングするこ
とによって特定の４ビツトのメモリセルを順次アクセス
するものである。
に、ＲＡＳに同期してロウアドレス（Ｒ・Ａ）を供給し
、次にＣＡＳに同期してカラムアドレス（Ｃ−Ａ＞を１
回のみ供給し、以降、ＣＡＳのみをサイクリングするこ
とによって特定の４ビツトのメモリセルを順次アクセス
するものである。
スタティック・カラムモードは第７図のタイミングチャ
ートに示すように、ベージモードでのＣＡｓのサイクリ
ングを行なうことなしに内部でＣＡＳと同等の信号を発
生させて特定の４ビツトのメモリセルを順次アクセスす
るものである。
ートに示すように、ベージモードでのＣＡｓのサイクリ
ングを行なうことなしに内部でＣＡＳと同等の信号を発
生させて特定の４ビツトのメモリセルを順次アクセスす
るものである。
［背景技術の問題点］
第４図ないし第７図に示すような従来のメモリセルアク
セス方式では、ＲＡＳ、ＣＡＳを活性化したときにアク
セス可能なメモリセルの数が限定される。すなわち通常
アクセスモードでは１セル、ベージモードおよびスタテ
ィック・カラムモードでは同一ロウアドレス内のセルの
みしかそれぞれアクセスできず、ニブルモードでは特定
の４セルしかアクセスできない。
セス方式では、ＲＡＳ、ＣＡＳを活性化したときにアク
セス可能なメモリセルの数が限定される。すなわち通常
アクセスモードでは１セル、ベージモードおよびスタテ
ィック・カラムモードでは同一ロウアドレス内のセルの
みしかそれぞれアクセスできず、ニブルモードでは特定
の４セルしかアクセスできない。
［発明の目的］
この発明は上記のような事情を考慮してなされたもので
ありその目的は、１回のロウアドレスの供給により全メ
モリセルのアクセスを行なうことができる半導体記憶装
置を提供することにある。
ありその目的は、１回のロウアドレスの供給により全メ
モリセルのアクセスを行なうことができる半導体記憶装
置を提供することにある。
［発明の概要］
上記目的を達成するためこの発明の半導体記憶装置にあ
っては、第１のカウンタによりカラムアドレスストロー
ブ信号の入力回数をカウントしてカラムアドレス情報を
発生しカラムデコーダに供給し、第２０カウンタにより
上記第１のカウンタのカウント内容からロウアドレス情
報を発生しロウデコーダに供給することにより、１回の
ロウアドレスの供給により全メモリセルのアクセスを可
能にしている。
っては、第１のカウンタによりカラムアドレスストロー
ブ信号の入力回数をカウントしてカラムアドレス情報を
発生しカラムデコーダに供給し、第２０カウンタにより
上記第１のカウンタのカウント内容からロウアドレス情
報を発生しロウデコーダに供給することにより、１回の
ロウアドレスの供給により全メモリセルのアクセスを可
能にしている。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図はこの発明に係る半導体記憶装置全体の構成を示
すブロック図である。メモリセルアレイ１１内にはダイ
ナミック型メモリセルがロウ方向およびカラム方向にマ
トリクス状に配列されている。このメモリセルアレイ１
１内のメモリセルは０ウデコーダ１２のデコード信号に
基づいて１行分が並列に選択され、この選択された１行
分のメモリセルはセンスアンプ／入出力（Ｉｌｏ）ゲー
ト１３に接続される。そしてこのセンスアンプ／Ｉ１０
ゲート１３に接続された上記１行分のメモリセルの中の
１ビツトがカラムデコーダ１４のデコード信号に基づい
て選択され、この選択セルがデータ入力バッファ１５お
よびデータ出力バッフ７１６に接続される。
すブロック図である。メモリセルアレイ１１内にはダイ
ナミック型メモリセルがロウ方向およびカラム方向にマ
トリクス状に配列されている。このメモリセルアレイ１
１内のメモリセルは０ウデコーダ１２のデコード信号に
基づいて１行分が並列に選択され、この選択された１行
分のメモリセルはセンスアンプ／入出力（Ｉｌｏ）ゲー
ト１３に接続される。そしてこのセンスアンプ／Ｉ１０
ゲート１３に接続された上記１行分のメモリセルの中の
１ビツトがカラムデコーダ１４のデコード信号に基づい
て選択され、この選択セルがデータ入力バッファ１５お
よびデータ出力バッフ７１６に接続される。
上記データ人力バッファ１５はデータの書き込み時、入
力データＤｉｎから書込み用データを発生して上記カラ
ムデコーダ１４で選択されたセルに供給するものである
。また上記データ出力バッフ７１６はデータの読み出し
時、上記カラムデコーダ１４で選択されたセルに記憶さ
れたデータから読み出しデータｏｏｕｔを発生するもの
である。そして上記データ入力バッフ７１５およびデー
タ出力バッファ１６の動作は、データの書き込み時に０
レベルにされる制御信号Ｗおよび後述するクロックジェ
ネレータ２０から出力されるクロック信号が供給される
ゲート回路１７の出力信号に応じてその動作が制御され
ており、データ人力バッファ１５はこのゲート回路１７
の出力信号がルベルのときに動作可能にされ、データ出
力バッフ７１６はこのゲート回路１７の出力信号が０レ
ベルのときに動作可能にされている。ざらにデータ出力
バッファ１６にはクロックジェネレータ２０から出力さ
れるクロック信号そのものも供給されている。
力データＤｉｎから書込み用データを発生して上記カラ
ムデコーダ１４で選択されたセルに供給するものである
。また上記データ出力バッフ７１６はデータの読み出し
時、上記カラムデコーダ１４で選択されたセルに記憶さ
れたデータから読み出しデータｏｏｕｔを発生するもの
である。そして上記データ入力バッフ７１５およびデー
タ出力バッファ１６の動作は、データの書き込み時に０
レベルにされる制御信号Ｗおよび後述するクロックジェ
ネレータ２０から出力されるクロック信号が供給される
ゲート回路１７の出力信号に応じてその動作が制御され
ており、データ人力バッファ１５はこのゲート回路１７
の出力信号がルベルのときに動作可能にされ、データ出
力バッフ７１６はこのゲート回路１７の出力信号が０レ
ベルのときに動作可能にされている。ざらにデータ出力
バッファ１６にはクロックジェネレータ２０から出力さ
れるクロック信号そのものも供給されている。
外部から供給されるアドレスのうちカラムアドレスはカ
ラムアドレスバッファ１８に、ロウアドレスはロウアド
レスバッファ１９にそれぞれ供給される。また外部から
供給されるカラムアドレスストローブ信号ＣＡＳはクロ
ックジェネレータ２０に、ロウアドレスストローブ信号
ＲＡＳはクロックジェネレータ２１にそれぞれ供給され
る。上記クロックジェネレータ２０および２１はそれぞ
れ信号ＣＡＳ。
ラムアドレスバッファ１８に、ロウアドレスはロウアド
レスバッファ１９にそれぞれ供給される。また外部から
供給されるカラムアドレスストローブ信号ＣＡＳはクロ
ックジェネレータ２０に、ロウアドレスストローブ信号
ＲＡＳはクロックジェネレータ２１にそれぞれ供給され
る。上記クロックジェネレータ２０および２１はそれぞ
れ信号ＣＡＳ。
信号ＲＡＳが活性化された際にクロック信号を発生し、
このクロック信号をカラムアドレスバッファ１８、ロウ
アドレスバッファ１９に対してアドレスの取込み用同期
信号として供給する。さらに上記ＣＡＳ側のクロックジ
ェネレータ２０で発生されるクロック信号は上記データ
出力バッフ７１６に同期信号として供給され、さらにこ
のクロック信号はりＯツクカウンタ２２に供給されてい
る。上記ＲＡＳ側のクロックジェネレータ２１で発生さ
れるクロック信号は上記ロウデコーダ１２に同期信号と
して供給されている。
このクロック信号をカラムアドレスバッファ１８、ロウ
アドレスバッファ１９に対してアドレスの取込み用同期
信号として供給する。さらに上記ＣＡＳ側のクロックジ
ェネレータ２０で発生されるクロック信号は上記データ
出力バッフ７１６に同期信号として供給され、さらにこ
のクロック信号はりＯツクカウンタ２２に供給されてい
る。上記ＲＡＳ側のクロックジェネレータ２１で発生さ
れるクロック信号は上記ロウデコーダ１２に同期信号と
して供給されている。
上記クロックカウンタ２２は上記クロックジェネレータ
２０で発生されるクロック信号をカウントする。そして
このカウント内容がカラムアドレスとして上記カラムア
ドレスバッファ１８に供給されている。さらに上記クロ
ックカウンタ２２の最上位カウント出力信号はロウアド
レスカウンタ２３に供給される。このロウアドレスカウ
ンタ２３は上記クロックカウンタ２２の最上位カウント
出力信号をカウントする。そしてこのカウント内容がロ
ウアドレスとして上記ロウアドレスバッファ１９に供給
される。
２０で発生されるクロック信号をカウントする。そして
このカウント内容がカラムアドレスとして上記カラムア
ドレスバッファ１８に供給されている。さらに上記クロ
ックカウンタ２２の最上位カウント出力信号はロウアド
レスカウンタ２３に供給される。このロウアドレスカウ
ンタ２３は上記クロックカウンタ２２の最上位カウント
出力信号をカウントする。そしてこのカウント内容がロ
ウアドレスとして上記ロウアドレスバッファ１９に供給
される。
次に上記のように構成された装置において全てのセルを
選択する場合の動作を、第２図および第３５！ｌのタイ
ミングチャートを用いて説明する。
選択する場合の動作を、第２図および第３５！ｌのタイ
ミングチャートを用いて説明する。
第２図のタイミングチャートで示される動作は、まず初
めに信号ＲＡＳＩＯレベルに立ち下げて活性化する際に
外部から一つのロウアドレス（Ｒ・Ａ）を供給し、次に
信号ＣＡＳを０レベルに立ち下げて活性化する際に外部
から一つのカラムアドレス（Ｃ−Ａ）を供給する。これ
により、上記外部からのロウアドレス（Ｒ−Ａ）および
カラムアドレス（Ｃ−Ａ）がロウアドレスバッファ１９
およびカラムアドレスバッファ１８にそれぞれ取り込ま
れ、さらにロウデコーダ１２およびカラムデコーダ１４
に供給される。これにより、メモリセルアレイ１１内で
は上記アドレスに応じた一つのセルが選択され、この後
、この選択セルに対しデータ人力バッフ７１５もしくは
データ出力バッフ７１６によってデータの書き込みもし
くは読み出しが行われる。
めに信号ＲＡＳＩＯレベルに立ち下げて活性化する際に
外部から一つのロウアドレス（Ｒ・Ａ）を供給し、次に
信号ＣＡＳを０レベルに立ち下げて活性化する際に外部
から一つのカラムアドレス（Ｃ−Ａ）を供給する。これ
により、上記外部からのロウアドレス（Ｒ−Ａ）および
カラムアドレス（Ｃ−Ａ）がロウアドレスバッファ１９
およびカラムアドレスバッファ１８にそれぞれ取り込ま
れ、さらにロウデコーダ１２およびカラムデコーダ１４
に供給される。これにより、メモリセルアレイ１１内で
は上記アドレスに応じた一つのセルが選択され、この後
、この選択セルに対しデータ人力バッフ７１５もしくは
データ出力バッフ７１６によってデータの書き込みもし
くは読み出しが行われる。
次に信号ＣＡＳを連続して活性化すると共に外部から異
なるカラムアドレス（Ｃ−Ａ）を順次供給する。これに
より、予めロウアドレスバッファ１９に取り込まれてい
るロウアドレス（Ｒ−Ａ）と、ロウアドレスバッファ１
９に新たに取り込まれるロウアドレスとの組合せに対応
し、メモリセルアレイ１１内で異なるセルが一つづつ順
次選択され、この後、この選択セルに対しデータ人力バ
ッファ１５もしくはデータ出力バッフ７１６によってデ
ータの書き込みもしくは読み出しが順次行われる。
なるカラムアドレス（Ｃ−Ａ）を順次供給する。これに
より、予めロウアドレスバッファ１９に取り込まれてい
るロウアドレス（Ｒ−Ａ）と、ロウアドレスバッファ１
９に新たに取り込まれるロウアドレスとの組合せに対応
し、メモリセルアレイ１１内で異なるセルが一つづつ順
次選択され、この後、この選択セルに対しデータ人力バ
ッファ１５もしくはデータ出力バッフ７１６によってデ
ータの書き込みもしくは読み出しが順次行われる。
一方、このときクロックカウンタ２２はクロックジェネ
レータ２０から出力されるクロック信号をカウントして
おり、上記のようにしてメモリセルアレイ１１の１行分
のセルの選択が終了する際にその最上位ピットからカウ
ント信号を出力する。この信号がロウアドレスカウンタ
２３でカウントされることにより、ロウアドレスバッフ
ァ１９内のロウアドレスが１ビツト増加し、これにより
次の行のセルがメモリセルアレイ１１で選択される。以
下、このようなｎサイクル動作をｍ回繰り返して行なう
ことにより、メモリセルアレイ１１内の全セルを順次選
択することができる。
レータ２０から出力されるクロック信号をカウントして
おり、上記のようにしてメモリセルアレイ１１の１行分
のセルの選択が終了する際にその最上位ピットからカウ
ント信号を出力する。この信号がロウアドレスカウンタ
２３でカウントされることにより、ロウアドレスバッフ
ァ１９内のロウアドレスが１ビツト増加し、これにより
次の行のセルがメモリセルアレイ１１で選択される。以
下、このようなｎサイクル動作をｍ回繰り返して行なう
ことにより、メモリセルアレイ１１内の全セルを順次選
択することができる。
第３図のタイミングチャートで示される動作でも、まず
初めに信号ＲＡＳを０レベルに立ち下げて活性化する際
に外部から一つのロウアドレス（Ｒ−Ａ）を供給し、次
に信号ＣＡＳをＯレベルに立ち下げて活性化する際に外
部から一つのカラムアドレス（Ｃ−Ａ）を供給する。こ
れにより第２図の動作の場合と同様に、外部からのロウ
アドレス（Ｒ−Ａ）およびカラムアドレス（Ｃ−Ａ＞が
ロウアドレスバッファ１９およびカラムアドレスバッフ
ァ１８にそれぞれ取り込まれ、さらにロウデコーダ１２
およびカラムデコーダ１４に供給されて、メモリセルア
レイ１１内では上記アドレスに応じた一つのセルが選択
される。
初めに信号ＲＡＳを０レベルに立ち下げて活性化する際
に外部から一つのロウアドレス（Ｒ−Ａ）を供給し、次
に信号ＣＡＳをＯレベルに立ち下げて活性化する際に外
部から一つのカラムアドレス（Ｃ−Ａ）を供給する。こ
れにより第２図の動作の場合と同様に、外部からのロウ
アドレス（Ｒ−Ａ）およびカラムアドレス（Ｃ−Ａ＞が
ロウアドレスバッファ１９およびカラムアドレスバッフ
ァ１８にそれぞれ取り込まれ、さらにロウデコーダ１２
およびカラムデコーダ１４に供給されて、メモリセルア
レイ１１内では上記アドレスに応じた一つのセルが選択
される。
次に信号ＣＡＳを連続して活性化する。この場合にはカ
ラムアドレス（Ｃ−Ａ）は供給しない。
ラムアドレス（Ｃ−Ａ）は供給しない。
信号ＣＡＳを活性化する際にクロックジェネレータ２０
で発生されるクロック信号がクロックカウンタ２２に供
給されることにより、このクロックカウンタ２２のカウ
ント内容が順次増加する。そしてこのクロックカウンタ
２２のカウント内容に基づいてアドレスバッファ１８内
のカラムアドレスが１ビツトずつ増加し、これによりメ
モリセルアレイ１１内の同一行のセルが順次選択される
。
で発生されるクロック信号がクロックカウンタ２２に供
給されることにより、このクロックカウンタ２２のカウ
ント内容が順次増加する。そしてこのクロックカウンタ
２２のカウント内容に基づいてアドレスバッファ１８内
のカラムアドレスが１ビツトずつ増加し、これによりメ
モリセルアレイ１１内の同一行のセルが順次選択される
。
一方、メモリセルアレイ１１の１行分のセルの選択が終
了する際にクロックカウンタ２２はその最上位ピットか
らカウント信号を出力する。この信号がロウアドレスカ
ウンタ２３でカウントされることにより、ロウアドレス
バッファ１９内のロウアドレスが１ビツト増加し、これ
により次の行のセルがメモリセルアレイ１１で選択され
る。以下、このようなｉサイクルの動作をｊ回繰返して
行なうことにより、メモリセルアレイ１１内の全セルを
順次選択することができる。
了する際にクロックカウンタ２２はその最上位ピットか
らカウント信号を出力する。この信号がロウアドレスカ
ウンタ２３でカウントされることにより、ロウアドレス
バッファ１９内のロウアドレスが１ビツト増加し、これ
により次の行のセルがメモリセルアレイ１１で選択され
る。以下、このようなｉサイクルの動作をｊ回繰返して
行なうことにより、メモリセルアレイ１１内の全セルを
順次選択することができる。
［発明の効果］
以上説明したようにこの発明によれば、１回のロウアド
レスの供給により全メモリセルのアクセスを行なうこと
ができる半導体記憶装置を提供することができる。
レスの供給により全メモリセルのアクセスを行なうこと
ができる半導体記憶装置を提供することができる。
第１図はこの発明の一実施例装置の構成を示すブロック
図、第２図および第３図はそれぞれ上記実施例装置の動
作を示すタイミングチャート、第４図ないし第７図はそ
れぞれ従来装置の動作を示すタイミングチャートである
。 １１・・・メモリセルアレイ、１２・・・ロウデコーダ
、１４・・・カラムデコーダ、１８・・・カラムアドレ
スバッファ、１９・・・Ｏウアドレスバッファ、２０．
２１・・・クロックジェネレータ、２２・・・クロック
カウンタ、２３・・・ロウアドレスカウンタ。
図、第２図および第３図はそれぞれ上記実施例装置の動
作を示すタイミングチャート、第４図ないし第７図はそ
れぞれ従来装置の動作を示すタイミングチャートである
。 １１・・・メモリセルアレイ、１２・・・ロウデコーダ
、１４・・・カラムデコーダ、１８・・・カラムアドレ
スバッファ、１９・・・Ｏウアドレスバッファ、２０．
２１・・・クロックジェネレータ、２２・・・クロック
カウンタ、２３・・・ロウアドレスカウンタ。
Claims (1)
- 複数のダイナミック型メモリセルからなるメモリセル
アレイと、上記メモリセルアレイ内のメモリセルを選択
するロウデコーダおよびカラムデコーダと、アドレスを
取込むための同期信号の入力回数をカウントしてカラム
アドレス情報を発生し上記カラムデコーダに供給する第
１のカウンタと上記第１のカウンタのカウント内容が供
給されこのカウント内容からロウアドレス情報を発生し
上記ロウデコーダに供給する第２のカウンタとを具備し
たことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066874A JPS61227295A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60066874A JPS61227295A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61227295A true JPS61227295A (ja) | 1986-10-09 |
Family
ID=13328447
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60066874A Pending JPS61227295A (ja) | 1985-03-30 | 1985-03-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61227295A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
| JPH01158553A (ja) * | 1987-09-17 | 1989-06-21 | Wang Lab Inc | メモリ制御装置 |
| US5339344A (en) * | 1990-06-01 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Counter device and method of operating the same |
| US8472248B2 (en) | 2011-03-30 | 2013-06-25 | Kabushiki Kaisha Toshiba | Semiconductor memory and control method thereof |
-
1985
- 1985-03-30 JP JP60066874A patent/JPS61227295A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63887A (ja) * | 1986-06-19 | 1988-01-05 | Hitachi Maxell Ltd | メモリカ−トリツジ |
| JPH01158553A (ja) * | 1987-09-17 | 1989-06-21 | Wang Lab Inc | メモリ制御装置 |
| US5339344A (en) * | 1990-06-01 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Counter device and method of operating the same |
| US8472248B2 (en) | 2011-03-30 | 2013-06-25 | Kabushiki Kaisha Toshiba | Semiconductor memory and control method thereof |
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