JPH0528760A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0528760A JPH0528760A JP3182835A JP18283591A JPH0528760A JP H0528760 A JPH0528760 A JP H0528760A JP 3182835 A JP3182835 A JP 3182835A JP 18283591 A JP18283591 A JP 18283591A JP H0528760 A JPH0528760 A JP H0528760A
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- Japan
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- signal
- input terminals
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Abstract
(57)【要約】
【目的】リフレッシュ動作を変更することなくアドレス
入力端子の数を低減する。 【構成】行アドレスストローブ信号ＲＡＳの前のサイク
ルの後縁（立上りエッジ）に同期して発生する第１の行
アドレス制御信号Φｒ１により行アドレス信号Ｘ０〜Ｘ
９のうちの上位側３ビットＸ７，Ｘ８，Ｘ９をアドレス
入力端子Ａ４，Ａ５，Ａ６から取込みラッチする（第１
の）行アドレスバッファ２を設ける。（第２の）行アド
レスバッファ３への行アドレス信号Ｘ０〜Ｘ９の取込
み，ラッチは、行アドレス信号Ｘ０〜Ｘ６はアドレス入
力端子Ａ０〜Ａ６から、行アドレス信号Ｘ７〜Ｘ９は
（第１の）行アドレスバッファ２から行う。制御回路８
に第１の行アドレス制御信号Φｒ１を発生する機能をも
たせる。
入力端子の数を低減する。 【構成】行アドレスストローブ信号ＲＡＳの前のサイク
ルの後縁（立上りエッジ）に同期して発生する第１の行
アドレス制御信号Φｒ１により行アドレス信号Ｘ０〜Ｘ
９のうちの上位側３ビットＸ７，Ｘ８，Ｘ９をアドレス
入力端子Ａ４，Ａ５，Ａ６から取込みラッチする（第１
の）行アドレスバッファ２を設ける。（第２の）行アド
レスバッファ３への行アドレス信号Ｘ０〜Ｘ９の取込
み，ラッチは、行アドレス信号Ｘ０〜Ｘ６はアドレス入
力端子Ａ０〜Ａ６から、行アドレス信号Ｘ７〜Ｘ９は
（第１の）行アドレスバッファ２から行う。制御回路８
に第１の行アドレス制御信号Φｒ１を発生する機能をも
たせる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリに関し、特
に異なるビット数の行アドレス信号と列アドレス信号と
を別々のタイミングで取込む構成の半導体メモリに関す
る。
に異なるビット数の行アドレス信号と列アドレス信号と
を別々のタイミングで取込む構成の半導体メモリに関す
る。
【０００２】
【従来の技術】従来のこの種の半導体メモリの一例とし
て、１２８ｋ×３２ビット構成の４ＭビットＤＲＡＭを
とり上げ、そのブロック図を図３、タイミング図を図４
に示す。この半導体メモリは、行方向，列方向に配列さ
れそれぞれ所定のアドレスをもつ複数のメモリセルを備
え１０ビットの行アドレス信号Ｘ０〜Ｘ９及びこの行ア
ドレス信号よりビット数の少ない７ビットの列アドレス
信号Ｙ０〜Ｙ６により指定されたアドレスのメモリセル
へのデータの書込み及びこのメモリセルからのデータの
読出しを行うメモリセルアレイ１と、行アドレス信号Ｘ
０〜Ｘ９の各ビットとそれぞれ対応して設けられ行アド
レス信号Ｘ０〜Ｘ９及び列アドレス信号Ｙ０〜Ｙ６を入
力するための複数のアドレス入力端子Ａ０〜Ａ９と、低
レベルがアクティブの行アドレスストローブ信号ＲＡＳ
の前縁（立下りエッジ）に同期して発生する行アドレス
制御信号Φｒ２に従って行アドレス信号Ｘ０〜Ｘ９をア
ドレス入力端子Ａ０〜Ａ９から取込みラッチする行アド
レスバッファ３と、低レベルがアクティブの列アドレス
ストローブ信号ＣＡＳの前縁（立下りエッジ）に同期し
て発生する列アドレス制御信号Φｃに従って列アドレス
信号Ｙ０〜Ｙ６をアドレス入力端子Ａ０〜Ａ６から取込
みラッチする列アドレスバッファ５と、行アドレスバッ
ファ３及び列アドレスバッファ５からの行アドレス信号
及び列アドレス信号をデコードしてメモリセルアレイ１
のアドレスを指定する行デコーダ４及び列デコーダ６
と、外部からメモリセルアレイ１へ書込みデータＤＴＷ
を供給し、かつメモリセルアレイ１からの読出しデータ
ＤＴｒを外部へ出力するデータ入出力回路７と、行アド
レスストローブ信号ＲＡＳ，列アドレスストローブ信号
ＣＡＳ等を基に行アドレス制御信号Φｒ２，列アドレス
制御信号Φｃ等を発生し各部の動作を制御する制御回路
８ａとを有する構成となっている。
て、１２８ｋ×３２ビット構成の４ＭビットＤＲＡＭを
とり上げ、そのブロック図を図３、タイミング図を図４
に示す。この半導体メモリは、行方向，列方向に配列さ
れそれぞれ所定のアドレスをもつ複数のメモリセルを備
え１０ビットの行アドレス信号Ｘ０〜Ｘ９及びこの行ア
ドレス信号よりビット数の少ない７ビットの列アドレス
信号Ｙ０〜Ｙ６により指定されたアドレスのメモリセル
へのデータの書込み及びこのメモリセルからのデータの
読出しを行うメモリセルアレイ１と、行アドレス信号Ｘ
０〜Ｘ９の各ビットとそれぞれ対応して設けられ行アド
レス信号Ｘ０〜Ｘ９及び列アドレス信号Ｙ０〜Ｙ６を入
力するための複数のアドレス入力端子Ａ０〜Ａ９と、低
レベルがアクティブの行アドレスストローブ信号ＲＡＳ
の前縁（立下りエッジ）に同期して発生する行アドレス
制御信号Φｒ２に従って行アドレス信号Ｘ０〜Ｘ９をア
ドレス入力端子Ａ０〜Ａ９から取込みラッチする行アド
レスバッファ３と、低レベルがアクティブの列アドレス
ストローブ信号ＣＡＳの前縁（立下りエッジ）に同期し
て発生する列アドレス制御信号Φｃに従って列アドレス
信号Ｙ０〜Ｙ６をアドレス入力端子Ａ０〜Ａ６から取込
みラッチする列アドレスバッファ５と、行アドレスバッ
ファ３及び列アドレスバッファ５からの行アドレス信号
及び列アドレス信号をデコードしてメモリセルアレイ１
のアドレスを指定する行デコーダ４及び列デコーダ６
と、外部からメモリセルアレイ１へ書込みデータＤＴＷ
を供給し、かつメモリセルアレイ１からの読出しデータ
ＤＴｒを外部へ出力するデータ入出力回路７と、行アド
レスストローブ信号ＲＡＳ，列アドレスストローブ信号
ＣＡＳ等を基に行アドレス制御信号Φｒ２，列アドレス
制御信号Φｃ等を発生し各部の動作を制御する制御回路
８ａとを有する構成となっている。
【０００３】この半導体メモリは、１つのデータ入出力
端子ＩＯ当りのメモリ容量は１２８ｋビットであるの
で、１リフレッシサイクルで１０２４回（約１６ｍｓ）
のリフレッシュを行うのが妥当であり、従って行アドレ
スは１０２４番地となり行アドレス信号は上述したよう
にＸ０〜Ｘ９の１０ビットが必要となる。これに伴い列
アドレスは１２８番地、列アドレス信号はＹ０〜Ｙ６の
７ビットとなる。
端子ＩＯ当りのメモリ容量は１２８ｋビットであるの
で、１リフレッシサイクルで１０２４回（約１６ｍｓ）
のリフレッシュを行うのが妥当であり、従って行アドレ
スは１０２４番地となり行アドレス信号は上述したよう
にＸ０〜Ｘ９の１０ビットが必要となる。これに伴い列
アドレスは１２８番地、列アドレス信号はＹ０〜Ｙ６の
７ビットとなる。
【０００４】一方、実装密度やコストの関係で、アドレ
ス入力端子等の数は１ピンでも少ない方が好ましい。
ス入力端子等の数は１ピンでも少ない方が好ましい。
【０００５】例えば、１リフレッシュサイクルにおける
リフレッシュ回数を半分に減らすと、上述のメモリ容
量、入出力構成では、行アドレス信号が９ビット、列ア
ドレス信号が８ビットとなってアドレス入力端子の数が
１ピン少なくなる。しかし、１リフレッシュサイクルの
リフレッシュ回数を少なくした場合、動作速度を一定に
保とうとすると消費電力が増加し、チップサイズの増
大、特性の悪化等の問題が発生し、１リフレッシュサイ
クルにおけるリフレッシュ回数の変更は困難な場合が多
い。
リフレッシュ回数を半分に減らすと、上述のメモリ容
量、入出力構成では、行アドレス信号が９ビット、列ア
ドレス信号が８ビットとなってアドレス入力端子の数が
１ピン少なくなる。しかし、１リフレッシュサイクルの
リフレッシュ回数を少なくした場合、動作速度を一定に
保とうとすると消費電力が増加し、チップサイズの増
大、特性の悪化等の問題が発生し、１リフレッシュサイ
クルにおけるリフレッシュ回数の変更は困難な場合が多
い。
【０００６】このように、アドレス入力端子の数と、入
出力データの構成と及び１リフレッシュサイクルにおけ
るリフレッシュ回数とは密接な関係をもっている。
出力データの構成と及び１リフレッシュサイクルにおけ
るリフレッシュ回数とは密接な関係をもっている。
【０００７】
【発明が解決しようとする課題】上述した従来の半導体
メモリは、行アドレス信号Ｘ０〜Ｘ９が１０ビット、列
アドレス信号Ｙ０〜Ｙ６が７ビットとなっているので、
列アドレス信号Ｙ０〜Ｙ６を取込む際にはアドレス入力
端子Ａ７〜Ａ９が使用されておらず、アドレス入力端子
Ａ０〜Ｙ９の使用効率が悪くアドレス入力端子の数が多
いという欠点があった。
メモリは、行アドレス信号Ｘ０〜Ｘ９が１０ビット、列
アドレス信号Ｙ０〜Ｙ６が７ビットとなっているので、
列アドレス信号Ｙ０〜Ｙ６を取込む際にはアドレス入力
端子Ａ７〜Ａ９が使用されておらず、アドレス入力端子
Ａ０〜Ｙ９の使用効率が悪くアドレス入力端子の数が多
いという欠点があった。
【０００８】またアドレス入力端子の使用効率を高め、
アドレス入力端子の数を低減するために１リフレッシュ
サイクルのリフレッシュ回数を減らそうとすると、消費
電流の増大等の問題が発生するため、入出力端子の数を
低減するのが困難であるという問題点があった。
アドレス入力端子の数を低減するために１リフレッシュ
サイクルのリフレッシュ回数を減らそうとすると、消費
電流の増大等の問題が発生するため、入出力端子の数を
低減するのが困難であるという問題点があった。
【０００９】本発明の目的は、１リフレッシュサイクル
のリフレッシュ回数を変えることなくアドレス入力端子
の数を低減することができる半導体メモリを提供するこ
とにある。
のリフレッシュ回数を変えることなくアドレス入力端子
の数を低減することができる半導体メモリを提供するこ
とにある。
【００１０】
【課題を解決するための手段】本発明の半導体メモリ
は、行方向，列方向に配列されそれぞれ所定のアドレス
をもつ複数のメモリセルを備え第１アドレス信号及びこ
の第１のアドレス信号よりビット数の少ない第２のアド
レス信号により指定されたアドレスのメモリセルへのデ
ータの書込み及びこのメモリセルからのデータの読出し
を行うメモリセルアレイと、前記第２のアドレス信号の
各ビットとそれぞれ対応して設けられ前記第１及び第２
のアドレス信号を入力するための複数のアドレス入力端
子と、第１の制御信号の前縁及び後縁のうちの一方に同
期して前記第１のアドレス信号のうちの所定のビットを
前記複数のアドレス入力端子のうちの所定のアドレス入
力端子から取込みラッチする第１のアドレスバッファ回
路と、前記第１の制御信号の前縁及び後縁のうちの他方
に同期して前記第１のアドレス信号のうちの所定のビッ
ト以外のビットを前記複数のアドレス入力端子から取込
みラッチすると共に前記第１のアドレスバッファ回路に
ラッチされている第１のアドレス信号の各ビットを取込
みラッチする第２のアドレスバッフア回路と、第２の制
御信号に同期して前記第２のアドレス信号の各ビットを
前記複数のアドレス入力端子から取込みラッチする第３
のアドレスバッフア回路と、前記第２及び第３のアドレ
スバッフア回路にラッチされているアドレス信号により
前記メモリセルアレイのアドレスを指定するデコーダ回
路とを有している。
は、行方向，列方向に配列されそれぞれ所定のアドレス
をもつ複数のメモリセルを備え第１アドレス信号及びこ
の第１のアドレス信号よりビット数の少ない第２のアド
レス信号により指定されたアドレスのメモリセルへのデ
ータの書込み及びこのメモリセルからのデータの読出し
を行うメモリセルアレイと、前記第２のアドレス信号の
各ビットとそれぞれ対応して設けられ前記第１及び第２
のアドレス信号を入力するための複数のアドレス入力端
子と、第１の制御信号の前縁及び後縁のうちの一方に同
期して前記第１のアドレス信号のうちの所定のビットを
前記複数のアドレス入力端子のうちの所定のアドレス入
力端子から取込みラッチする第１のアドレスバッファ回
路と、前記第１の制御信号の前縁及び後縁のうちの他方
に同期して前記第１のアドレス信号のうちの所定のビッ
ト以外のビットを前記複数のアドレス入力端子から取込
みラッチすると共に前記第１のアドレスバッファ回路に
ラッチされている第１のアドレス信号の各ビットを取込
みラッチする第２のアドレスバッフア回路と、第２の制
御信号に同期して前記第２のアドレス信号の各ビットを
前記複数のアドレス入力端子から取込みラッチする第３
のアドレスバッフア回路と、前記第２及び第３のアドレ
スバッフア回路にラッチされているアドレス信号により
前記メモリセルアレイのアドレスを指定するデコーダ回
路とを有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の一実施例を示すブロック図
である。
である。
【００１３】この実施例が図３に示された従来の半導体
メモリと相違する点は、行アドレスストローブ信号ＲＡ
Ｓの前のサイクルの後縁（立上りエッジ）に同期して発
生する第１の行アドレス制御信号Φｒ１により行アドレ
ス信号Ｘ０〜Ｘ９のうちの上位側３ビットＸ７，Ｘ８，
Ｘ９をアドレス入力端子Ａ４，Ａ５，Ａ６から取込みラ
ッチする（第１の）行アドレスバッファ２を設け、（第
２の）行アドレスバッファ３への行アドレス信号Ｘ０〜
Ｘ９の取込み，ラッチは、行アドレス信号Ｘ０〜Ｘ６は
アドレス入力端子Ａ０〜Ａ６から、行アドレス信号Ｘ７
〜Ｘ９は（第１の）行アドレスバッファ２から取込みラ
ッチするようにし、制御回路８を、これに伴って第１の
行アドレス制御信号Φｒ１を発生する回路とした点にあ
る。
メモリと相違する点は、行アドレスストローブ信号ＲＡ
Ｓの前のサイクルの後縁（立上りエッジ）に同期して発
生する第１の行アドレス制御信号Φｒ１により行アドレ
ス信号Ｘ０〜Ｘ９のうちの上位側３ビットＸ７，Ｘ８，
Ｘ９をアドレス入力端子Ａ４，Ａ５，Ａ６から取込みラ
ッチする（第１の）行アドレスバッファ２を設け、（第
２の）行アドレスバッファ３への行アドレス信号Ｘ０〜
Ｘ９の取込み，ラッチは、行アドレス信号Ｘ０〜Ｘ６は
アドレス入力端子Ａ０〜Ａ６から、行アドレス信号Ｘ７
〜Ｘ９は（第１の）行アドレスバッファ２から取込みラ
ッチするようにし、制御回路８を、これに伴って第１の
行アドレス制御信号Φｒ１を発生する回路とした点にあ
る。
【００１４】図２はこの実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【００１５】行アドレスストローブ信号ＲＡＳの前サイ
クルの後縁（立上りエッジ）で立上る第１の行アドレス
制御信号Φｒ１を発生し、この行アドレス制御信号Φｒ
１の立上りで、アドレス入力端子Ａ４〜Ａ６からの行ア
ドレスＸ７〜Ｘ９を行アドレスバッファ２へ取込み、ラ
ッチする。
クルの後縁（立上りエッジ）で立上る第１の行アドレス
制御信号Φｒ１を発生し、この行アドレス制御信号Φｒ
１の立上りで、アドレス入力端子Ａ４〜Ａ６からの行ア
ドレスＸ７〜Ｘ９を行アドレスバッファ２へ取込み、ラ
ッチする。
【００１６】以後の動作は、行アドレス信号Ｘ７〜Ｘ９
が行アドレスバッファ２から供給される点を除いて、従
来例と同様である。
が行アドレスバッファ２から供給される点を除いて、従
来例と同様である。
【００１７】このような構成とすることにより、アドレ
ス入力端子Ａ０〜Ａ６が効率よく使用されるので、リフ
レッシュ動作や基本的な動作タイミングを変更すること
なくアドレス入力端子を従来例より３ピン少なくするこ
とができる。
ス入力端子Ａ０〜Ａ６が効率よく使用されるので、リフ
レッシュ動作や基本的な動作タイミングを変更すること
なくアドレス入力端子を従来例より３ピン少なくするこ
とができる。
【００１８】
【発明の効果】以上説明したように本発明は、第１の制
御信号の前縁及び後縁のうち一方に同期して第１のアド
レス信号のうちの所定のビットを複数のアドレス入力端
子のうちの所定のアドレス入力端子から取込みラッチす
る第１のアドレスバッファ回路を設け、第１の制御信号
の前縁及び後縁のうちの他方に同期して第１のアドレス
信号のうちの所定のビット以外のビットを複数のアドレ
ス入力端子から取込みラッチすると共に第１のアドレス
バッファ回路にラッチされている第１のアドレス信号の
各ビットを第２のアドレスバッファ回路に取込みラッチ
する構成とすることにより、リフレッシュ動作を変更す
ることなくアドレス入力端子を数を低減することができ
る効果がある。
御信号の前縁及び後縁のうち一方に同期して第１のアド
レス信号のうちの所定のビットを複数のアドレス入力端
子のうちの所定のアドレス入力端子から取込みラッチす
る第１のアドレスバッファ回路を設け、第１の制御信号
の前縁及び後縁のうちの他方に同期して第１のアドレス
信号のうちの所定のビット以外のビットを複数のアドレ
ス入力端子から取込みラッチすると共に第１のアドレス
バッファ回路にラッチされている第１のアドレス信号の
各ビットを第２のアドレスバッファ回路に取込みラッチ
する構成とすることにより、リフレッシュ動作を変更す
ることなくアドレス入力端子を数を低減することができ
る効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】図１に示された実施例の動作を説明するための
各部信号のタイミング図である。
各部信号のタイミング図である。
【図３】従来の半導体メモリの一例を示すブロック図で
ある。
ある。
【図４】図３に示された半導体メモリの動作を説明する
ための各部信号のタイミング図である。
ための各部信号のタイミング図である。
１ メモリセルアレイ
２，３ 行アドレスバッファ
４ 行デコーダ
５ 列アドレスバッファ
６ 列デコーダ
７ データ入出力回路
８，８ａ 制御回路
Claims (2)
- 【請求項１】 行方向，列方向に配列されそれぞれ所定
のアドレスをもつ複数のメモリセルを備え第１アドレス
信号及びこの第１のアドレス信号よりビット数の少ない
第２のアドレス信号により指定されたアドレスのメモリ
セルへのデータの書込み及びこのメモリセルからのデー
タの読出しを行うメモリセルアレイと、前記第２のアド
レス信号の各ビットとそれぞれ対応して設けられ前記第
１及び第２のアドレス信号を入力するための複数のアド
レス入力端子と、第１の制御信号の前縁及び後縁のうち
の一方に同期して前記第１のアドレス信号のうちの所定
のビットを前記複数のアドレス入力端子のうちの所定の
アドレス入力端子から取込みラッチする第１のアドレス
バッファ回路と、前記第１の制御信号の前縁及び後縁の
うちの他方に同期して前記第１のアドレス信号のうちの
所定のビット以外のビットを前記複数のアドレス入力端
子から取込みラッチすると共に前記第１のアドレスバッ
ファ回路にラッチされている第１のアドレス信号の各ビ
ットを取込みラッチする第２のアドレスバッフア回路
と、第２の制御信号に同期して前記第２のアドレス信号
の各ビットを前記複数のアドレス入力端子から取込みラ
ッチする第３のアドレスバッフア回路と、前記第２及び
第３のアドレスバッフア回路にラッチされているアドレ
ス信号により前記メモリセルアレイのアドレスを指定す
るデコーダ回路とを有することを特徴とする半導体メモ
リ。 - 【請求項２】 第１のアドレス信号が行アドレス信号で
あり、第２のアドレス信号が列アドレス信号であり、第
１及び第２のアドレスバッファ回路が第１及び第２の行
アドレスバッファであり、第３のアドレスバッファ回路
が列アドレスバッファであり、第１の制御信号が行アド
レスストローブ信号であり、第２の制御信号が列アドレ
スストローブ信号であり、前記行アドレスストローブ信
号の後縁に同期して前記行アドレスの所定のビットを前
記第１のアドレスバッファに取込みラッチし、前記列ア
ドレスストローブ信号の前縁に同期して前記列アドレス
信号の各ビットを前記列アドレスバッファに取込みラッ
チする構成の請求項１記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182835A JPH0528760A (ja) | 1991-07-24 | 1991-07-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3182835A JPH0528760A (ja) | 1991-07-24 | 1991-07-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0528760A true JPH0528760A (ja) | 1993-02-05 |
Family
ID=16125300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3182835A Pending JPH0528760A (ja) | 1991-07-24 | 1991-07-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528760A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462100B1 (ko) * | 1997-11-06 | 2005-04-06 | 삼성전자주식회사 | 시리얼 어드레스에 의한 액세스기능을 갖는 불휘발성 메모리장치 |
| KR100656445B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 입력 회로 |
| JP2008021364A (ja) * | 2006-07-12 | 2008-01-31 | Fujitsu Ltd | 半導体メモリ、コントローラおよび半導体メモリの動作方法 |
-
1991
- 1991-07-24 JP JP3182835A patent/JPH0528760A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100462100B1 (ko) * | 1997-11-06 | 2005-04-06 | 삼성전자주식회사 | 시리얼 어드레스에 의한 액세스기능을 갖는 불휘발성 메모리장치 |
| KR100656445B1 (ko) * | 2005-11-29 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리 장치의 어드레스 입력 회로 |
| JP2008021364A (ja) * | 2006-07-12 | 2008-01-31 | Fujitsu Ltd | 半導体メモリ、コントローラおよび半導体メモリの動作方法 |
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