JP3007475B2 - メモリ装置 - Google Patents
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/14—Implementation of control logic, e.g. test mode decoders
-
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- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、メモリ装置に関し、
特に、テストモード時におけるメモリセルのテスト時間
の短縮が図られたメモリ装置に関する。
特に、テストモード時におけるメモリセルのテスト時間
の短縮が図られたメモリ装置に関する。
【０００２】
【従来の技術】一般に、ダイナミック・ランダム・アク
セス・メモリ（ＤＲＡＭ）のようなメモリ装置において
は、メモリセルアレイを構成する各メモリセルの機能を
テストするための回路が設けられている。
セス・メモリ（ＤＲＡＭ）のようなメモリ装置において
は、メモリセルアレイを構成する各メモリセルの機能を
テストするための回路が設けられている。
【０００３】図６は、このような従来のメモリ装置の一
例を示すブロック図である。図６において、メモリセル
アレイ１１は、行方向および列方向に２次元に配置され
た多数のメモリセル（図示せず）から構成されている。
データ読出手段を構成するデータ読出回路１ないし４
は、それぞれ波形整形回路９から供給される後述する読
出制御信号φR に応じて、このメモリセルアレイ１１を
構成するメモリセルのうちの選択されたメモリセルから
データを同時に読出して増幅し、データＤ1 ないしＤ4
としてデータ処理回路５に印加する。
例を示すブロック図である。図６において、メモリセル
アレイ１１は、行方向および列方向に２次元に配置され
た多数のメモリセル（図示せず）から構成されている。
データ読出手段を構成するデータ読出回路１ないし４
は、それぞれ波形整形回路９から供給される後述する読
出制御信号φR に応じて、このメモリセルアレイ１１を
構成するメモリセルのうちの選択されたメモリセルから
データを同時に読出して増幅し、データＤ1 ないしＤ4
としてデータ処理回路５に印加する。
【０００４】このデータ処理回路５は、図示しない信号
源から供給されるモード指定信号φ T が通常動作モード
を指定する場合には、データ選択回路として機能し、図
示しないアドレス信号源から供給される４ビットのアド
レス信号φA に応じて、データＤ1 ないしＤ4 のうちの
いずれか１つを選択して読出データＤR として出力す
る。一方、モード指定信号φT がテストモードを指定す
る場合には、データ処理回路５は排他的論理和（ＥＸ−
ＯＲ）回路として機能し、４つのデータＤ1 ないしＤ4
がすべて同一のデータであるか一つでも異なったデータ
であるかを示す信号ＤR を出力する。このデータ処理回
路５の詳細については後述する。
源から供給されるモード指定信号φ T が通常動作モード
を指定する場合には、データ選択回路として機能し、図
示しないアドレス信号源から供給される４ビットのアド
レス信号φA に応じて、データＤ1 ないしＤ4 のうちの
いずれか１つを選択して読出データＤR として出力す
る。一方、モード指定信号φT がテストモードを指定す
る場合には、データ処理回路５は排他的論理和（ＥＸ−
ＯＲ）回路として機能し、４つのデータＤ1 ないしＤ4
がすべて同一のデータであるか一つでも異なったデータ
であるかを示す信号ＤR を出力する。このデータ処理回
路５の詳細については後述する。
【０００５】データ処理回路５から出力されたデータＤ
R は、データ処理回路６に供給される。データ出力回路
６は、出力制御回路７から供給される出力制御信号φC
によって規定されるタイミングで、上述のデータＤR を
出力データＤO として出力し、外部出力端子８を介して
外部へ供給する。データ出力回路６および出力制御回路
７の詳細については後述する。
R は、データ処理回路６に供給される。データ出力回路
６は、出力制御回路７から供給される出力制御信号φC
によって規定されるタイミングで、上述のデータＤR を
出力データＤO として出力し、外部出力端子８を介して
外部へ供給する。データ出力回路６および出力制御回路
７の詳細については後述する。
【０００６】一方、図示しない信号源から供給されるロ
ウアドレスストローブ（／ＲＡＳ）信号は、タイミング
発生回路１０に与えられ、このタイミング発生回路１０
は、／ＲＡＳ信号に同期した所定のタイミング信号
φR ′を発生して波形整形回路９に与える。
ウアドレスストローブ（／ＲＡＳ）信号は、タイミング
発生回路１０に与えられ、このタイミング発生回路１０
は、／ＲＡＳ信号に同期した所定のタイミング信号
φR ′を発生して波形整形回路９に与える。
【０００７】２段のインバータ（図示せず）で構成され
る波形整形回路９は、上述のタイミング信号φR ′に波
形整形を施して読出制御信号φR を発生し、出力制御回
路７に与えるとともに、前述のようにデータ読出回路１
ないし４にも与える。出力制御回路７は、この読出制御
信号φR に基づいて、上述の出力制御信号φC を発生す
る。
る波形整形回路９は、上述のタイミング信号φR ′に波
形整形を施して読出制御信号φR を発生し、出力制御回
路７に与えるとともに、前述のようにデータ読出回路１
ないし４にも与える。出力制御回路７は、この読出制御
信号φR に基づいて、上述の出力制御信号φC を発生す
る。
【０００８】次に、図７，図８および図９は、それぞ
れ、データ処理回路５，データ出力回路６および出力制
御回路７の構成例を示す回路図であり、さらに図１０お
よび図１１は、図６に示した従来のメモリ装置の動作を
説明するための波形図である。以下に、図６ないし図１
１を参照して、従来のメモリ装置の動作について詳細に
説明する。
れ、データ処理回路５，データ出力回路６および出力制
御回路７の構成例を示す回路図であり、さらに図１０お
よび図１１は、図６に示した従来のメモリ装置の動作を
説明するための波形図である。以下に、図６ないし図１
１を参照して、従来のメモリ装置の動作について詳細に
説明する。
【０００９】まず、通常動作モードにおいては、モード
指定信号φT はロー（Ｌ）レベルにあるものとする。こ
れにより、図７において、データ処理回路５内のスイッ
チング手段８２におけるスイッチングトランジスタ５７
がこの信号φT によってオフするとともに、この信号φ
T をインバータ５９によって反転した信号によってスイ
ッチング手段８２におけるスイッチングトランジスタ５
８がオンする。
指定信号φT はロー（Ｌ）レベルにあるものとする。こ
れにより、図７において、データ処理回路５内のスイッ
チング手段８２におけるスイッチングトランジスタ５７
がこの信号φT によってオフするとともに、この信号φ
T をインバータ５９によって反転した信号によってスイ
ッチング手段８２におけるスイッチングトランジスタ５
８がオンする。
【００１０】また、通常動作モードにおいては、４ビッ
トのアドレス信号φA （φA1，φA2，φA3，φA4）が、
それぞれ、選択手段８１におけるスイッチングトランジ
スタ５１ないし５４の制御入力に印加され、そのうちの
いずれか１つのみがオンされる。したがって、４つの入
力データＤ1 ないしＤ4 のうち、オンしているスイッチ
ングトランジスタに対応する１つのデータのみが当該ト
ランジスタおよびスイッチング手段８２におけるトラン
ジスタ５８を介して読出データＤR として出力される。
トのアドレス信号φA （φA1，φA2，φA3，φA4）が、
それぞれ、選択手段８１におけるスイッチングトランジ
スタ５１ないし５４の制御入力に印加され、そのうちの
いずれか１つのみがオンされる。したがって、４つの入
力データＤ1 ないしＤ4 のうち、オンしているスイッチ
ングトランジスタに対応する１つのデータのみが当該ト
ランジスタおよびスイッチング手段８２におけるトラン
ジスタ５８を介して読出データＤR として出力される。
【００１１】一方、テストモードにおいては、モード指
定信号φT はハイ（Ｈ）レベルにあるものとする。これ
により、図７において、データ処理回路５内のスイッチ
ング手段８２におけるスイッチングトランジスタ５７が
この信号φT によってオンするとともに、この信号φT
をインバータ５９によって反転した信号によってスイッ
チング手段８２におけるスイッチングトランジスタ５８
がオフする。
定信号φT はハイ（Ｈ）レベルにあるものとする。これ
により、図７において、データ処理回路５内のスイッチ
ング手段８２におけるスイッチングトランジスタ５７が
この信号φT によってオンするとともに、この信号φT
をインバータ５９によって反転した信号によってスイッ
チング手段８２におけるスイッチングトランジスタ５８
がオフする。
【００１２】このテストモードにおいては、読出データ
選択のためのアドレス信号φA は無効となり、上述のよ
うなデータの選択は行なわれない。代わりに、ＥＸ−Ｏ
Ｒゲート５５による４つのデータＤ1 ないしＤ4 の排他
的論理和処理が行なわれ、その結果がインバータ５６お
よびトランジスタ５７を介して読出データＤR として出
力される。すなわち、メモリセルアレイから読出された
４つのデータＤ1 ないしＤ4 がすべて一致している場合
にはＨレベルの読出データＤR が、他の場合にはＬレベ
ルの読出データＤR が出力されることになる。
選択のためのアドレス信号φA は無効となり、上述のよ
うなデータの選択は行なわれない。代わりに、ＥＸ−Ｏ
Ｒゲート５５による４つのデータＤ1 ないしＤ4 の排他
的論理和処理が行なわれ、その結果がインバータ５６お
よびトランジスタ５７を介して読出データＤR として出
力される。すなわち、メモリセルアレイから読出された
４つのデータＤ1 ないしＤ4 がすべて一致している場合
にはＨレベルの読出データＤR が、他の場合にはＬレベ
ルの読出データＤR が出力されることになる。
【００１３】次に、図９に示すように２段のインバータ
７１および７２で構成される出力制御回路７から供給さ
れる出力制御信号φC は、Ｌレベルで非活性の制御信号
であり、／ＲＡＳ信号に同期した読出制御信号φR に基
づいて、メモリセルアレイ１１のいわゆる無効アドレス
の読出データ（無効データ）に対応する期間中に非活性
状態にあるものとする。
７１および７２で構成される出力制御回路７から供給さ
れる出力制御信号φC は、Ｌレベルで非活性の制御信号
であり、／ＲＡＳ信号に同期した読出制御信号φR に基
づいて、メモリセルアレイ１１のいわゆる無効アドレス
の読出データ（無効データ）に対応する期間中に非活性
状態にあるものとする。
【００１４】ここで、まず通常動作モードにおける動作
を示す図１０を参照すると、出力制御信号φC （図１０
（ａ））がＬレベルの期間中は読出データＤR （図１０
（ｂ））は無効アドレスに対応する無効データであり、
したがって図８に示すようにＮＡＮＤゲート６１および
インバータ６２で構成されるデータ出力回路６の出力Ｄ
O （図１０（ｃ））は高インピーダンス状態（Ｈｉ−
Ｚ）となっている。
を示す図１０を参照すると、出力制御信号φC （図１０
（ａ））がＬレベルの期間中は読出データＤR （図１０
（ｂ））は無効アドレスに対応する無効データであり、
したがって図８に示すようにＮＡＮＤゲート６１および
インバータ６２で構成されるデータ出力回路６の出力Ｄ
O （図１０（ｃ））は高インピーダンス状態（Ｈｉ−
Ｚ）となっている。
【００１５】次に、読出データのアドレスが無効アドレ
スから有効アドレスに変化するのに伴い、読出データＤ
R は無効データから有効データに変化する（図１０
（ｂ））。そして、制御信号φC （図１０（ａ））は、
この変化のタイミングに対して予め決められたタイミン
グでＨレベルに立上がって活性状態となる。この結果、
図８のデータ出力回路６からは、データ処理回路５から
供給されるデータＤR が出力データＤO として外部出力
される（図１０（ｃ））。
スから有効アドレスに変化するのに伴い、読出データＤ
R は無効データから有効データに変化する（図１０
（ｂ））。そして、制御信号φC （図１０（ａ））は、
この変化のタイミングに対して予め決められたタイミン
グでＨレベルに立上がって活性状態となる。この結果、
図８のデータ出力回路６からは、データ処理回路５から
供給されるデータＤR が出力データＤO として外部出力
される（図１０（ｃ））。
【００１６】次に、テストモード時における動作を示す
図１１を参照すると、基本的な動作は、読出データＤR
（図１１（ｂ））が４つのデータＤ1 ないしＤ4 のうち
から選択されたデータではなくデータＤ1 ないしＤ4 を
ＥＸ−ＯＲ処理して得られるデータであることを除い
て、図１０に示した通常動作と同じである。ただし、こ
のＥＸ−ＯＲ演算に多少の時間を要するため、テストモ
ードにおいては読出データＤR の無効データから有効デ
ータへの変化が、通常動作モードにおける読出データＤ
R のそのような変化のタイミングから或る時間だけ遅れ
てしまう。
図１１を参照すると、基本的な動作は、読出データＤR
（図１１（ｂ））が４つのデータＤ1 ないしＤ4 のうち
から選択されたデータではなくデータＤ1 ないしＤ4 を
ＥＸ−ＯＲ処理して得られるデータであることを除い
て、図１０に示した通常動作と同じである。ただし、こ
のＥＸ−ＯＲ演算に多少の時間を要するため、テストモ
ードにおいては読出データＤR の無効データから有効デ
ータへの変化が、通常動作モードにおける読出データＤ
R のそのような変化のタイミングから或る時間だけ遅れ
てしまう。
【００１７】一方、出力制御信号φC は、図１１（ａ）
の実線で示すようにテストモードにおいても通常動作モ
ード時と同じ波形を有しているため、データ出力回路６
は、図１１（ｃ）の実線で示すように無効データＤR の
一部を出力データＤO として出力してしまうことにな
る。
の実線で示すようにテストモードにおいても通常動作モ
ード時と同じ波形を有しているため、データ出力回路６
は、図１１（ｃ）の実線で示すように無効データＤR の
一部を出力データＤO として出力してしまうことにな
る。
【００１８】
【発明が解決しようとする課題】以上のように構成され
た従来のメモリ装置では次のような問題点があった。す
なわち、テストモードにおいて、図１１（ｂ）に示すタ
イミング（図１０（ｂ）の通常動作モード時のタイミン
グよりも遅れたタイミング）で読出データＤR が無効デ
ータから有効データに変化した場合、出力制御信号φC
の波形が固定されているため、図１１（ｃ）の実線で示
すように一部の無効データがデータ出力Ｄ O として一旦
出力されてしまう。この一旦出力された無効データが有
効データに変化するまで時間を要するため、本来の有効
データの出力が、著しく遅れてしまうことになる。この
ため、上述のような従来のメモリ装置では、テストモー
ド時における有効データのアクセス時間が長くなり、ひ
いてはメモリ装置の機能テストに要する時間が長くなる
という問題点があった。
た従来のメモリ装置では次のような問題点があった。す
なわち、テストモードにおいて、図１１（ｂ）に示すタ
イミング（図１０（ｂ）の通常動作モード時のタイミン
グよりも遅れたタイミング）で読出データＤR が無効デ
ータから有効データに変化した場合、出力制御信号φC
の波形が固定されているため、図１１（ｃ）の実線で示
すように一部の無効データがデータ出力Ｄ O として一旦
出力されてしまう。この一旦出力された無効データが有
効データに変化するまで時間を要するため、本来の有効
データの出力が、著しく遅れてしまうことになる。この
ため、上述のような従来のメモリ装置では、テストモー
ド時における有効データのアクセス時間が長くなり、ひ
いてはメモリ装置の機能テストに要する時間が長くなる
という問題点があった。
【００１９】そこで出力制御信号φC の立上りのタイミ
ングを図１１（ａ）の破線で示すように遅らせれば、出
力データＤ0 は図１１（ｃ）の破線で示すタイミングで
高インピーダンス状態から有効データに変化することに
なり、上述のような無効データの出力を防止することが
でき、結果としてテストモード時の読出のタイミングの
遅延を軽減することができる。
ングを図１１（ａ）の破線で示すように遅らせれば、出
力データＤ0 は図１１（ｃ）の破線で示すタイミングで
高インピーダンス状態から有効データに変化することに
なり、上述のような無効データの出力を防止することが
でき、結果としてテストモード時の読出のタイミングの
遅延を軽減することができる。
【００２０】しかしながら、このように出力制御信号φ
C の立上りを遅らせると、通常動作モードにおいても信
号φC の立上りが遅れるため、通常動作モードにおける
メモリ装置の高速動作が困難になるという問題点があっ
た。
C の立上りを遅らせると、通常動作モードにおいても信
号φC の立上りが遅れるため、通常動作モードにおける
メモリ装置の高速動作が困難になるという問題点があっ
た。
【００２１】この発明の目的は、通常動作時の高速性を
阻害することなく、テストモード時におけるメモリセル
の機能テストに要する時間が短縮されたメモリ装置を提
供することである。
阻害することなく、テストモード時におけるメモリセル
の機能テストに要する時間が短縮されたメモリ装置を提
供することである。
【００２２】
【課題を解決するための手段】この発明に係るメモリ装
置は、複数のメモリセルと、データ読出手段と、データ
処理手段と、出力制御手段とを備えている。データ読出
手段は、複数のメモリセルのうちの複数のメモリセルの
それぞれからデータを読出す。データ処理手段は、テス
トモード時に読出された複数のデータに所定の論理演算
処理を施して、読出されたデータの個数よりも少ない個
数のデータに変換する。出力制御手段は、テストモード
時にデータ処理手段からのデータの出力のタイミングを
通常動作時よりも遅延させて出力させる。
置は、複数のメモリセルと、データ読出手段と、データ
処理手段と、出力制御手段とを備えている。データ読出
手段は、複数のメモリセルのうちの複数のメモリセルの
それぞれからデータを読出す。データ処理手段は、テス
トモード時に読出された複数のデータに所定の論理演算
処理を施して、読出されたデータの個数よりも少ない個
数のデータに変換する。出力制御手段は、テストモード
時にデータ処理手段からのデータの出力のタイミングを
通常動作時よりも遅延させて出力させる。
【００２３】この発明の他の局面に従うと、メモリ装置
は、メモリセルアレイと、データ読出手段と、モード指
定信号供給手段と、データ処理手段と、出力制御手段と
を備えている。メモリセルアレイは、複数のメモリセル
からなる。データ読出手段は、メモリセルアレイのうち
の複数のメモリセルのそれぞれからデータを読出す。モ
ード指定信号供給手段は、通常動作モードまたはテスト
モードのいずれかを指定するモード指定信号を供給す
る。データ処理手段は、モード指定信号が通常動作モー
ドを示すときに複数のメモリセルから読出した複数デー
タのうちの少なくとも１つのデータを選択して出力し、
モード指定信号がテストモードを示すときに複数のデー
タに一定の遅延時間を伴って所定の論理演算処理を施し
て、読出したデータの個数よりも少ない個数のデータに
変換して出力する。出力制御手段は、モード指定信号が
通常動作モードを示すときには、所定のタイミングでデ
ータ処理手段からの出力データを出力させ、モード指定
信号がテストモードを示すときには、所定のタイミング
から一定の遅延時間遅延させたタイミングでデータ処理
手段からの出力データを出力させる。
は、メモリセルアレイと、データ読出手段と、モード指
定信号供給手段と、データ処理手段と、出力制御手段と
を備えている。メモリセルアレイは、複数のメモリセル
からなる。データ読出手段は、メモリセルアレイのうち
の複数のメモリセルのそれぞれからデータを読出す。モ
ード指定信号供給手段は、通常動作モードまたはテスト
モードのいずれかを指定するモード指定信号を供給す
る。データ処理手段は、モード指定信号が通常動作モー
ドを示すときに複数のメモリセルから読出した複数デー
タのうちの少なくとも１つのデータを選択して出力し、
モード指定信号がテストモードを示すときに複数のデー
タに一定の遅延時間を伴って所定の論理演算処理を施し
て、読出したデータの個数よりも少ない個数のデータに
変換して出力する。出力制御手段は、モード指定信号が
通常動作モードを示すときには、所定のタイミングでデ
ータ処理手段からの出力データを出力させ、モード指定
信号がテストモードを示すときには、所定のタイミング
から一定の遅延時間遅延させたタイミングでデータ処理
手段からの出力データを出力させる。
【００２４】
【作用】この発明に係るメモリ装置においては、テスト
モード時におけるデータ処理手段からのデータの出力の
タイミングを通常動作時よりも遅延させることにより、
無効データの外部出力を防止し、ひいては有効データの
外部出力のタイミングを早めている。
モード時におけるデータ処理手段からのデータの出力の
タイミングを通常動作時よりも遅延させることにより、
無効データの外部出力を防止し、ひいては有効データの
外部出力のタイミングを早めている。
【００２５】さらに、この発明に係るメモリ装置におい
ては、データ処理手段の論理演算処理に要する一定時間
だけ遅延させたタイミングで、テストモード時における
データ処理手段からのデータの出力のタイミングを遅延
させることにより、結果的にテストモードにおけるアク
セス時間の短縮を図ることが可能となる。
ては、データ処理手段の論理演算処理に要する一定時間
だけ遅延させたタイミングで、テストモード時における
データ処理手段からのデータの出力のタイミングを遅延
させることにより、結果的にテストモードにおけるアク
セス時間の短縮を図ることが可能となる。
【００２６】
【実施例】以下、この発明の実施例を図面を参照しなが
ら詳細に説明する。図１は、この発明の一実施例による
メモリ装置を示すブロック図である。図１に示した実施
例は、以下の点を除いて、図６に示した従来のメモリ装
置と同じであり、共通する部分の説明はここでは繰返さ
ない。
ら詳細に説明する。図１は、この発明の一実施例による
メモリ装置を示すブロック図である。図１に示した実施
例は、以下の点を除いて、図６に示した従来のメモリ装
置と同じであり、共通する部分の説明はここでは繰返さ
ない。
【００２７】すなわち、図１の実施例においては、タイ
ミング発生回路１０と出力制御回路７との間に、図６の
波形整形回路９に代えて、遅延回路１２が設けられてい
る。この遅延回路１２および出力制御回路７は、テスト
モード時に、データ処理回路５からのデータをデータ出
力回路６が出力端子８に出力するタイミングを、通常動
作時に出力端子８に出力するタイミングよりも遅延させ
る制御手段を構成している。この遅延回路１２は、図示
しない信号源からのモード指定信号φT に応じて、テス
トモード時にタイミング信号φR ′の立上りを遅延させ
る機能を有しており、具体的には、たとえば図２に示す
ような構成を有している。また、図３は、図２に示した
遅延回路１２の動作を概略的に説明する波形図である。
ミング発生回路１０と出力制御回路７との間に、図６の
波形整形回路９に代えて、遅延回路１２が設けられてい
る。この遅延回路１２および出力制御回路７は、テスト
モード時に、データ処理回路５からのデータをデータ出
力回路６が出力端子８に出力するタイミングを、通常動
作時に出力端子８に出力するタイミングよりも遅延させ
る制御手段を構成している。この遅延回路１２は、図示
しない信号源からのモード指定信号φT に応じて、テス
トモード時にタイミング信号φR ′の立上りを遅延させ
る機能を有しており、具体的には、たとえば図２に示す
ような構成を有している。また、図３は、図２に示した
遅延回路１２の動作を概略的に説明する波形図である。
【００２８】まず、モード指定信号φT （図３（ａ））
がＬレベルとなる通常動作モードにおいては、信号φT
はインバータ１２１によってＨレベルに反転され、ＮＯ
Ｒゲート１２２の一方の入力に常時与えられる。このＮ
ＯＲゲート１２２の他方の入力には、タイミング発生回
路１０からの信号φR ′（図３（ｂ））が与えられ、Ｎ
ＯＲゲート１２２はテストモードにおいて常時Ｌレベル
の信号を発生する。
がＬレベルとなる通常動作モードにおいては、信号φT
はインバータ１２１によってＨレベルに反転され、ＮＯ
Ｒゲート１２２の一方の入力に常時与えられる。このＮ
ＯＲゲート１２２の他方の入力には、タイミング発生回
路１０からの信号φR ′（図３（ｂ））が与えられ、Ｎ
ＯＲゲート１２２はテストモードにおいて常時Ｌレベル
の信号を発生する。
【００２９】このＬレベルの信号は、３段のインバータ
から構成されるインバータ回路１２３を介して反転さ
れ、Ｈレベルの信号としてＮＡＮＤゲート１２４の一方
の入力に常時与えられる。また、ＮＡＮＤゲート１２４
の他方の入力にはタイミング信号φR ′が直接与えられ
る。この結果、ＮＡＮＤゲート１２４からの信号φR ′
の反転信号が得られ、これはさらにインバータ１２５に
よって反転されて読出制御信号φR （図３（ｃ））とし
て出力される。すなわち、図３の波形図の左半分に示す
ように、モード指定信号φT がＬレベルとなる通常動作
モードにおいては、遅延回路１２による遅延動作は行な
われず、タイミング信号φR ′が読出制御信号φR とし
てそのまま出力されることになる。
から構成されるインバータ回路１２３を介して反転さ
れ、Ｈレベルの信号としてＮＡＮＤゲート１２４の一方
の入力に常時与えられる。また、ＮＡＮＤゲート１２４
の他方の入力にはタイミング信号φR ′が直接与えられ
る。この結果、ＮＡＮＤゲート１２４からの信号φR ′
の反転信号が得られ、これはさらにインバータ１２５に
よって反転されて読出制御信号φR （図３（ｃ））とし
て出力される。すなわち、図３の波形図の左半分に示す
ように、モード指定信号φT がＬレベルとなる通常動作
モードにおいては、遅延回路１２による遅延動作は行な
われず、タイミング信号φR ′が読出制御信号φR とし
てそのまま出力されることになる。
【００３０】一方、モード指定信号φT （図３（ａ））
がＨレベルとなるテストモードにおいては、信号φT は
インバータ１２１によってＬレベルに反転され、ＮＯＲ
ゲート１２２の一方の入力に常時与えられる。この結
果、ＮＯＲゲート１２２は、その他方の入力に与えられ
るタイミング信号φR ′を反転するインバータとして機
能する。なお、これらのインバータ１２１および１２２
は、図６の従来例における波形整形回路９に相当する。
がＨレベルとなるテストモードにおいては、信号φT は
インバータ１２１によってＬレベルに反転され、ＮＯＲ
ゲート１２２の一方の入力に常時与えられる。この結
果、ＮＯＲゲート１２２は、その他方の入力に与えられ
るタイミング信号φR ′を反転するインバータとして機
能する。なお、これらのインバータ１２１および１２２
は、図６の従来例における波形整形回路９に相当する。
【００３１】より詳細に説明すると、上述のように信号
φT がＨレベルのときにタイミング信号φR ′がＬレベ
ルにあれば（図３（ｂ））、ＮＯＲゲート１２２の入力
は共にＬレベルのため、ＮＯＲゲート１２２の出力はＨ
レベルとなる。このＨレベルの出力は、インバータ回路
１２３によってＬレベルに反転され、ＮＡＮＤゲート１
２４の一方の入力に与えられる。ＮＡＮＤゲート１２４
の他方入力である信号φR ′もまたＬレベルであるた
め、ＮＡＮＤゲート１２４の出力はＨレベルとなり、こ
れはインバータ１２５によって反転されて、Ｌレベルの
読出制御信号φRとして出力される（図３（ｃ））。
φT がＨレベルのときにタイミング信号φR ′がＬレベ
ルにあれば（図３（ｂ））、ＮＯＲゲート１２２の入力
は共にＬレベルのため、ＮＯＲゲート１２２の出力はＨ
レベルとなる。このＨレベルの出力は、インバータ回路
１２３によってＬレベルに反転され、ＮＡＮＤゲート１
２４の一方の入力に与えられる。ＮＡＮＤゲート１２４
の他方入力である信号φR ′もまたＬレベルであるた
め、ＮＡＮＤゲート１２４の出力はＨレベルとなり、こ
れはインバータ１２５によって反転されて、Ｌレベルの
読出制御信号φRとして出力される（図３（ｃ））。
【００３２】一方、信号φT がＨレベルのときにタイミ
ング信号φR ′がＨレベルに変化すると（図３
（ｂ））、ＮＯＲゲート１２２の出力は同時にＨレベル
からＬレベルに変化する。このＮＯＲゲート１２２の出
力の変化は、インバータ回路１２３によって一定時間遅
延されてＮＡＮＤゲート１２４の一方の入力に伝えられ
る。
ング信号φR ′がＨレベルに変化すると（図３
（ｂ））、ＮＯＲゲート１２２の出力は同時にＨレベル
からＬレベルに変化する。このＮＯＲゲート１２２の出
力の変化は、インバータ回路１２３によって一定時間遅
延されてＮＡＮＤゲート１２４の一方の入力に伝えられ
る。
【００３３】一方、信号φR ′がＨレベルに変化する
と、ＮＡＮＤゲート１２４の他方の入力もＨレベルに変
化しているが、上述のようにＮＡＮＤゲート１２４の一
方の入力への変化の伝達は遅れるため、この一定時間
（遅延時間）の間、ＮＡＮＤゲート１２４の出力はＨレ
ベルのままである。そして、φR ′の変化から上述の一
定の遅延時間経過後、ＮＡＮＤゲート１２４の２つの入
力が共にＨレベルとなり、ＮＡＮＤゲート１２４の出力
はＬレベルに変化する。この変化はインバータ１２５に
よってＨレベルへの変化に反転され、読出制御信号φR
として出力される。
と、ＮＡＮＤゲート１２４の他方の入力もＨレベルに変
化しているが、上述のようにＮＡＮＤゲート１２４の一
方の入力への変化の伝達は遅れるため、この一定時間
（遅延時間）の間、ＮＡＮＤゲート１２４の出力はＨレ
ベルのままである。そして、φR ′の変化から上述の一
定の遅延時間経過後、ＮＡＮＤゲート１２４の２つの入
力が共にＨレベルとなり、ＮＡＮＤゲート１２４の出力
はＬレベルに変化する。この変化はインバータ１２５に
よってＨレベルへの変化に反転され、読出制御信号φR
として出力される。
【００３４】すなわち、図３の波形図の右半分に示すよ
うに、モード指定信号φT がＨレベルとなるテストモー
ドにおいては、タイミング信号φR ′のＨレベルへの立
上がりは、図３（ｃ）の実線で示すように遅延回路１２
によって一定時間遅延されて、読出制御信号φR として
出力されることになる。
うに、モード指定信号φT がＨレベルとなるテストモー
ドにおいては、タイミング信号φR ′のＨレベルへの立
上がりは、図３（ｃ）の実線で示すように遅延回路１２
によって一定時間遅延されて、読出制御信号φR として
出力されることになる。
【００３５】さらに信号φR ′がＬレベルに変化する
と、ＮＡＮＤゲート１２４の他方の入力が直ちにＬレベ
ルとなるため、ＮＡＮＤゲート１２４の出力は同時にＨ
レベルとなる。この変化はインバータ１２５によってＬ
レベルへの変化に反転される。すなわち、テストモード
において、タイミング信号φR ′の立下りと同時に、読
出制御信号φR も立下ることになる（図３（ｂ）および
（ｃ））。
と、ＮＡＮＤゲート１２４の他方の入力が直ちにＬレベ
ルとなるため、ＮＡＮＤゲート１２４の出力は同時にＨ
レベルとなる。この変化はインバータ１２５によってＬ
レベルへの変化に反転される。すなわち、テストモード
において、タイミング信号φR ′の立下りと同時に、読
出制御信号φR も立下ることになる（図３（ｂ）および
（ｃ））。
【００３６】次に、図４は、図１に示した実施例の全体
の動作を説明するための波形図である。この図１の実施
例の通常動作モード時における動作は、前述のように、
出力制御回路７に与えられるタイミング信号φR が、図
６および図１０に関連して説明した従来例のタイミング
信号φR と同じタイミングの信号となっているため、従
来例の動作と同じなので、その説明を省略し、ここでは
テストモードにおける動作についてのみ説明する。
の動作を説明するための波形図である。この図１の実施
例の通常動作モード時における動作は、前述のように、
出力制御回路７に与えられるタイミング信号φR が、図
６および図１０に関連して説明した従来例のタイミング
信号φR と同じタイミングの信号となっているため、従
来例の動作と同じなので、その説明を省略し、ここでは
テストモードにおける動作についてのみ説明する。
【００３７】すなわち、テストモードにおいては、通常
動作時と同様にメモリセルアレイ１１から４つのデータ
Ｄ1 ないしＤ4 が読出され、ＥＸ−ＯＲ回路５５（図
７）によってＥＸ−ＯＲ処理される。このＥＸ−ＯＲ演
算に一定の時間を要するため、前述のようにテストモー
ドにおける読出データＤR （図４（ｃ））の無効データ
から有効データへの変化のタイミングは、通常動作モー
ドにおけるそのタイミングより上記一定時間だけ遅れる
ことになる。
動作時と同様にメモリセルアレイ１１から４つのデータ
Ｄ1 ないしＤ4 が読出され、ＥＸ−ＯＲ回路５５（図
７）によってＥＸ−ＯＲ処理される。このＥＸ−ＯＲ演
算に一定の時間を要するため、前述のようにテストモー
ドにおける読出データＤR （図４（ｃ））の無効データ
から有効データへの変化のタイミングは、通常動作モー
ドにおけるそのタイミングより上記一定時間だけ遅れる
ことになる。
【００３８】そこで、この実施例によれば、テストモー
ド時に、上述の遅延回路１２の動作によって読出制御信
号φR の活性化のタイミングを通常のタイミング（図４
（ａ）の破線）よりも上記一定時間だけ遅延させること
により（同図の実線）、出力制御回路７から出力される
出力制御信号φC も、通常動作時（図４（ｂ）の破線）
から上記一定時間だけ遅延させる（同図の実線）。これ
により、データ出力回路６からは、従来例で生じていた
ような無効データの部分的な出力（図４（ｄ）の破線）
は起こらず、有効データのみが出力データＤO として出
力されることになる（図４（ｄ）の実線）。
ド時に、上述の遅延回路１２の動作によって読出制御信
号φR の活性化のタイミングを通常のタイミング（図４
（ａ）の破線）よりも上記一定時間だけ遅延させること
により（同図の実線）、出力制御回路７から出力される
出力制御信号φC も、通常動作時（図４（ｂ）の破線）
から上記一定時間だけ遅延させる（同図の実線）。これ
により、データ出力回路６からは、従来例で生じていた
ような無効データの部分的な出力（図４（ｄ）の破線）
は起こらず、有効データのみが出力データＤO として出
力されることになる（図４（ｄ）の実線）。
【００３９】すなわち、この実施例によれば、図４から
明らかなように、読出制御信号φRを遅延しない場合に
生じる無効データの部分的な出力によって引き起こされ
る有効データの出力の遅れに比べて、むしろ読出制御信
号φR を一定期間遅延させることによって無効データの
部分的な出力を防止している。すなわち、一旦無効デー
タが出力されてしまうと、無効データがあらためて有効
データに変化するのに、データ処理回路による遅延時間
よりも長い時間を要してしまうため、上記遅延時間だけ
出力制御信号のタイミングを遅延させることにより、結
果的に有効データの出力のタイミングを早めている。こ
れにより、テストモードにおけるアクセス時間すなわち
メモリ装置の機能テストに要する時間を短縮することが
できる。
明らかなように、読出制御信号φRを遅延しない場合に
生じる無効データの部分的な出力によって引き起こされ
る有効データの出力の遅れに比べて、むしろ読出制御信
号φR を一定期間遅延させることによって無効データの
部分的な出力を防止している。すなわち、一旦無効デー
タが出力されてしまうと、無効データがあらためて有効
データに変化するのに、データ処理回路による遅延時間
よりも長い時間を要してしまうため、上記遅延時間だけ
出力制御信号のタイミングを遅延させることにより、結
果的に有効データの出力のタイミングを早めている。こ
れにより、テストモードにおけるアクセス時間すなわち
メモリ装置の機能テストに要する時間を短縮することが
できる。
【００４０】なお、上述の実施例では、４つのデータＤ
1 ないしＤ4 から、通常動作モードにおいては１つの選
択データＤR を出力し、またテストモードにおいては１
つのＥＸ−ＯＲ処理データＤR を出力する場合を示して
いたが、これらのデータの数はこの実施例の場合に限ら
れない。すなわち、出力データの数がメモリセルアレイ
から読出したデータの数よりも少なければこの発明は適
用可能であり、たとえばメモリセルアレイから読出した
８個のデータから１つの出力データを取出す場合はもち
ろん、メモリセルアレイから読出した８個のデータから
２つの出力データを取出す場合であってもこの発明は適
用可能である。
1 ないしＤ4 から、通常動作モードにおいては１つの選
択データＤR を出力し、またテストモードにおいては１
つのＥＸ−ＯＲ処理データＤR を出力する場合を示して
いたが、これらのデータの数はこの実施例の場合に限ら
れない。すなわち、出力データの数がメモリセルアレイ
から読出したデータの数よりも少なければこの発明は適
用可能であり、たとえばメモリセルアレイから読出した
８個のデータから１つの出力データを取出す場合はもち
ろん、メモリセルアレイから読出した８個のデータから
２つの出力データを取出す場合であってもこの発明は適
用可能である。
【００４１】図５は、このようにメモリセルアレイから
読出した８個のデータから２つの出力データを取出す実
施例を示すブロック図であり、メモリセルアレイ１１か
らデータ読出回路１ａないし４ａによって読出された４
つのデータＤ1aないしＤ4aは、一方のデータ処理回路５
ａで処理され、メモリセルアレイ１１からデータ読出回
路１ｂないし４ｂによって読出された４つのデータＤ1b
ないしＤ4bは、他方のデータ処理回路５ｂで処理され
る。データ処理回路５ａおよび５ｂは、第７図に示した
データ処理回路５と同じ構成を有しているものとする。
これらのデータ処理回路５ａおよび５ｂは、共通に印加
されるアドレス信号φA およびモード指定信号φT によ
って動作される。
読出した８個のデータから２つの出力データを取出す実
施例を示すブロック図であり、メモリセルアレイ１１か
らデータ読出回路１ａないし４ａによって読出された４
つのデータＤ1aないしＤ4aは、一方のデータ処理回路５
ａで処理され、メモリセルアレイ１１からデータ読出回
路１ｂないし４ｂによって読出された４つのデータＤ1b
ないしＤ4bは、他方のデータ処理回路５ｂで処理され
る。データ処理回路５ａおよび５ｂは、第７図に示した
データ処理回路５と同じ構成を有しているものとする。
これらのデータ処理回路５ａおよび５ｂは、共通に印加
されるアドレス信号φA およびモード指定信号φT によ
って動作される。
【００４２】データ処理回路５ａから出力される読出デ
ータＤRaはデータ処理回路６ａを介して出力データＤOa
として端子８ａを介して出力され、データ処理回路５ｂ
から出力される読出データＤRbはデータ処理回路６ｂを
介して出力データＤObとして端子８ｂを介して出力され
る。データ出力回路６ａおよび６ｂは、図８に示したデ
ータ出力回路６と同じ構成を有しているものとする。そ
の他の構成および動作は図１に示した実施例と同じであ
る。
ータＤRaはデータ処理回路６ａを介して出力データＤOa
として端子８ａを介して出力され、データ処理回路５ｂ
から出力される読出データＤRbはデータ処理回路６ｂを
介して出力データＤObとして端子８ｂを介して出力され
る。データ出力回路６ａおよび６ｂは、図８に示したデ
ータ出力回路６と同じ構成を有しているものとする。そ
の他の構成および動作は図１に示した実施例と同じであ
る。
【００４３】このように、８つの読出データから２つの
出力データを並列に得る場合であっても、テストモード
時におけるそれぞれのデータの出力のタイミングを単一
の遅延回路１２によって共通に制御することにより、そ
れぞれの出力における無効データの出力を防止し、有効
データのアクセス時間を短縮することができる。
出力データを並列に得る場合であっても、テストモード
時におけるそれぞれのデータの出力のタイミングを単一
の遅延回路１２によって共通に制御することにより、そ
れぞれの出力における無効データの出力を防止し、有効
データのアクセス時間を短縮することができる。
【００４４】
【発明の効果】以上のように、この発明によれば、複数
のメモリセルと、複数のメモリセルのうちの複数のメモ
リセルのそれぞれからデータを読出すデータ読出手段
と、テストモード時に読出された複数のデータに所定の
論理演算処理を施して読出されたデータの個数よりも少
ない個数のデータに変換するデータ処理手段と、テスト
モード時にデータ処理手段からのデータの出力のタイミ
ングを通常動作時よりも遅延させて出力させる出力制御
手段とを備えるように構成したので、テストモード時に
無効データの外部出力を防止し、ひいては有効データの
外部出力のタイミングを早めることが可能となる。
のメモリセルと、複数のメモリセルのうちの複数のメモ
リセルのそれぞれからデータを読出すデータ読出手段
と、テストモード時に読出された複数のデータに所定の
論理演算処理を施して読出されたデータの個数よりも少
ない個数のデータに変換するデータ処理手段と、テスト
モード時にデータ処理手段からのデータの出力のタイミ
ングを通常動作時よりも遅延させて出力させる出力制御
手段とを備えるように構成したので、テストモード時に
無効データの外部出力を防止し、ひいては有効データの
外部出力のタイミングを早めることが可能となる。
【００４５】さらに、この発明の他の局面によれば、複
数のメモリセルからなるメモリセルアレイと、メモリセ
ルアレイのうちの複数のメモリセルのそれぞれからデー
タを読出すデータ読出手段と、通常動作モードまたはテ
ストモードのいずれかを指定するモード指定信号を供給
する手段と、モード指定信号が通常動作モードを示すと
きに複数のメモリセルから読出した複数のデータのうち
の少なくとも１つのデータを選択して出力し、かつモー
ド指定信号がテストモードを示すときに複数のデータに
一定の遅延時間を伴って所定の論理演算処理を施して、
読出したデータの個数よりも少ない個数のデータに変換
して出力するデータ処理手段と、モード指定信号が通常
動作モードを示すときには、所定のタイミングでデータ
処理手段からの出力データを出力させ、モード指定信号
がテストモードを示すときには、所定のタイミングから
一定遅延時間遅延させたタイミングでデータ処理手段か
らの出力データを出力させる出力制御手段とを備えるよ
うに構成したので、結果的にテストモードにおけるアク
セス時間の短縮を図ることができる。
数のメモリセルからなるメモリセルアレイと、メモリセ
ルアレイのうちの複数のメモリセルのそれぞれからデー
タを読出すデータ読出手段と、通常動作モードまたはテ
ストモードのいずれかを指定するモード指定信号を供給
する手段と、モード指定信号が通常動作モードを示すと
きに複数のメモリセルから読出した複数のデータのうち
の少なくとも１つのデータを選択して出力し、かつモー
ド指定信号がテストモードを示すときに複数のデータに
一定の遅延時間を伴って所定の論理演算処理を施して、
読出したデータの個数よりも少ない個数のデータに変換
して出力するデータ処理手段と、モード指定信号が通常
動作モードを示すときには、所定のタイミングでデータ
処理手段からの出力データを出力させ、モード指定信号
がテストモードを示すときには、所定のタイミングから
一定遅延時間遅延させたタイミングでデータ処理手段か
らの出力データを出力させる出力制御手段とを備えるよ
うに構成したので、結果的にテストモードにおけるアク
セス時間の短縮を図ることができる。
【図１】この発明の一実施例によるメモリ装置を示すブ
ロック図である。
ロック図である。
【図２】図１に示した遅延回路の詳細を示す回路図であ
る。
る。
【図３】図２に示した遅延回路の動作を説明する波形図
である。
である。
【図４】図１に示した実施例の動作を説明する波形図で
ある。
ある。
【図５】この発明の他の実施例によるメモリ装置を示す
ブロック図である。
ブロック図である。
【図６】従来のメモリ装置の一例を示すブロック図であ
る。
る。
【図７】図６に示したデータ処理回路の詳細を示す回路
図である。
図である。
【図８】図６に示したデータ出力回路の詳細を示す回路
図である。
図である。
【図９】図６に示した出力制御回路の詳細を示す回路図
である。
である。
【図１０】図６に示した従来例の通常動作モードにおけ
る動作を説明する波形図である。
る動作を説明する波形図である。
【図１１】図６に示した実施例のテストモードにおける
動作を説明する波形図である。
動作を説明する波形図である。
１，２，３，４ データ読出回路 ５ データ処理回路 ６ データ出力回路 ７ 出力制御回路 １０ タイミング発生回路 １１ メモリセルアレイ １２ 遅延回路 なお、各図中同一符号は同一または相当部分を示す。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/16 330 G06F 11/22 350 G11C 29/00
Claims (2)
- 【請求項１】 テスト機能を有するメモリ装置であっ
て、 複数のメモリセルと、 前記複数のメモリセルのうちの複数のメモリセルのそれ
ぞれからデータを読出すデータ読出手段と、 テストモード時に前記読出された複数のデータに所定の
論理演算処理を施して、前記読出されたデータの個数よ
りも少ない個数のデータに変換するデータ処理手段と、 テストモード時に前記データ処理手段からのデータの出
力のタイミングを通常動作時よりも遅延させて出力させ
る出力制御手段とを備えた、メモリ装置。 - 【請求項２】 テスト機能を有するメモリ装置であっ
て、 複数のメモリセルからなるメモリセルアレイと、 前記メモリセルアレイのうちの複数のメモリセルのそれ
ぞれからデータを読出すデータ読出手段と、 通常動作モードまたはテストモードのいずれかを指定す
るモード指定信号を供給する手段と、 前記モード指定信号が通常動作モードを示すときに前記
複数のメモリセルから読出した複数のデータのうちの少
なくとも１つのデータを選択して出力し、かつ前記モー
ド指定信号がテストモードを示すときに前記複数のデー
タに一定の遅延時間を伴って所定の論理演算処理を施し
て、前記読出したデータの個数よりも少ない個数のデー
タに変換して出力するデータ処理手段と、 前記モード指定信号が前記通常動作モードを示すときに
は、所定のタイミングで前記データ処理手段からの出力
データを出力させ、前記モード指定信号がテストモード
を示すときには、前記所定のタイミングから一定の遅延
時間遅延させたタイミングで前記データ処理手段からの
出力データを出力させる出力制御手段とを備えた、メモ
リ装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145749A JP3007475B2 (ja) | 1992-06-05 | 1992-06-05 | メモリ装置 |
| DE4317926A DE4317926C2 (de) | 1992-06-05 | 1993-05-28 | Speichervorrichtung mit Testfunktion |
| US08/068,709 US5361230A (en) | 1992-06-05 | 1993-05-28 | Memory device delaying timing of outputting data in a test mode as compared with a normal operating mode |
| ITMI931153A IT1271544B (it) | 1992-06-05 | 1993-06-01 | Dispositivo di memoria con tempo di accesso ridotto delle celle di memoria in una modalita' di prova |
| KR1019930010136A KR960010963B1 (ko) | 1992-06-05 | 1993-06-04 | 테스트 기능을 가진 메모리장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4145749A JP3007475B2 (ja) | 1992-06-05 | 1992-06-05 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05342114A JPH05342114A (ja) | 1993-12-24 |
| JP3007475B2 true JP3007475B2 (ja) | 2000-02-07 |
Family
ID=15392269
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4145749A Expired - Fee Related JP3007475B2 (ja) | 1992-06-05 | 1992-06-05 | メモリ装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5361230A (ja) |
| JP (1) | JP3007475B2 (ja) |
| KR (1) | KR960010963B1 (ja) |
| DE (1) | DE4317926C2 (ja) |
| IT (1) | IT1271544B (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104932961A (zh) * | 2015-05-28 | 2015-09-23 | 广东小天才科技有限公司 | 检测终端设备中数据线邦定断路的方法和装置 |
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| US5455517A (en) * | 1992-06-09 | 1995-10-03 | International Business Machines Corporation | Data output impedance control |
| JPH06275100A (ja) * | 1993-03-19 | 1994-09-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPH06334513A (ja) * | 1993-05-13 | 1994-12-02 | Intel Corp | データ処理装置 |
| JP2806210B2 (ja) * | 1993-06-15 | 1998-09-30 | 富士通株式会社 | マイクロプロセッサ |
| JP2820016B2 (ja) * | 1993-12-28 | 1998-11-05 | 日本電気株式会社 | 電子回路 |
| US5579326A (en) * | 1994-01-31 | 1996-11-26 | Sgs-Thomson Microelectronics, Inc. | Method and apparatus for programming signal timing |
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| EP0802955B1 (en) * | 1994-09-23 | 2002-02-13 | Miriam Coller | A marking composition |
| JPH0973775A (ja) * | 1995-09-01 | 1997-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP3607439B2 (ja) * | 1996-11-11 | 2005-01-05 | 株式会社日立製作所 | 半導体集積回路装置 |
| KR100222970B1 (ko) * | 1997-01-29 | 1999-10-01 | 윤종용 | 전자장치의 테스트모드 수행방법 |
| US6418547B1 (en) | 1998-02-26 | 2002-07-09 | Micron Technology, Inc. | Internal guardband for semiconductor testing |
| KR20020031874A (ko) * | 2000-10-24 | 2002-05-03 | 이철수 | 비밀잉크 조성물 및 그 발색 조성물 |
| KR20020065961A (ko) * | 2001-02-08 | 2002-08-14 | 이철수 | 위조 및 변조 불가 보안용지 및 그 발색도포구 |
| US6675273B2 (en) | 2001-05-31 | 2004-01-06 | International Business Machines Corporation | Memory circuitry with auxiliary word line to obtain predictable array output when an invalid address is requested |
| DE10143455B4 (de) * | 2001-09-05 | 2005-12-15 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen von zu testenden Schaltungseinheiten mit erhöhter Datenkompression für Burn-in |
| FR2854967B1 (fr) * | 2003-05-13 | 2005-08-05 | St Microelectronics Sa | Procede et dispositif d'identification d'un mode de fonctionnement d'un dispositif controle, par exemple un mode test d'une memoire eeprom |
| KR100583152B1 (ko) * | 2004-02-19 | 2006-05-23 | 주식회사 하이닉스반도체 | 데이터 억세스타임 측정모드를 갖는 반도체 메모리 소자 |
Family Cites Families (5)
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