JPH06334513A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH06334513A JPH06334513A JP5134145A JP13414593A JPH06334513A JP H06334513 A JPH06334513 A JP H06334513A JP 5134145 A JP5134145 A JP 5134145A JP 13414593 A JP13414593 A JP 13414593A JP H06334513 A JPH06334513 A JP H06334513A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 データ処理装置において確定データの取り込
みを早めデータの処理効率を向上させる。 【構成】 信号として不確定値，確定値「１」及び確定
値「０」の３値信号を定め、確定データが到来した場合
に、この確定データをクロック信号に基づいてラッチせ
ずに次段の回路で準備態勢が整ったことを確認して、取
り込みを行うようにする。この結果、各回路の最悪動作
条件を考慮した最長の時間を待たずに直ちに取り込んで
次段の回路へ送ることができ、データの処理効率が向上
する。
みを早めデータの処理効率を向上させる。 【構成】 信号として不確定値，確定値「１」及び確定
値「０」の３値信号を定め、確定データが到来した場合
に、この確定データをクロック信号に基づいてラッチせ
ずに次段の回路で準備態勢が整ったことを確認して、取
り込みを行うようにする。この結果、各回路の最悪動作
条件を考慮した最長の時間を待たずに直ちに取り込んで
次段の回路へ送ることができ、データの処理効率が向上
する。
Description
【０００１】
【産業上の利用分野】本発明は、データを処理するデー
タ処理装置に関する。
タ処理装置に関する。
【０００２】
【従来の技術】図６は、従来のこの種のデータ処理装置
の一部を示すブロック図であり、同図において、１〜４
はラッチ回路、５，６はゲート回路、ＰＨ１，ＰＨ２は
ラッチ信号である。また、それぞれ実線で示すｐａｔｈ
１、点線で示すｐａｔｈ２及び一点鎖線で示すｐａｔｈ
３は、各データの伝達経路を示している。次に図７は、
上記各経路ｐａｔｈ１〜ｐａｔｈ３に伝達される各デー
タの遅延状況及び各データをラッチする上記ラッチ信号
ＰＨ１，ＰＨ２のタイミングを示す図である。ここで各
ラッチ信号ＰＨ１，ＰＨ２は、図７（ａ）のクロック信
号に同期して出力されるものである。
の一部を示すブロック図であり、同図において、１〜４
はラッチ回路、５，６はゲート回路、ＰＨ１，ＰＨ２は
ラッチ信号である。また、それぞれ実線で示すｐａｔｈ
１、点線で示すｐａｔｈ２及び一点鎖線で示すｐａｔｈ
３は、各データの伝達経路を示している。次に図７は、
上記各経路ｐａｔｈ１〜ｐａｔｈ３に伝達される各デー
タの遅延状況及び各データをラッチする上記ラッチ信号
ＰＨ１，ＰＨ２のタイミングを示す図である。ここで各
ラッチ信号ＰＨ１，ＰＨ２は、図７（ａ）のクロック信
号に同期して出力されるものである。
【０００３】一般に、各経路ｐａｔｈ１〜ｐａｔｈ３上
に伝達される各データは、常時は、図７のタイミングＡ
に示すように、ほぼ均等な短い伝達遅れを示しており、
短時間で確定したデータが得られるものである。しか
し、図７のタイミングＢに示すように、例えば経路ｐａ
ｔｈ２上に接続される回路により加算処理が行われ、そ
の結果、桁上げ等が生じた場合には、確定データが出力
されるまでには長時間を要する。このとき、ラッチ回路
４に対してラッチ信号ＰＨ２を出力しても、ゲート回路
５，６を介する経路ｐａｔｈ２の確定データは、ラッチ
回路４には入力されておらず、したがってラッチ回路４
では確定データをラッチできない。
に伝達される各データは、常時は、図７のタイミングＡ
に示すように、ほぼ均等な短い伝達遅れを示しており、
短時間で確定したデータが得られるものである。しか
し、図７のタイミングＢに示すように、例えば経路ｐａ
ｔｈ２上に接続される回路により加算処理が行われ、そ
の結果、桁上げ等が生じた場合には、確定データが出力
されるまでには長時間を要する。このとき、ラッチ回路
４に対してラッチ信号ＰＨ２を出力しても、ゲート回路
５，６を介する経路ｐａｔｈ２の確定データは、ラッチ
回路４には入力されておらず、したがってラッチ回路４
では確定データをラッチできない。
【０００４】このため従来は、クロック信号に同期して
出力されるラッチ信号の出力タイミングをデータが確定
するまでの最長の時間を考慮して決定するようにしてい
る。なお、この場合、回路の電源電圧が低い場合や周囲
温度が高い場合には、データが確定するまでの時間がさ
らに長くなることから、このような最悪の条件も加味さ
れてラッチ信号の出力タイミング、即ちクロック信号の
速度が決定される。
出力されるラッチ信号の出力タイミングをデータが確定
するまでの最長の時間を考慮して決定するようにしてい
る。なお、この場合、回路の電源電圧が低い場合や周囲
温度が高い場合には、データが確定するまでの時間がさ
らに長くなることから、このような最悪の条件も加味さ
れてラッチ信号の出力タイミング、即ちクロック信号の
速度が決定される。
【０００５】
【発明が解決しようとする課題】従来のデータ処理装置
は、データが確定される最長時間を考慮してクロック速
度を決定しているので、データが直ちに確定するような
場合でも常にこの最長時間後に確定データとして取り込
まれて処理されていることから、処理速度が必要以上に
低く抑えられるという問題があった。
は、データが確定される最長時間を考慮してクロック速
度を決定しているので、データが直ちに確定するような
場合でも常にこの最長時間後に確定データとして取り込
まれて処理されていることから、処理速度が必要以上に
低く抑えられるという問題があった。
【０００６】したがって本発明は、確定データのラッチ
入力タイミングを早め装置全体の処理効率を向上させる
ことを目的とする。
入力タイミングを早め装置全体の処理効率を向上させる
ことを目的とする。
【０００７】
【課題を解決するための手段】このような課題を解決す
るために、本発明は、信号を第１の論理値を有する第１
の確定値、第２の論理値を有する第２の確定値及び不確
定値の３値信号としてそれぞれ定めると共に、前段に接
続される第１のデータ保持回路からの３値データを処理
してこの処理結果の確定データを次段に接続される第２
のデータ保持回路へ出力するデータ処理装置であって、
第１のデータ保持回路からの必要な確定データにより処
理結果が確定値をとり、第２のデータ保持回路に接続さ
れる次段からのレディ信号に応じて確定データを第２の
データ保持回路へ取り込む共に、第１のデータ保持回路
に対し確定データの処理済みの旨を報知する手段を設け
たものである。
るために、本発明は、信号を第１の論理値を有する第１
の確定値、第２の論理値を有する第２の確定値及び不確
定値の３値信号としてそれぞれ定めると共に、前段に接
続される第１のデータ保持回路からの３値データを処理
してこの処理結果の確定データを次段に接続される第２
のデータ保持回路へ出力するデータ処理装置であって、
第１のデータ保持回路からの必要な確定データにより処
理結果が確定値をとり、第２のデータ保持回路に接続さ
れる次段からのレディ信号に応じて確定データを第２の
データ保持回路へ取り込む共に、第１のデータ保持回路
に対し確定データの処理済みの旨を報知する手段を設け
たものである。
【０００８】
【作用】第１のデータ保持回路からのデータによって処
理結果出力が確定した場合に、第２のデータ保持回路に
接続される次段からのレディ信号を検出し、この検出出
力に応じて確定データを第２のデータ保持回路へ取り込
むと共に、第１のデータ保持回路に対し確定データの処
理済みの旨を報知する。したがって、出力データが確定
した場合、各回路の最悪動作条件を考慮した最長の時間
を待たずに直ちに取り込んで次段に送ることができ、デ
ータの処理効率が向上する。
理結果出力が確定した場合に、第２のデータ保持回路に
接続される次段からのレディ信号を検出し、この検出出
力に応じて確定データを第２のデータ保持回路へ取り込
むと共に、第１のデータ保持回路に対し確定データの処
理済みの旨を報知する。したがって、出力データが確定
した場合、各回路の最悪動作条件を考慮した最長の時間
を待たずに直ちに取り込んで次段に送ることができ、デ
ータの処理効率が向上する。
【０００９】
【実施例】以下、本発明について図面を参照して説明す
る。図１は、本発明に係るデータ処理装置の一実施例を
示すブロック図であり、この装置は、後述するように、
信号として不確値，確定値「１」及び確定値「０」の３
値信号を定めると共に、確定値の到来時にこの確定値を
クロック信号に基づいてラッチせずに、次段の回路で準
備態勢が整ったことを確認して取り込み処理するように
構成したものである。図１において、１１〜１４はラッ
チ回路、１５，１６はゲート回路、ＤＩＮはラッチ回路
１４に取り込まれる入力データ、ＤＯＵＴはラッチ回路
１４から出力される出力データ、ＲＤＯＵＴは後述する
確定データが入力されたか否かを前段のラッチ回路１１
〜１３へ報知するためのレディ出力信号、ＲＤＩＮは次
段の出力に接続される図示省略したラッチ回路から出力
されこのラッチ回路において確定データが入力中か否か
を識別するためのレディ入力信号である。
る。図１は、本発明に係るデータ処理装置の一実施例を
示すブロック図であり、この装置は、後述するように、
信号として不確値，確定値「１」及び確定値「０」の３
値信号を定めると共に、確定値の到来時にこの確定値を
クロック信号に基づいてラッチせずに、次段の回路で準
備態勢が整ったことを確認して取り込み処理するように
構成したものである。図１において、１１〜１４はラッ
チ回路、１５，１６はゲート回路、ＤＩＮはラッチ回路
１４に取り込まれる入力データ、ＤＯＵＴはラッチ回路
１４から出力される出力データ、ＲＤＯＵＴは後述する
確定データが入力されたか否かを前段のラッチ回路１１
〜１３へ報知するためのレディ出力信号、ＲＤＩＮは次
段の出力に接続される図示省略したラッチ回路から出力
されこのラッチ回路において確定データが入力中か否か
を識別するためのレディ入力信号である。
【００１０】次に図２は、ラッチ回路１４において入出
力される各種信号のタイミングを示すタイミングチャー
トである。このタイミングチャートに基づいて上記実施
例装置の動作を説明する。ここで、入力データＤＩＮ及
び出力データＤＯＵＴは３値の信号で表される。即ち、
これらのデータ信号の電圧は、図２（ａ），（ｃ）に示
すように、「０」Ｖ，「２．５」Ｖ及び「５」Ｖの３つ
のレベルに区分され、このうち電圧レベルが「２．５」
Ｖを示す不確定区間の信号を不確定値として定めると共
に、電圧が「０」Ｖまたは「５」Ｖを示す確定区間の信
号を確定値として定める。そして確定値のうち電圧が
「５」Ｖの信号を確定値「１」（第１の論理値を有する
確定値）とし、電圧が「０」Ｖの信号を確定値「０」
（第２の論理値を有する確定値）と定める。このよう
に、入力データＤＩＮ及び出力データＤＯＵＴは、電圧
が「２．５」Ｖである不確定値、電圧が「０」Ｖである
確定値「０」、及び電圧が「５」Ｖである確定値「１」
の３値で表される。
力される各種信号のタイミングを示すタイミングチャー
トである。このタイミングチャートに基づいて上記実施
例装置の動作を説明する。ここで、入力データＤＩＮ及
び出力データＤＯＵＴは３値の信号で表される。即ち、
これらのデータ信号の電圧は、図２（ａ），（ｃ）に示
すように、「０」Ｖ，「２．５」Ｖ及び「５」Ｖの３つ
のレベルに区分され、このうち電圧レベルが「２．５」
Ｖを示す不確定区間の信号を不確定値として定めると共
に、電圧が「０」Ｖまたは「５」Ｖを示す確定区間の信
号を確定値として定める。そして確定値のうち電圧が
「５」Ｖの信号を確定値「１」（第１の論理値を有する
確定値）とし、電圧が「０」Ｖの信号を確定値「０」
（第２の論理値を有する確定値）と定める。このよう
に、入力データＤＩＮ及び出力データＤＯＵＴは、電圧
が「２．５」Ｖである不確定値、電圧が「０」Ｖである
確定値「０」、及び電圧が「５」Ｖである確定値「１」
の３値で表される。
【００１１】いま、ラッチ回路１４に「ａ」という確定
データが入力データＤＩＮとして到来した場合［図２
（ａ）］、ラッチ回路１４では、次段の回路から出力さ
れるレディ入力信号ＲＤＩＮが「０」Ｖでレディ状態に
ある［図２（ｄ）］ことを確認すると、レディ出力信号
ＲＤＯＵＴを「５」Ｖにして［図２（ｂ）］、自身が非
レディ状態になったことを前段のラッチ回路１１〜１３
に伝達すると共に、「ａ」という確定データを入力して
「ａ」という出力データＤＯＵＴとして次段の回路に対
し出力する［図２（ｃ）］。
データが入力データＤＩＮとして到来した場合［図２
（ａ）］、ラッチ回路１４では、次段の回路から出力さ
れるレディ入力信号ＲＤＩＮが「０」Ｖでレディ状態に
ある［図２（ｄ）］ことを確認すると、レディ出力信号
ＲＤＯＵＴを「５」Ｖにして［図２（ｂ）］、自身が非
レディ状態になったことを前段のラッチ回路１１〜１３
に伝達すると共に、「ａ」という確定データを入力して
「ａ」という出力データＤＯＵＴとして次段の回路に対
し出力する［図２（ｃ）］。
【００１２】そしてデータＤＩＮの入力が終了すると、
ラッチ回路１４はレディ出力信号ＲＤＯＵＴを「０」Ｖ
にして［図２（ｂ）］、前段のラッチ回路１１〜１３に
対し自身がレディ状態であることを報知する。すると、
次の「ｂ」という確定データが入力データＤＩＮとして
ラッチ回路１４へ到来することになるが、この場合ラッ
チ回路１４から出力された「ａ」という出力データが次
段の回路において入力されていないため、ラッチ回路１
４は上記データの出力を継続することになる。したがっ
てこの場合、上記「ｂ」という確定データを取り込むこ
とができない。
ラッチ回路１４はレディ出力信号ＲＤＯＵＴを「０」Ｖ
にして［図２（ｂ）］、前段のラッチ回路１１〜１３に
対し自身がレディ状態であることを報知する。すると、
次の「ｂ」という確定データが入力データＤＩＮとして
ラッチ回路１４へ到来することになるが、この場合ラッ
チ回路１４から出力された「ａ」という出力データが次
段の回路において入力されていないため、ラッチ回路１
４は上記データの出力を継続することになる。したがっ
てこの場合、上記「ｂ」という確定データを取り込むこ
とができない。
【００１３】その後ラッチ回路１４から出力されている
「ａ」という確定データが次段の回路で取り込まれ、次
段の回路から出力されるレディ入力信号ＲＤＩＮが
「５」Ｖ［図２（ｄ）］、即ち非レディ状態になると、
ラッチ回路１４は出力データＤＯＵＴを「ａ」という確
定データから不確定データに切り換える［図２
（ｃ）］。そして次段の回路において「ａ」という確定
データの入力が終了し、レディ入力信号ＲＤＩＮを
「０」Ｖにするレディ状態になると［図２（ｄ）］、ラ
ッチ回路１４は、レディ出力信号ＲＤＯＵＴを「０」Ｖ
にして［図２（ｂ）］、自身の非レディ状態を前段のラ
ッチ回路１１〜１３に伝達すると共に、「ｂ」という確
定データの入力を開始しこれを「ｂ」というデータとし
て次段の回路へ出力する［図２（ｃ）］。
「ａ」という確定データが次段の回路で取り込まれ、次
段の回路から出力されるレディ入力信号ＲＤＩＮが
「５」Ｖ［図２（ｄ）］、即ち非レディ状態になると、
ラッチ回路１４は出力データＤＯＵＴを「ａ」という確
定データから不確定データに切り換える［図２
（ｃ）］。そして次段の回路において「ａ」という確定
データの入力が終了し、レディ入力信号ＲＤＩＮを
「０」Ｖにするレディ状態になると［図２（ｄ）］、ラ
ッチ回路１４は、レディ出力信号ＲＤＯＵＴを「０」Ｖ
にして［図２（ｂ）］、自身の非レディ状態を前段のラ
ッチ回路１１〜１３に伝達すると共に、「ｂ」という確
定データの入力を開始しこれを「ｂ」というデータとし
て次段の回路へ出力する［図２（ｃ）］。
【００１４】このようにして、各信号について不確定
値，確定値「１」及び確定値「０」の３値信号を定め、
確定データが到来した場合に、次段の回路のレディ状態
を示すレディ入力信号ＲＤＩＮを確認して取り込み、か
つその際には前段の回路に対しては非レディ状態を示す
レディ出力信号ＲＤＯＵＴを出力するようにしたもので
ある。したがって、次段の回路で準備態勢が整えば直ち
に確定データを取り込んで処理することができ、従来例
のように、前段の回路の特殊演算や回路の駆動電圧低下
及び最悪の温度条件等によるデータの確定の遅延を考慮
したクロック信号によってデータが取り込まれないた
め、データの処理効率が大幅に向上する。即ち、本実施
例装置によるデータ処理速度は、従来装置において、回
路の駆動電圧の１０％低下を考慮した場合及び最悪の温
度条件を考慮した場合と比べ、それぞれ１．１倍及び
１．４倍の速度が得られ、全体としては処理速度が２〜
４倍に向上する。
値，確定値「１」及び確定値「０」の３値信号を定め、
確定データが到来した場合に、次段の回路のレディ状態
を示すレディ入力信号ＲＤＩＮを確認して取り込み、か
つその際には前段の回路に対しては非レディ状態を示す
レディ出力信号ＲＤＯＵＴを出力するようにしたもので
ある。したがって、次段の回路で準備態勢が整えば直ち
に確定データを取り込んで処理することができ、従来例
のように、前段の回路の特殊演算や回路の駆動電圧低下
及び最悪の温度条件等によるデータの確定の遅延を考慮
したクロック信号によってデータが取り込まれないた
め、データの処理効率が大幅に向上する。即ち、本実施
例装置によるデータ処理速度は、従来装置において、回
路の駆動電圧の１０％低下を考慮した場合及び最悪の温
度条件を考慮した場合と比べ、それぞれ１．１倍及び
１．４倍の速度が得られ、全体としては処理速度が２〜
４倍に向上する。
【００１５】次に図３は、上記データ処理装置の他の実
施例を示す説明図であり、上記した３値信号を１本の信
号線の電圧レベルで定めずに、後述するＡ線，Ｂ線の２
線を用い各線の各２値信号の組み合わせとして定めるよ
うにしたものである。即ち図３（ａ）〜（ｄ）の不確定
区間に示すように、Ａ線、Ｂ線の各電圧レベルがともに
低レベルであるときに不確定値として定めると共に、Ａ
線の電圧レベル及びＢ線の電圧レベルの何れか一方が高
レベルになったとき確定値と定める。そして確定値のう
ち、Ａ線の電圧レベルが高レベルのとき確定値「１」
［図３（ａ），（ｂ）］、Ｂ線の電圧レベルが高レベル
のとき確定値「０」［図３（ｃ），（ｄ）］としてそれ
ぞれ定める。また、上記の各Ａ線，Ｂ線の電圧レベルを
反転させた信号によっても３値信号を定義することがで
きる。即ち、図３（ｅ）〜（ｈ）に示すように、Ａ線、
Ｂ線の電圧レベルがともに高レベルであるときに不確定
値として定め、Ａ線の電圧レベル及びＢ線の電圧レベル
の何れか一方が低レベルになったときに確定値と定め
る。そして確定データのうち、Ａ線の電圧レベルが低レ
ベルのとき確定値「１」［図３（ｅ），（ｆ）］、Ｂ線
の電圧レベルが高レベルのとき確定値「０」［図３
（ｇ），（ｈ）］として、それぞれ定めることもでき
る。
施例を示す説明図であり、上記した３値信号を１本の信
号線の電圧レベルで定めずに、後述するＡ線，Ｂ線の２
線を用い各線の各２値信号の組み合わせとして定めるよ
うにしたものである。即ち図３（ａ）〜（ｄ）の不確定
区間に示すように、Ａ線、Ｂ線の各電圧レベルがともに
低レベルであるときに不確定値として定めると共に、Ａ
線の電圧レベル及びＢ線の電圧レベルの何れか一方が高
レベルになったとき確定値と定める。そして確定値のう
ち、Ａ線の電圧レベルが高レベルのとき確定値「１」
［図３（ａ），（ｂ）］、Ｂ線の電圧レベルが高レベル
のとき確定値「０」［図３（ｃ），（ｄ）］としてそれ
ぞれ定める。また、上記の各Ａ線，Ｂ線の電圧レベルを
反転させた信号によっても３値信号を定義することがで
きる。即ち、図３（ｅ）〜（ｈ）に示すように、Ａ線、
Ｂ線の電圧レベルがともに高レベルであるときに不確定
値として定め、Ａ線の電圧レベル及びＢ線の電圧レベル
の何れか一方が低レベルになったときに確定値と定め
る。そして確定データのうち、Ａ線の電圧レベルが低レ
ベルのとき確定値「１」［図３（ｅ），（ｆ）］、Ｂ線
の電圧レベルが高レベルのとき確定値「０」［図３
（ｇ），（ｈ）］として、それぞれ定めることもでき
る。
【００１６】図４は、以上のように論理値が定められた
Ａ線，Ｂ線の１組を１つの入力信号とした２入力のアン
ドゲート及びオアゲートの構成の一例を示す回路図であ
り、このような回路は、図１に示すゲート回路１５，１
６に用いられる。即ち、例えば図４（ｃ）に示すアンド
ゲートは、同図（ａ），（ｂ）に示す２つの回路ブロッ
クから構成することができる。つまり、この場合、一方
の入力ｉｎ１は各Ａ線，Ｂ線の入力ｉｎ１Ａ，ｉｎ１Ｂ
からなり、また他方の入力ｉｎ２は各Ａ線，Ｂ線の入力
ｉｎ２Ａ，ｉｎ２Ｂからなる。そして一方及び他方の各
Ａ線の各入力ｉｎ１Ａ，ｉｎ２Ａの２値信号から、図４
（ａ）に示す回路により、Ａ線反転出力（ｏｕｔＡ＃）
を得、また、一方及び他方の各Ｂ線の入力ｉｎ１Ｂ，ｉ
ｎ２Ｂの２値信号から、図４（ｂ）に示す回路により、
Ｂ線反転出力（ｏｕｔＢ＃）を得る。この結果、Ａ線及
びＢ線の各論理値を、図３のように定めれば、Ａ線，Ｂ
線の各入力ｉｎ１Ａ，ｉｎ１Ｂからなる入力ｉｎ１とＡ
線，Ｂ線の各入力ｉｎ２Ａ，ｉｎ２Ｂからなる入力ｉｎ
２とを入力した場合、図４（ｃ）のような、２入力ｉｎ
１，ｉｎ２の論理積の反転出力（ｏｕｔ＃）が得られ
る。
Ａ線，Ｂ線の１組を１つの入力信号とした２入力のアン
ドゲート及びオアゲートの構成の一例を示す回路図であ
り、このような回路は、図１に示すゲート回路１５，１
６に用いられる。即ち、例えば図４（ｃ）に示すアンド
ゲートは、同図（ａ），（ｂ）に示す２つの回路ブロッ
クから構成することができる。つまり、この場合、一方
の入力ｉｎ１は各Ａ線，Ｂ線の入力ｉｎ１Ａ，ｉｎ１Ｂ
からなり、また他方の入力ｉｎ２は各Ａ線，Ｂ線の入力
ｉｎ２Ａ，ｉｎ２Ｂからなる。そして一方及び他方の各
Ａ線の各入力ｉｎ１Ａ，ｉｎ２Ａの２値信号から、図４
（ａ）に示す回路により、Ａ線反転出力（ｏｕｔＡ＃）
を得、また、一方及び他方の各Ｂ線の入力ｉｎ１Ｂ，ｉ
ｎ２Ｂの２値信号から、図４（ｂ）に示す回路により、
Ｂ線反転出力（ｏｕｔＢ＃）を得る。この結果、Ａ線及
びＢ線の各論理値を、図３のように定めれば、Ａ線，Ｂ
線の各入力ｉｎ１Ａ，ｉｎ１Ｂからなる入力ｉｎ１とＡ
線，Ｂ線の各入力ｉｎ２Ａ，ｉｎ２Ｂからなる入力ｉｎ
２とを入力した場合、図４（ｃ）のような、２入力ｉｎ
１，ｉｎ２の論理積の反転出力（ｏｕｔ＃）が得られ
る。
【００１７】このような２入力ｉｎ１，ｉｎ２の論理積
出力を行うアンドゲートの動作について図５に示す回路
図を用いてさらに詳述する。即ち、図５において、トラ
ンジスタＱ１〜Ｑ４からなる回路は、上記した図４
（ａ）に示す回路と同等構成であり、またトランジスタ
Ｑ５〜Ｑ８からなる回路は、図４（ｂ）に示す回路と同
等構成である。ここで、トランジスタＱ９，Ｑ１０から
なる回路は、トランジスタＱ１〜Ｑ４からなる回路の出
力ｏｕｔＡ＃の反転出力ｏｕｔＡを生じさせるインバー
タであり、また、トランジスタＱ１１，Ｑ１２からなる
回路は、トランジスタＱ５〜Ｑ８からなる回路の出力ｏ
ｕｔＢ＃の反転出力ｏｕｔＢを生じさせるインバータで
ある。
出力を行うアンドゲートの動作について図５に示す回路
図を用いてさらに詳述する。即ち、図５において、トラ
ンジスタＱ１〜Ｑ４からなる回路は、上記した図４
（ａ）に示す回路と同等構成であり、またトランジスタ
Ｑ５〜Ｑ８からなる回路は、図４（ｂ）に示す回路と同
等構成である。ここで、トランジスタＱ９，Ｑ１０から
なる回路は、トランジスタＱ１〜Ｑ４からなる回路の出
力ｏｕｔＡ＃の反転出力ｏｕｔＡを生じさせるインバー
タであり、また、トランジスタＱ１１，Ｑ１２からなる
回路は、トランジスタＱ５〜Ｑ８からなる回路の出力ｏ
ｕｔＢ＃の反転出力ｏｕｔＢを生じさせるインバータで
ある。
【００１８】いま、図３（ａ）〜（ｄ）の定義にしたが
って、２入力ｉｎ１、ｉｎ２に不確定値が与えられたと
する。つまり各入力ｉｎ１Ａ，ｉｎ１Ｂ，ｉｎ２Ａ，ｉ
ｎ２Ｂとして電圧が何れも「０」Ｖである不確定値が与
えられたとすると、トランジスタＱ１，Ｑ２はオン、及
びトランジスタＱ３，Ｑ４はオフすることから、この回
路ブロックの出力ｏｕｔＡ＃は高レベルとなり、したが
って、トランジスタＱ９，Ｑ１０がそれぞれオフ、オン
して出力ｏｕｔＡは低レベル（「０」Ｖ）となる。一
方、このときトランジスタＱ５，Ｑ６はオン、及びトラ
ンジスタＱ７，Ｑ８はオフすることから、この回路ブロ
ックｏｕｔＢ＃は高レベルとなり、したがってトランジ
スタＱ１１，Ｑ１２はそれぞれオフ、オンして出力ｏｕ
ｔＢも低レベルとなる。したがって入力として不確定値
が与えられると、この回路全体の出力としては不確定値
が出力されることになる。この状態を状態１とする。
って、２入力ｉｎ１、ｉｎ２に不確定値が与えられたと
する。つまり各入力ｉｎ１Ａ，ｉｎ１Ｂ，ｉｎ２Ａ，ｉ
ｎ２Ｂとして電圧が何れも「０」Ｖである不確定値が与
えられたとすると、トランジスタＱ１，Ｑ２はオン、及
びトランジスタＱ３，Ｑ４はオフすることから、この回
路ブロックの出力ｏｕｔＡ＃は高レベルとなり、したが
って、トランジスタＱ９，Ｑ１０がそれぞれオフ、オン
して出力ｏｕｔＡは低レベル（「０」Ｖ）となる。一
方、このときトランジスタＱ５，Ｑ６はオン、及びトラ
ンジスタＱ７，Ｑ８はオフすることから、この回路ブロ
ックｏｕｔＢ＃は高レベルとなり、したがってトランジ
スタＱ１１，Ｑ１２はそれぞれオフ、オンして出力ｏｕ
ｔＢも低レベルとなる。したがって入力として不確定値
が与えられると、この回路全体の出力としては不確定値
が出力されることになる。この状態を状態１とする。
【００１９】次に状態１において、入力ｉｎ１として確
定値「１」（即ち、ｉｎ１Ａが「５」Ｖの電圧レベル、
ｉｎ１Ｂが「０」Ｖの電圧レベル）が与えられると、ト
ランジスタＱ１がオンからオフ、トランジスタＱ３がオ
フからオンにそれぞれ変化するが、トランジスタＱ２，
Ｑ４は以前の状態を保持しているため、この回路ブロッ
クの出力ｏｕｔＡ＃は高レベル、したがって出力ｏｕｔ
Ａは低レベルを保持する一方、出力ｏｕｔＢも低レベル
となっているため、回路全体としては依然として不確定
値が出力されている。また、状態１において入力ｉｎ２
として確定値「１」が与えられた場合も出力ｏｕｔＢは
低レベルを保持し、一方出力ｏｕｔＡも低レベルとなっ
ていることから、不確定データが出力されている。
定値「１」（即ち、ｉｎ１Ａが「５」Ｖの電圧レベル、
ｉｎ１Ｂが「０」Ｖの電圧レベル）が与えられると、ト
ランジスタＱ１がオンからオフ、トランジスタＱ３がオ
フからオンにそれぞれ変化するが、トランジスタＱ２，
Ｑ４は以前の状態を保持しているため、この回路ブロッ
クの出力ｏｕｔＡ＃は高レベル、したがって出力ｏｕｔ
Ａは低レベルを保持する一方、出力ｏｕｔＢも低レベル
となっているため、回路全体としては依然として不確定
値が出力されている。また、状態１において入力ｉｎ２
として確定値「１」が与えられた場合も出力ｏｕｔＢは
低レベルを保持し、一方出力ｏｕｔＡも低レベルとなっ
ていることから、不確定データが出力されている。
【００２０】一方、状態１において、入力ｉｎ１として
確定値「０」（即ち、ｉｎ１Ａが「０」Ｖの電圧レベ
ル、ｉｎ１Ｂが「５」Ｖの電圧レベル）が与えられる
と、トランジスタＱ５がオフ、トランジスタＱ８がオン
することから、この回路ブロックの出力ｏｕｔＢ＃は低
レベルとなり、したがってトランジスタＱ１１がオン、
トランジスタＱ１２がオフして出力ｏｕｔＢは高レベル
となる。この結果回路全体の出力としては、確定値
「０」が出力されることになる。また状態１において、
入力ｉｎ２として確定値「０」が与えられた場合も出力
ｏｕｔＢは高レベルとなり、回路全体の出力としては、
確定値「０」が出力される。
確定値「０」（即ち、ｉｎ１Ａが「０」Ｖの電圧レベ
ル、ｉｎ１Ｂが「５」Ｖの電圧レベル）が与えられる
と、トランジスタＱ５がオフ、トランジスタＱ８がオン
することから、この回路ブロックの出力ｏｕｔＢ＃は低
レベルとなり、したがってトランジスタＱ１１がオン、
トランジスタＱ１２がオフして出力ｏｕｔＢは高レベル
となる。この結果回路全体の出力としては、確定値
「０」が出力されることになる。また状態１において、
入力ｉｎ２として確定値「０」が与えられた場合も出力
ｏｕｔＢは高レベルとなり、回路全体の出力としては、
確定値「０」が出力される。
【００２１】次に、入力ｉｎ１として確定値「１」（即
ち、ｉｎ１Ａが「５」Ｖの電圧レベル、ｉｎ１Ｂが
「０」Ｖの電圧レベル）が与えられると、トランジスタ
Ｑ１〜Ｑ４からなる回路の出力ｏｕｔＡ＃は高レベル、
したがって出力ｏｕｔＡは低レベルとなる。そしてこの
とき、入力ｉｎ２として確定値「０」が与えられると、
トランジスタＱ５〜Ｑ８からなる回路の出力ｏｕｔＢ＃
は低レベル、したがって出力ｏｕｔＢは高レベルとな
り、回路全体の出力としては、確定値「０」が出力され
る。また、逆に入力ｉｎ１に確定値「０」、入力ｉｎ２
に確定値「１」が与えられた場合も、出力ｏｕｔＡは低
レベル、出力ｏｕｔＢは高レベルとなることから、回路
全体の出力としては、確定値「０」が出力される。
ち、ｉｎ１Ａが「５」Ｖの電圧レベル、ｉｎ１Ｂが
「０」Ｖの電圧レベル）が与えられると、トランジスタ
Ｑ１〜Ｑ４からなる回路の出力ｏｕｔＡ＃は高レベル、
したがって出力ｏｕｔＡは低レベルとなる。そしてこの
とき、入力ｉｎ２として確定値「０」が与えられると、
トランジスタＱ５〜Ｑ８からなる回路の出力ｏｕｔＢ＃
は低レベル、したがって出力ｏｕｔＢは高レベルとな
り、回路全体の出力としては、確定値「０」が出力され
る。また、逆に入力ｉｎ１に確定値「０」、入力ｉｎ２
に確定値「１」が与えられた場合も、出力ｏｕｔＡは低
レベル、出力ｏｕｔＢは高レベルとなることから、回路
全体の出力としては、確定値「０」が出力される。
【００２２】次に、入力ｉｎ１，ｉｎ２としてそれぞれ
確定値「１」が与えられると、トランジスタＱ１〜Ｑ４
からなる回路の出力ｏｕｔＡ＃は低レベル、トランジス
タＱ５〜Ｑ８からなる回路の出力ｏｕｔＢ＃は高レベル
となり、したがって出力ｏｕｔＡ及び出力ｏｕｔＢはそ
れぞれ高レベル，低レベルとなることから、回路全体と
しては確定値「１」が出力される。このようにして、論
理値が図３に示すように定義されたＡ線，Ｂ線の１組を
１つの入力とした場合の、２入力の論理積出力を行う２
入力のアンドゲートを容易に構成することができる。ま
た、さらに多入力のアンドゲートを同様に構成すること
ができる。
確定値「１」が与えられると、トランジスタＱ１〜Ｑ４
からなる回路の出力ｏｕｔＡ＃は低レベル、トランジス
タＱ５〜Ｑ８からなる回路の出力ｏｕｔＢ＃は高レベル
となり、したがって出力ｏｕｔＡ及び出力ｏｕｔＢはそ
れぞれ高レベル，低レベルとなることから、回路全体と
しては確定値「１」が出力される。このようにして、論
理値が図３に示すように定義されたＡ線，Ｂ線の１組を
１つの入力とした場合の、２入力の論理積出力を行う２
入力のアンドゲートを容易に構成することができる。ま
た、さらに多入力のアンドゲートを同様に構成すること
ができる。
【００２３】また、図４（ｃ）に示す回路に対して反転
した電圧レベルを有する図４（ｆ）に示すようなアンド
ゲートも同様に、同図（ｄ），（ｅ）に示す２つの回路
ブロックにより構成することができる。また、図４
（ｉ）に示すオアゲート、及びこのオアゲートに対して
反転した電圧レベルを有する同図（ｌ）に示すオアゲー
トも、それぞれ同図（ｇ），（ｈ）に示す回路ブロック
及び同図（ｊ），（ｋ）に示す回路ブロックにより構成
することができる。
した電圧レベルを有する図４（ｆ）に示すようなアンド
ゲートも同様に、同図（ｄ），（ｅ）に示す２つの回路
ブロックにより構成することができる。また、図４
（ｉ）に示すオアゲート、及びこのオアゲートに対して
反転した電圧レベルを有する同図（ｌ）に示すオアゲー
トも、それぞれ同図（ｇ），（ｈ）に示す回路ブロック
及び同図（ｊ），（ｋ）に示す回路ブロックにより構成
することができる。
【００２４】このようにＡ線，Ｂ線の２線を用い、この
２線の電圧レベルにより不確定値、確定値「１」及び確
定値「０」の３値信号を定めた場合に、Ａ線，Ｂ線の２
線を１つの入力として、複数の入力の論理積出力及び論
理和出力を行うアンドゲート及びオアゲート等、各種ゲ
ート回路を簡単に構成することができる。
２線の電圧レベルにより不確定値、確定値「１」及び確
定値「０」の３値信号を定めた場合に、Ａ線，Ｂ線の２
線を１つの入力として、複数の入力の論理積出力及び論
理和出力を行うアンドゲート及びオアゲート等、各種ゲ
ート回路を簡単に構成することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
第１のデータ保持回路からのデータによって処理結果出
力が確定した場合に、第２のデータ保持回路に接続され
る次段からのレディ信号を検出し、この検出出力に応じ
て確定データを第２のデータ保持回路へ取り込むと共
に、第１のデータ保持回路に対し確定データの処理済み
の旨を報知するようにしたので、出力データが確定した
場合、各回路の最悪動作条件を考慮した最長の時間を待
たずに直ちに取り込んで次段に送ることができ、したが
ってデータの処理効率が向上するという効果がある。
第１のデータ保持回路からのデータによって処理結果出
力が確定した場合に、第２のデータ保持回路に接続され
る次段からのレディ信号を検出し、この検出出力に応じ
て確定データを第２のデータ保持回路へ取り込むと共
に、第１のデータ保持回路に対し確定データの処理済み
の旨を報知するようにしたので、出力データが確定した
場合、各回路の最悪動作条件を考慮した最長の時間を待
たずに直ちに取り込んで次段に送ることができ、したが
ってデータの処理効率が向上するという効果がある。
【図面の簡単な説明】
【図１】本発明に係るデータ処理装置の一実施例を示す
ブロック図である。
ブロック図である。
【図２】上記装置においてデータの入出力状況を示すタ
イミングチャートである。
イミングチャートである。
【図３】上記装置においてデータの２線による３値状態
を示す説明図である。
を示す説明図である。
【図４】上記装置において３値演算回路の例を示す回路
図である。
図である。
【図５】上記装置において３値論理積演算回路の一例を
示す回路図である。
示す回路図である。
【図６】従来のデータ処理装置のブロック図である。
【図７】上記従来例装置におけるデータの伝達状況を示
すタイミングチャートである。
すタイミングチャートである。
１１〜１４ ラッチ回路 １５，１６ ゲート回路 Ｑ１〜Ｑ１２ トランジスタ ＤＩＮ 入力データ ＤＯＵＴ 出力データ ＲＤＩＮ レディ入力信号 ＲＤＯＵＴ レディ出力信号
Claims (1)
- 【請求項１】 信号を第１の論理値を有する第１の確定
値、第２の論理値を有する第２の確定値及び不確定値の
３値信号としてそれぞれ定めると共に、前段に接続され
る第１のデータ保持回路からの３値データを処理してこ
の処理結果の確定データを次段に接続される第２のデー
タ保持回路へ出力するデータ処理装置であって、 前記第１のデータ保持回路からの必要な確定データによ
り処理結果が確定値をとり、前記第２のデータ保持回路
に接続される次段からのレディ信号に応じて前記確定デ
ータを前記第２のデータ保持回路へ取り込む共に、前記
第１のデータ保持回路に対し確定データの処理済みの旨
を報知する手段を備えたことを特徴とするデータ処理装
置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134145A JPH06334513A (ja) | 1993-05-13 | 1993-05-13 | データ処理装置 |
| US08/143,914 US5471630A (en) | 1993-05-13 | 1993-10-27 | Data processor with quicker latch input timing of valid data |
| US08/516,317 US5574940A (en) | 1993-05-13 | 1995-08-17 | Data processor with quicker latch input timing of valid data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5134145A JPH06334513A (ja) | 1993-05-13 | 1993-05-13 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06334513A true JPH06334513A (ja) | 1994-12-02 |
Family
ID=15121524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5134145A Pending JPH06334513A (ja) | 1993-05-13 | 1993-05-13 | データ処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5471630A (ja) |
| JP (1) | JPH06334513A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06334513A (ja) * | 1993-05-13 | 1994-12-02 | Intel Corp | データ処理装置 |
| EP1017174B1 (en) * | 1998-12-29 | 2006-06-14 | International Business Machines Corporation | Circuit and methods for implementing autonomous sequential logic |
| ATE330361T1 (de) | 1998-12-29 | 2006-07-15 | Ibm | Schaltungsanordnung und verfahren zum implementieren autonomer sequentieller logik |
| US6785340B1 (en) * | 2000-05-25 | 2004-08-31 | Adc Dsl Systems, Inc. | PCM upstream and downstream system for universal digital loop carrier |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3641327A (en) * | 1969-08-13 | 1972-02-08 | Carl W Nelson Jr | Unambiguous digital processing of dual binary three-valued codes |
| US3961250A (en) * | 1974-05-08 | 1976-06-01 | International Business Machines Corporation | Logic network test system with simulator oriented fault test generator |
| US4633748A (en) * | 1983-02-27 | 1987-01-06 | Casio Computer Co., Ltd. | Electronic musical instrument |
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| JPS6342099A (ja) * | 1986-08-06 | 1988-02-23 | Fujitsu Ltd | ３値レベルｒｏｍ |
| JPH02144674A (ja) * | 1988-11-25 | 1990-06-04 | Fujitsu Ltd | 論理回路シミュレーション装置 |
| JP3016852B2 (ja) * | 1990-11-28 | 2000-03-06 | パイオニア株式会社 | データ処理装置 |
| JP2977296B2 (ja) * | 1991-02-19 | 1999-11-15 | 沖電気工業株式会社 | 半導体メモリ装置 |
| US5434520A (en) * | 1991-04-12 | 1995-07-18 | Hewlett-Packard Company | Clocking systems and methods for pipelined self-timed dynamic logic circuits |
| US5321847A (en) * | 1991-07-26 | 1994-06-14 | Motorola, Inc. | Apparatus and method for detecting intermodulation distortion in a radio frequency receiver |
| JP3074837B2 (ja) * | 1991-08-23 | 2000-08-07 | ソニー株式会社 | 多値記録データの信号再生装置と信号検出方法 |
| JP3007475B2 (ja) * | 1992-06-05 | 2000-02-07 | 三菱電機株式会社 | メモリ装置 |
| JPH06334513A (ja) * | 1993-05-13 | 1994-12-02 | Intel Corp | データ処理装置 |
-
1993
- 1993-05-13 JP JP5134145A patent/JPH06334513A/ja active Pending
- 1993-10-27 US US08/143,914 patent/US5471630A/en not_active Expired - Lifetime
-
1995
- 1995-08-17 US US08/516,317 patent/US5574940A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5471630A (en) | 1995-11-28 |
| US5574940A (en) | 1996-11-12 |
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