TWI790088B - 處理器和計算系統 - Google Patents

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Abstract

本發明涉及處理器和計算系統。提供了一種處理器，包括：流水線級，所述流水線級包括時序器件；以及第一時鐘驅動電路，用於提供時鐘訊號到所述流水線級，所述時鐘驅動電路包括：多個第一時鐘路徑，分別提供對應的時鐘訊號；以及第一選擇器，用於從所述多個第一時鐘路徑所提供的時鐘訊號中選擇時鐘訊號，以用於所述流水線級。

Description

處理器和計算系統
本發明要求2021年1月14日遞交的中國專利申請202110049238.3的優先權，並通過引用將其全部內容併入在此。
本發明涉及處理器和計算系統。
近年來，數位貨幣受到越來越多的關注。在相關領域中，需要改進的處理器和計算系統。
礦機類處理器設計通常採用流水線的結構。根據算法，將運算邏輯分成若干級流水線，每級流水線有相似的功能設計和運算結構。每級流水線都需要輸入工作時鐘，即脈衝時鐘。
隨著礦機處理器的生產使用更加先進的製造工藝，工藝的複雜度和離散度也越來越高，導致處理器的實際工作條件和設計階段的仿真環境偏差較大。時鐘驅動電路在設計階段即使滿足仿真條件下對時鐘的要求，實際的處理器也往往因為與仿真環境的差異，導致某些處理器的流水線時鐘無法達到設計要求。
因此，需要改進的處理器和計算系統。
如本發明的一個方面，提供了一種處理器，包括：流水線級，所述流水線級包括時序器件；以及時鐘驅動模組，用於提供時鐘訊號到所述流水線級，所述時鐘驅動模組包括第一時鐘驅動電路，所述第一時鐘驅動電路包括：多個第一時鐘路徑，分別提供對應的時鐘訊號；以及第一選擇器，用於從所述多個第一時鐘路徑所提供的時鐘訊號中選擇時鐘訊號，以用於所述流水線級。
在一些實施例中，所述處理器包括一個或多個核，所述流水線級和所述時鐘驅動模組設置於所述核中。
在一些實施例中，所述時鐘驅動模組還包括：第二時鐘驅動電路，用於調節通過所述選擇器所選擇的時鐘訊號的脈寬，並提供脈寬調節的時鐘訊號以用於所述流水線級。
在一些實施例中，所述第二時鐘驅動電路包括：多個第二時鐘路徑，其分別接收所述選擇的時鐘訊號，並且在各個第二時鐘路徑上基於所選擇的時鐘訊號提供不同相位的時鐘訊號；邏輯單元，基於所述不同相位的時鐘訊號中的至少一部分，產生脈寬調節的時鐘訊號以用於所述流水線級。
在一些實施例中，所述多個第二時鐘路徑至少包括第一路徑和第二路徑，所述第一路徑提供所述選擇的時鐘訊號到所述 邏輯單元，以及所述第二路徑提供與所選擇的時鐘訊號的反相版本或反相並延時的版本到所述邏輯單元。
在一些實施例中，所述邏輯單元是與閘或或閘。
在一些實施例中，所述第二路徑包括：反相器，其接收所述選擇的時鐘訊號，並產生與所述選擇的時鐘訊號反相的時鐘訊號；一個或多個子路徑，用於分別提供所述反相的時鐘訊號的相應版本到第二選擇器；以及所述第二選擇器，從所述反相的時鐘訊號的不同的版本中選擇，並提供所選擇的版本到所述邏輯單元。
在一些實施例中，所述一個或多個子路徑分別提供所述反相的時鐘訊號的不同延時的版本到所述第二選擇器。
在一些實施例中，所述多個第一時鐘路徑接收共同的時鐘輸入，並基於所述時鐘輸入分別提供不同相位的時鐘訊號。
在一些實施例中，所述處理器是用於數位貨幣的處理器。
在一些實施例中，所述時序器件包括一個或多個鎖存器，所述選擇的時鐘訊號用於所述一個或多個鎖存器。
在一些實施例中，所述時序器件包括一個或多個鎖存器，所述脈寬調節的時鐘訊號用於所述一個或多個鎖存器。
如本發明的另一方面，還提供了一種計算系統，其包括如本發明任意實施例所述的處理器。
通過以下參照附圖對本發明的示例性實施例的詳細描述，本發明的其它特徵及其優點將會變得清楚。
100:第一時鐘驅動電路
101:時鐘路徑
103:時鐘路徑
105:調節單元
107:選擇器
111:時鐘訊號
120:流水線級
200:第二時鐘驅動電路
201:第一路徑
203:第二路徑
205:邏輯單元
207:反相器
209:子路徑
211:子路徑
213:緩衝器
215:第二選擇器
構成說明書的一部分的附圖描述了本發明的實施例，並且連同說明書一起用於解釋本發明的原理。
參照附圖，根據下面的詳細描述，可以更加清楚地理解本發明，其中：圖1示出了一種用於示例性的流水線處理器的示意圖；圖2示出了根據本發明一個實施例的處理器的示意圖；圖3示出了根據本發明另一實施例的處理器的示意圖；圖4示出了根據本發明又一實施例的處理器的示意圖；圖5示出了根據本發明一個實施例的流水線的示例性時序圖；以及圖6示出了根據本發明一個實施例的處理器中鎖存器的示意圖。
注意，在以下說明的實施方式中，有時在不同的附圖之間共同使用同一附圖標記來表示相同部分或具有相同功能的部分，而省略其重複說明。在本說明書中，使用相似的標號和字母表示類似項，因此，一旦某一項在一個附圖中被定義，則在隨後的附圖中不需要對其進行進一步討論。
為了便於理解，在附圖等中所示的各結構的位置、尺寸及範圍等有時不表示實際的位置、尺寸及範圍等。因此，所界定的發明並不限於附圖等所界定的位置、尺寸及範圍等。
現在將參照附圖來詳細描述本發明的各種示例性實施例。應注意：除非另外具體說明，否則在這些實施例中闡述的部件和步驟的相對佈置、數字表達式和數值不限制本發明的範圍。另外，對於相關領域具有通常知識者已知的技術、方法和設備可能不作詳細討論，但在適當情況下，所述技術、方法和設備應當被視為授權說明書的一部分。
應理解，以下對至少一個示例性實施例的描述僅僅是說明性的，並非是對本發明及其應用或使用的任何限制。還應理解，在此示例性描述的任意實現方式並不必然表示其比其它實現方式優選的或有利的。本發明不受在上述技術領域、背景技術、發明內容或具體實施方式中所給出的任何所表述的或所暗示的理論所限定。
另外，僅僅為了參考的目的，還可以在下面描述中使用某種術語，並且因而並非意圖限定。例如，除非上下文明確指出，否則涉及結構或元件的詞語“第一”、“第二”和其它此類數字詞語並沒有暗示順序或次序。
還應理解，“包括/包含”一詞在本文中使用時，說明存在所指出的特徵、整體、步驟、操作、單元和/或組件，但是並不排除存在或增加一個或多個其它特徵、整體、步驟、操作、單元和/或組件以及/或者它們的組合。
圖1示出了一種用於示例性的流水線處理器的示意圖。在常規的流水線處理器中，每級流水線的工作時鐘通常都來自於同一時鐘源，通過用於流水線各級的各級時鐘驅動電路在流水線各級之間傳遞，如圖1所示。
另一方面，處理器的流水線級中往往具有一個或多個時序器件，例如觸發器。而選擇使用鎖存器作為流水線中的時序器件可以有效減少功耗和面積的開銷，提升礦機產品的競爭力。
對於使用鎖存器的流水線設計，相鄰流水線之間的時鐘需要滿足以一定的相位要求以滿足鎖存器特定的時序要求，例如，鎖存器保持(hold)時序的要求和鎖存器的最小脈衝寬度的要求，從而對時鐘相關電路的設計和製造工藝提出了更高的要求。然而，隨著先進工藝的使用，工藝的複雜度和離散度也越來越高，導致處理器的實際工作條件和設計階段的仿真環境偏差較大。使得時鐘驅動電路在設計階段即使滿足仿真條件下對時鐘的要求，實際的處理器也往往因為與仿真環境的差異，導致某些處理器的流水線時鐘無法達到設計要求。這也造成了處理器的良率受限。
本發明的發明人認識到上述的一個或多個問題，並提出了在此公開的改進的處理器和計算系統。
圖2示出了根據本發明一個實施例的處理器的示意圖。
根據本發明的實施例，提供了一種處理器。如圖2所示，該處理器可以包括時鐘驅動模組(未標示)和流水線級120。所述時鐘驅動模組可以包括時鐘驅動電路-第一時鐘驅動電路100。流水線級120可以包括時序器件，例如觸發器或鎖存器。優選地，所述時序器件為鎖存器。第一時鐘驅動電路100可以用於提供時鐘訊號到所述流水線級。在圖2所示的實施例中，時鐘驅動模組也可以以附圖標記100來指示。而在其他實施例中，如後面的圖將示出的，時鐘驅動模組還可以包括第一時鐘驅動電路100以外的其他部件。
鎖存器是一種對脈衝電平敏感的儲存單元電路，屬於時序器件。圖6示出了根據本發明一個實施例的處理器中鎖存器的示意圖。鎖存器可以包括三態門和反相器/緩衝器。三態門接收輸入D，並接收時鐘訊號和反相的時鐘訊號。三態門的輸出連接到反相器/緩衝器(INV/BUF)。反相器/緩衝器(INV/BUF)的輸出作為鎖存器的輸出Q。
鎖存器的一個重要指標是時鐘脈衝的最小脈衝寬度，即鎖存器器件處於導通狀態時，高電平時鐘或低電平時鐘需要維持 的時間長度。也就是說，鎖存器對高電平或低電平占空比有一定的要求。鎖存器的另一個重要指標是鎖存器的保持時序，即鎖存器的輸入端的訊號在時鐘鎖存後需要保持不變的最小時間。
回到圖2，如圖2所示，第一時鐘驅動電路100可以包括多個時鐘路徑(第一時鐘路徑)101和103等，分別提供對應的時鐘訊號到選擇器MUX0。這裡，在圖2中僅示例性地示出了時鐘路徑101和103，然而在其他實施例中，時鐘驅動電路可以包括更多個時鐘路徑(第一時鐘路徑)。
在一些實施例中，各個時鐘路徑可以接收相同的輸入時鐘，並對該輸入時鐘進行多種多樣的延時和/或反相處理，以得到不同版本的時鐘訊號。例如，在一些實施例中，各時鐘路徑對輸入時鐘提供彼此不同的延時和/或提供反相；在另一些實施例中，某些時鐘路徑也可以提供相同的延遲或反相。至少一部分時鐘路徑可以具有時鐘調節單元105，例如緩衝器或反相器等，以例如調節時鐘訊號的屬性，例如相位。如圖中所示，時鐘路徑101具有一個緩衝器(假設延時τ)和反相器(進行反相)，時鐘路徑103具有兩個緩衝器(假設分別延時τ)和反相器(進行反相)，從而對輸入時鐘進行不同的延時，從而分別提供反相並延時τ的時鐘訊號版本以及反相並延時2τ的時鐘訊號版本。在某些情況下，也可以提供未設置調節單元105的時鐘路徑。還應理解，相位調節單元可以根據 需要來設置。
第一時鐘驅動電路100可以包括所述選擇器(第一選擇器)MUX0 107，用於從所述多個第一時鐘路徑所提供的時鐘訊號中選擇時鐘訊號，以用於對應的流水線級120。例如，選擇器107可以基於選擇訊號(例如，選擇訊號0)從多個第一時鐘路徑中選擇，以將所選擇的時鐘訊號作為時鐘(輸出)訊號111提供給流水線級120或者下一級流水線級。
在處理器的實際工作條件下，可以通過選擇訊號(訊號0)來決定哪路時鐘訊號作為輸出時鐘，以滿足流水線級的時序要求，例如鎖存器的保持時序和最小時鐘脈寬的要求。
如圖2所示，在時鐘路徑101和103上經過不同延時的時鐘到達MUX0的兩個輸入端。可以根據需求設定選擇訊號0來選擇兩路時鐘通路中的一路作為時鐘輸出傳遞給當前流水線級和/或流水線的下一級的時鐘驅動電路。相鄰兩級流水線中的時鐘相位可以分別調整(各有兩種(或更多種)不同的延時)，從而更好的滿足各流水線級中鎖存器的時序要求。
在另外的一些實施例中，處理器可以具有一個或多個核。前述的流水線級和時鐘驅動電路等可以被設置在所述核中。
圖3示出了根據本發明另一實施例的處理器的示意圖。相比圖2所示的處理器的實施例，圖3所示的實施例中的處理器 中的時鐘驅動模組還包括另外的時鐘驅動電路-第二時鐘驅動電路200，其接收從第一時鐘驅動電路100提供的時鐘輸出，並提供進一步調節的時鐘輸出到流水線級120。
這裡，與圖2的實施例中相同的部件被賦予相同的編號，上面就圖2所描述的內容可以同樣或適應性地適用於此，並因此省略了對其重複說明。
在一些實施例中，第二時鐘驅動電路200被配置用於調節通過選擇器MUX0 107所選擇的時鐘訊號的脈寬，並提供脈寬調節的時鐘訊號以用於所述流水線級。
這裡，需要說明的是，“時鐘訊號以用於所述待測試的時序器件”意圖表示所述的時鐘訊號可以直接用於(例如，直接提供給)待測試的時序器件，或者所述的時鐘訊號可以間接用於(例如，間接而不是直接提供給)待測試的時序器件。換而言之，在所述的時鐘訊號和待測試的時序器件之間可以存在中間模組或器件，所述中間模組或器件可以基於所述的時鐘訊號提供時鐘到所述待測試的時序器件。
在一種具體實現中，如圖3所示，第二時鐘驅動電路200可以包括多個第二時鐘路徑：第一路徑201、第二路徑203等，其分別接收所述選擇的時鐘訊號，並且在各個第二時鐘路徑上基於所選擇的時鐘訊號提供不同相位的時鐘訊號到邏輯單元205。邏輯單元 205基於所述不同相位的時鐘訊號中的至少一部分，產生脈寬調節的時鐘訊號以用於流水線級120。在一些具體實施例中，邏輯單元205可以是與閘或或閘；本發明不限於此。
所述多個第二時鐘路徑至少包括第一路徑和第二路徑。在如圖3所示的示例中，第一路徑201可以被配置為直接提供從MUX0接收的時鐘輸出(即，前述的所選擇的時鐘訊號)到邏輯單元205。第二路徑203可以被配置為基於從MUX0接收的時鐘輸出提供進行了進一步調節的版本(例如，反相版本或反相並延時的版本)到邏輯單元205。
如圖所示，第二路徑203可以包括反相器207。反相器207接收第一時鐘驅動電路100的時鐘(輸出)訊號(即，所述選擇的時鐘訊號)111，並產生與該時鐘(輸出)訊號(即，所述選擇的時鐘訊號)111反相的時鐘訊號。第二路徑203可以還包括一個或多個子路徑，例如圖中所示出的子路徑209和211。子路徑209和211分別提供所述反相的時鐘訊號的相應版本到第二選擇器215。例如，在圖3所示的示例中，子路徑211通過緩衝器213對所述反相的時鐘訊號進行延時，從而提供所述反相的時鐘訊號的延時版本，而子路徑209則提供未經處理的所述反相的時鐘訊號。如此，反相器的輸出訊號經過兩路不同延時的時鐘傳遞路徑到達選擇器MUX1的兩個輸入端。這裡還應理解，反相器207的提供與否可以 根據需要來設置，其設置的位置或數量也可以根據需要來改變。
第二選擇器MUX1 215從所述反相的時鐘訊號的不同的版本中選擇，並提供所選擇的版本到所述邏輯單元。MUX1可以選擇合適的時鐘路徑延時，以滿足本級流水線中的時序器件(例如，鎖存器)對脈衝寬度的需求。
在圖3所示的示例中，提供到本級流水線級的時鐘可以由本級流水線的第一時鐘驅動電路100的時鐘輸出訊號和該時鐘輸出訊號的不同版本的反相時鐘通過邏輯單元(例如，或閘或與閘邏輯)產生。提供到本級流水線級的時鐘的脈衝寬度可由本級流水線的第一時鐘驅動電路的輸出訊號和它的選定版本的反相時鐘的相位(即，該版本的反相時鐘相對於時鐘輸出訊號的延遲時間)決定。
選擇器MUX1可以根據選擇訊號1選擇兩路(可以更多)子時鐘路徑中的一路作為邏輯單元205的輸入之一，而邏輯單元205的另一個輸入是本級流水線的第一時鐘驅動電路的時鐘輸出訊號。這樣邏輯單元205的輸出訊號作為給本級流水線(尤其是其中的鎖存器器件)的時鐘訊號，使得占空比寬度可調。
圖4示出了根據本發明又一實施例的處理器的示意圖。在圖4的實施例中，示出了流水線的多個級以及與各流水線級對應的時鐘驅動模組。圖示的各級時鐘驅動模組可以包括前面實施例所描述的時鐘驅動電路100和/或200。上面就各實施例描述的內 容可以同樣應用於此實施例，因此不再就細節進行更多說明。
另外，儘管在圖4的示例中，各級的選擇訊號被示出了選擇訊號0和選擇訊號1，但應理解，各級的選擇訊號也可以獨立設置。
圖5示出了根據本發明一個實施例的流水線的示例性時序圖。圖5中示例性地示出了如圖4所示的流水線中的三級P1、P2和P3。如圖所示，各級流水線中的MUX0可以用於控制提供到本級流水線的時鐘的延遲(delay)，而MUX1可以用於控制時鐘脈衝的寬度。從而可以滿足流水線的時序要求，例如鎖存器保持(hold)時序的要求和鎖存器的最小脈衝寬度的要求等。
應理解，上面就圖3等所描述的第二時鐘驅動電路也可以和第一時鐘驅動電路一起設置在處理器的核中。
根據本發明實施例的處理器可以用於數位貨幣處理或計算。數位貨幣的例子可以有，例如，比特幣、萊特幣、以太幣以及其他數位貨幣。
還應理解，本發明還提供了一種計算系統，其可以包括如任意實施例所述的處理器。
根據本發明的實施例，提供了新穎的處理器和計算系統。根據本發明的處理器和計算系統可以用於數位貨幣或虛擬貨幣的處理和計算。根據本發明的實施例，提供了靈活配置的時鐘路 徑，並為流水線級提供了多種時鐘選擇。以圖3的實施例為例，其提供了(MUX0的輸入路徑數=2)乘以(MUX1的輸入路徑數=2)=4種時鐘選擇。路徑越多，則提供的選擇越多。根據本發明實施例，可以為各級流水線提供靈活配置的時鐘，從而極大地提高了礦機處理器的設計的靈活性或產品良品率。
本領域技術人員應當意識到，在上述實施例中描述操作(或步驟)之間的邊界僅僅是說明性的。多個操作可以結合成單個操作，單個操作可以分佈於附加的操作中，並且操作可以在時間上至少部分重疊地執行。而且，另選的實施例可以包括特定操作的多個實例，並且在其他各種實施例中可以改變操作順序。但是，其它的修改、變化和替換同樣是可能的。因此，本說明書和附圖應當被看作是說明性的，而非限制性的。
雖然已經通過示例對本發明的一些特定實施例進行了詳細說明，但是本領域的技術人員應該理解，以上示例僅是為了進行說明，而不是為了限制本發明的範圍。在此公開的各實施例可以任意組合，而不脫離本發明的精神和範圍。本領域的技術人員還應理解，可以對實施例進行多種修改而不脫離本發明的範圍和精神。本發明的範圍由所附請求項來限定。
100:第一時鐘驅動電路
101:時鐘路徑
103:時鐘路徑
105:調節單元
107:選擇器
111:時鐘訊號
120:流水線級

Claims (13)

  1. 一種處理器，包括：流水線級，所述流水線級包括時序器件；以及時鐘驅動模組，用於提供時鐘訊號到所述流水線級，所述時鐘驅動模組包括第一時鐘驅動電路和第二時鐘驅動電路，其中，所述第一時鐘驅動電路包括：多個第一時鐘路徑，分別提供對應的時鐘訊號；以及第一選擇器，用於從所述多個第一時鐘路徑所提供的時鐘訊號中選擇時鐘訊號所述第二時鐘驅動電路用於調節通過所述第一選擇器所選擇的時鐘訊號的脈寬，並提供脈寬調節的時鐘訊號以用於所述流水線級，其中所述第二時鐘驅動電路包括：多個第二時鐘路徑，其分別接收所述選擇的時鐘訊號，並且在各個第二時鐘路徑上基於所選擇的時鐘訊號提供不同相位的時鐘訊號；邏輯單元，基於所述不同相位的時鐘訊號中的至少一部分，產生脈寬調節的時鐘訊號以用於所述流水線級。
  2. 如請求項1所述的處理器，包括一個或多個核，所述流水線級和所述時鐘驅動模組設置於所述核中。
  3. 如請求項1所述的處理器，其中所述多個第二時鐘路徑至少包括第一路徑和第二路徑， 所述第一路徑提供所述選擇的時鐘訊號到所述邏輯單元，以及所述第二路徑提供與所選擇的時鐘訊號的反相版本或反相並延時的版本到所述邏輯單元。
  4. 如請求項1所述的處理器，其中所述邏輯單元是與閘或或閘。
  5. 如請求項3中所述的處理器，其中所述第二路徑包括：反相器，其接收所述選擇的時鐘訊號，並產生與所述選擇的時鐘訊號反相的時鐘訊號；一個或多個子路徑，用於分別提供所述反相的時鐘訊號的相應版本到第二選擇器；以及所述第二選擇器，從所述反相的時鐘訊號的不同的版本中選擇，並提供所選擇的版本到所述邏輯單元。
  6. 如請求項5所述的處理器，其中所述一個或多個子路徑分別提供所述反相的時鐘訊號的不同延時的版本到所述第二選擇器。
  7. 如請求項1所述的處理器，其中所述多個第一時鐘路徑接收共同的時鐘輸入，並基於所述時鐘輸入分別提供不同相位的時鐘訊號。
  8. 如請求項1所述的處理器，其中所述處理器是用於數位貨幣的處理器。
  9. 如請求項1所述的處理器，其中所述時序器件包括一個或多個鎖存器，所述選擇的時鐘訊號用於所述一個或多個鎖存器。
  10. 如請求項1所述的處理器，其中所述時序器件包括一個或多個鎖存器，所述脈寬調節的時鐘訊號用於所述一個或多個鎖存器。
  11. 如請求項1-10所述的處理器，其中所述時鐘驅動模組的時鐘輸出被提供到用於下一流水線級的時鐘驅動模組作為時鐘輸入，所述用於下一流水線級的時鐘驅動模組基於所述時鐘輸入產生時鐘訊號以用於所述下一流水線級。
  12. 如請求項11所述的處理器，其中，用於下一流水線級的時鐘驅動模組包括第三時鐘驅動電路和第四時鐘驅動電路，所述第三時鐘驅動電路包括：多個第三時鐘路徑，分別提供對應的時鐘訊號；以及第三選擇器，用於從所述多個第三時鐘路徑所提供的時鐘訊號中選擇時鐘訊號，所述第四時鐘驅動電路用於調節通過所述第三選擇器所選擇的時鐘訊號的脈寬，並提供脈寬調節的時鐘訊號以用於所述下一流水線級，所述第四時鐘驅動電路包括：多個第四時鐘路徑，其分別接收所述選擇的時鐘訊號，並且在各個第四時鐘路徑上基於所選擇的時鐘訊號提供不同相位的時鐘訊號；邏輯單元，基於所述不同相位的時鐘訊號中的至少一部分，產生脈寬調節的時鐘訊號以用於所述下一流水線級。
  13. 一種計算系統，其包括如請求項1-12中任一項所述的處理器。
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