KR100418574B1

KR100418574B1 - 로드가능 업/다운 카운터 회로

Info

Publication number: KR100418574B1
Application number: KR10-2002-0016958A
Authority: KR
Inventors: 유세진
Original assignee: 주식회사 하이닉스반도체
Priority date: 2002-03-28
Filing date: 2002-03-28
Publication date: 2004-02-14
Also published as: KR20030078126A

Abstract

본 발명의 로드가능 업/다운 카운터 회로는, 멀티플렉서 로직 없이 사용할 수 있는 것과 동시에 데이터 증감을 위한 조합회로를 최적화함으로써, 실장 면적을 줄일 수 있는 로드가능 업/다운 카운터 회로를 구현하는 데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 계수 신호를 입력받아 반전하여 출력하는 제1 인버터; 계수 신호 및 상기 제1 인버터의 출력 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트; 인에이블 신호에 따라 데이터 버스로부터 데이터를 입력받아 유지하고, 상기 제1 AND 게이트에서 출력한 신호를 입력받아 초기화되는 래치; 계수 신호에 따라 데이터를 입력받아 저장하고, 상기 인에이블 신호를 입력받아 초기화되는 플립플롭; 상기 래치가 출력한 데이터 및 상기 플립플롭이 출력한 데이터를 가지고 OR 연산을 수행하는 제1 OR 게이트; 및 증가 신호가 입력된 경우에는 상기 제1 OR 게이트에서 입력된 데이터에 1을 더하여 상기 플립플롭으로 출력하고, 감소 신호가 입력된 경우에는 상기 제1 OR 게이트에서 입력된 데이터에서 1을 뺀 후 상기 플립플롭으로 출력하는 증감기를 포함한다.

Description

로드가능 업/다운 카운터 회로{LOADABLE UP/DOWN COUNTER CIRCUIT}

본 발명은 업/다운 카운터 회로에 관한 것으로, 특히, WDT(Watch-dog Timer)와 같은 주변 블록의 구성에 적용될 수 있는 VLSI 기술에 있어서, 임베디드 MCU를 이용한 응용 시스템에서 타이머/카운터 로직을 구성할 때 사용될 수 있는 업/다운 카운터 회로에 관한 것이다.

일반적으로, MCU 응용 시스템을 구현할 때 자주 사용되는 블록이 바로 타이머/카운터이다. 타이머/카운터 블록은 주어진 입력 클럭에 따라 레지스터 값이 증가 또는 감소되며. 그 값에 따라 다른 블록을 제어하거나 새로운 인터럽트를 발생시켜서 전체적인 시스템의 동작을 제어할 수 있다.

타이머/카운터를 구현하는 방법에는 여러가지가 있으며, 레지스터 값의 증감에 따라 증가 타이머/카운터(Up Timer/Counter), 감소 타이머/카운터(Down Timer/Counter)로 나눌 수 있다. 또한, 레지스터에 임의의 새로운 값을 로딩(Loading)하여 사용할 수 있는 타이머/카운터를 로드가능 타이머/카운터라 한다. 대부분의 응용 시스템에 사용되는 임베디드 MCU는 로드가능 타이머/카운터를내장하고 있으며, 내부 데이터 버스에 로딩되는 값을 입력으로 하여 새로운 값이 타이머/카운터에 로딩되면, 다음 클럭부터는 새로운 값을 기준으로 하여 데이터의 증감이 이루어진다.

도 1은 종래의 로드가능 업/다운 카운터의 구조를 나타낸 블록도로서, 이러한 종래의 로드가능 업/다운 카운터는, 인에이블 신호에 따라 데이터 버스로부터 데이터를 입력받아 유지하는 래치(101); 래치(101)로부터의 데이터 및 제2 멀티플렉서(106)로부터의 데이터 중 어느 하나의 데이터를 선택 신호에 따라 선택하여 출력하는 제1 멀티플렉서(102); 계수 신호에 따라 제1 멀티플렉서(102)로부터 데이터를 입력받아 저장/출력하는 플립플롭(103); 플립플롭(103)에서 데이터를 입력받아 1을 더한 후 제2 멀티플렉서(106)로 출력하는 증분기(104); 플립플롭(103)에서 데이터를 입력받아 1을 뺀 후 제2 멀티플렉서(106)로 출력하는 감량기(105); 및 증분기(104)로부터의 데이터 및 감량기(105)로부터의 데이터 중 어느 한데이터를 업/다운 신호에 따라 선택하여 제1 멀티플렉서(102)로 출력하는 제2 멀티플렉서(106)를 포함한다.

도 1에 따르면, 전체 데이터의 흐름의 구조는 크게 두부분으로 나눌 수 있다. 하나는 내부 데이터 버스에서 새로운 카운터 값을 로딩하는 부분이고, 다른 하나는 입력된 데이터를 클럭에 따라 증가 또는 감소시키는 실질적 카운터 부분이다.

먼저, 내부 데이터 버스에서 새로운 카운터 값을 로딩하는 과정에 대하여 설명하면, 내부 데이터 버스가 N 비트로 이루어져 있다고 가정할 때, 입력 부분에는 N 비트에 대응하는 래치(101)가 있으며, 래치(101)의 입력은 데이터 버스(D), 인에이블 신호(EN) 및 클리어 신호(CLR)로 나눌 수 있다. 입력 데이터는 데이터 버스에서 인에이블 신호에 따라 래치되며, 클리어 신호에 따라 초기값으로 세팅된다. 래치(101)의 출력은 실질적인 카운터 부분으로 입력된다.

실질적인 카운터 부분의 입력에는 2-입력 멀티플렉서(102)가 있다. 하나의 입력은 입력 래치(101)의 출력 데이터이고, 다른 하나는 제2 멀티플렉서(106)의 출력으로서, 선택 신호에 따라 로딩 동작 및 증감 동작 중 어느 한 동작을 선택하게 된다. 또한, 제2 멀티플렉서(106)의 업/다운 신호에 따라서 +1 연산 및 -1 연산 중 하나가 선택되어 전달된다.

도 2는 종래의 로드가능 업/다운 카운터 내에 장착된 증분기(104)를 나타낸 블록도로서, 하기 수학식 1에 의해 구현된 논리 회로이다.

여기서, 상기 식에 사용된 연산자들은 논리 연산자이다.

즉, AND 게이트(210) 입력을 가진 XOR 게이트(220)의 형태를 가지게 된다.

도 3은 종래의 로드가능 업/다운 카운터 내에 장착된 감량기(105)를 나타낸 블록도로서, 하기 수학식 2에 의해 구현된 논리 회로이다.

여기서, 상기 식에 사용된 연산자들은 논리 연산자이다.

즉, OR 게이트(310) 입력을 가진 XNOR 게이트(320)의 형태를 가지게 된다.

상술한 종래의 로드가능 업/다운 카운터 회로에 있어서는, 멀티플렉서가 복수개 장착되어야 하므로, 칩에 장착될 경우 많은 면적을 차지하게 되는 문제점이 있다. 또한, 카운터 회로의 특성상 데이터의 비트 수가 증가할 수록 로직의 수가 급격하게 증가하는 문제점이 있다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 멀티플렉서 로직 없이 사용할 수 있는 것과 동시에 데이터 증감을 위한 조합회로를 최적화함으로써, 실장 면적을 줄일 수 있는 로드가능 업/다운 카운터 회로를 구현하는 데 그 목적이 있다.

도 1은 종래의 로드가능 업/다운 카운터의 구조를 나타낸 블록도,

도 2는 종래의 로드가능 업/다운 카운터 내에 장착된 증분기를 나타낸 블록도,

도 3은 종래의 로드가능 업/다운 카운터 내에 장착된 감량기를 나타낸 블록도,

도 4는 본 발명의 일 실시예에 의한 로드가능 업/다운 카운터 회로를 나타낸 블록도,

도 5는 본 발명의 일 실시예에 의한 로드가능 업/다운 카운터 회로의 동작을 나타낸 타이밍도,

도 6은 본 발명의 일 실시예에 의한 로드가능 업/다운 카운터 회로 내에 장착된 증감기를 나타낸 블록도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

401 : 제1 인버터

402 : 제1 AND 게이트

403 : 래치

404 : 플립플롭

405 : 제1 OR 게이트

406 : 증감기

상기 목적을 달성하기 위하여 본 발명의 로드가능 업/다운 카운터 회로는, 계수 신호를 입력받아 반전하여 출력하는 제1 인버터; 계수 신호 및 상기 제1 인버터의 출력 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트; 인에이블 신호에 따라 데이터 버스로부터 데이터를 입력받아 유지하고, 상기 제1 AND 게이트에서 출력한 신호를 입력받아 초기화되는 래치; 계수 신호에 따라 데이터를 입력받아 저장하고, 상기 인에이블 신호를 입력받아 초기화되는 플립플롭; 상기 래치가 출력한 데이터 및 상기 플립플롭이 출력한 데이터를 가지고 OR 연산을 수행하는 제1 OR 게이트; 및 증가 신호가 입력된 경우에는 상기 제1 OR 게이트에서 입력된 데이터에 1을 더하여 상기 플립플롭으로 출력하고, 감소 신호가 입력된 경우에는 상기 제1 OR 게이트에서 입력된 데이터에서 1을 뺀 후 상기 플립플롭으로 출력하는 증감기를 포함한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 본 발명의 가장 바람직한 실시예들을 첨부된 도면을 참조하여 설명하기로 한다.

먼저, 도 4는 본 발명의 일 실시예에 의한 로드가능 업/다운 카운터 회로를 나타낸 블록도로서, 이러한 본 발명의 로드가능 업/다운 카운터 회로는, 제1 인버터(401), 제1 AND 게이트(402), 래치(403), 플립플롭(404), 제1 OR 게이트(405) 및 증감기(406)를 포함한다.

제1 인버터(401)는, 계수 신호를 입력받아 반전하여 후술하는 제1 AND 게이트(402)로 출력하는 역할을 한다. 또한, 상기 제1 인버터(401)에 의해 계수 신호는 지연된 후 출력된다.

또한, 제1 AND 게이트(402)는, 계수 신호 및 상기 제1 인버터(401)의 출력 신호를 입력받아 AND 연산을 수행하고, 그 결과값을 후술하는 래치(403)의 클리어 신호 입력 단자로 출력하는 역할을 한다.

한편, 래치(403)는, 인에이블 신호에 따라 데이터 버스로부터 데이터를 입력받아 유지하고, 상기 제1 AND 게이트(402)에서 출력한 신호를 입력받아 초기화되며, 유지된 데이터를 후술하는 제1 OR 게이트(405)로 출력하는 역할을 한다.

또한, 플립플롭(404)은, 계수 신호에 따라 후술하는 증감기(406)로부터 데이터를 입력받아 저장하고, 상기 인에이블 신호를 입력받아 초기화되며, 저장된 데이터를 후술하는 제1 OR 게이트(405)로 출력하는 역할을 한다.

한편, 제1 OR 게이트(405)는 상기 래치(403)가 출력한 데이터 및 상기 플립플롭(404)이 출력한 데이터를 가지고 OR 연산을 수행하고, 그 결과값을 외부(도시되지 않음) 및 후술하는 증감기(406)에 출력하는 역할을 한다.

또한, 증감기(406)는, 증가 신호(UP)가 입력된 경우에는 상기 제1 OR 게이트(405)에서 입력된 데이터에 1을 더하여 상기 플립플롭(404)으로 출력하고, 감소 신호(DOWN)가 입력된 경우에는 상기 제1 OR 게이트(405)에서 입력된 데이터에서 1을 뺀 후 상기 플립플롭(404)으로 출력하는 역할을 한다.

즉, 종래의 로드가능 업/다운 카운터에 멀티플렉서가 필요한 이유는 로딩 데이터 및 출력단의 피드백 데이터 중 어느 한 데이터를 선택하기 위한 것이나, 상술한 본 발명의 장치에서는 멀티플렉서를 없애는 대신, 제1 OR 게이트(405)를 플립플롭(404)의 출력단에 연결하여 멀티플렉서와 기능적으로 동일한 동작을 수행하도록한다.

상술한 본 발명의 로드가능 업/다운 카운터 회로의 동작을 살펴보면, 먼저 내부 데이터 버스에 실린 데이터는 인에이블 신호에 따라 래치(403)에 로딩된다. 래치(403)의 출력은 바로 플립플롭(404)으로 연결되지 않고, 출력단의 제1 OR 게이트(405)로 연결된다. 상기 플립플롭(404)의 입력은 증감기(406)의 출력이 되는데, 래치(403)의 출력과 플립플롭(404)의 출력 간에 충돌이 생겨 증감기(406)의 입력값에 문제가 생기는 것을 방지하기 위하여, 래치(403) 및 플립플롭(404)의 클리어 신호 입력 단자(CL)를 변경한다. 또한, 플립플롭(404)의 클리어 신호는 래치(403)의 인에이블 신호가 되므로, 래치(403)의 입력 데이터 값이 갱신될 때마다 플립플롭(404)의 출력은 '0'으로 초기화된다. 한편, 래치(403)의 클리어 신호는 플립플롭(404)의 계수 신호를 제1 인버터(401) 지연을 이용하여 지연시킨 후, 원래의 지연 신호와 AND 연산을 수행하여 만든 원-샷(One-shot) 펄스가 된다. 즉, 플립플롭(404) 값이 증가 또는 감소될 때마다 래치(403)의 데이터 값이 '0'으로 초기화 됨으로써 데이터의 충돌 문제를 해결한다.

도 5는 본 발명의 일 실시예에 의한 로드가능 업/다운 카운터 회로의 동작을 나타낸 타이밍도로서, 도 5를 참조하면, 인에이블 신호에 따라 래치(403)에는 각각 'D' 및 'H'의 값이 실리게 된다. 이와는 별도로 계수 신호(COUNT)의 상승 에지에서 플립플롭(404)의 값이 증가 또는 감소된다. 각각의 경우에 래치(403)의 출력과 플립플롭(404)의 출력이 '0'으로 초기화되는 것을 알 수 있다. 따라서, 최종 출력단에서는 두 데이터의 OR 연산을 수행한 결과값이 출력되므로 데이터의 충돌을 방지하게 된다.

도 6은 본 발명의 일 실시예에 의한 로드가능 업/다운 카운터 회로 내에 장착된 증감기(406)를 나타낸 블록도로서, 이에 관하여 상술하면 아래와 같다.

제2 AND 게이트(601)는, 제1 신호(S_N-2) 및 제2 신호(a_N-1)를 입력받아 AND 연산을 수행한 후 후술하는 제3 AND 게이트(603)로 출력하는 역할을 한다.

또한, 제2 인버터(602)는 상기 업/다운 신호(UP/DOWN)를 입력받아 반전하여 후술하는 제3 AND 게이트(603)로 출력하는 역할을 한다.

한편, 제3 AND 게이트(603)는, 상기 제2 AND 게이트(601)의 출력 및 상기 제2 인버터(602)의 출력을 입력받아 AND 연산을 수행한 후 후술하는 제2 OR 게이트(606)로 출력하는 역할을 한다.

또한, 제1 NOR 게이트(604)는, 제1 신호(S_N-2) 및 제2 신호(a_N-1)를 입력받아 NOR 연산을 수행한 후 후술하는 제4 AND 게이트(605)로 출력하는 역할을 한다.

한편, 제4 AND 게이트(605)는, 상기 업/다운 신호(UP/DOWN) 및 상기 제1 NOR 게이트(604)의 출력을 입력받아 AND 연산을 수행한 후 후술하는 제2 OR 게이트(606)로 출력하는 역할을 한다.

또한, 제2 OR 게이트(606)는, 상기 제3 AND 게이트(603)의 출력 및 상기 제4 AND 게이트(605)의 출력을 가지고 OR 연산을 수행한 후, 후술하는 제5 AND게이트(608)로 출력하는 역할을 한다.

한편, 제3 인버터(607)는, 제3 신호(a_N)를 입력받아 반전하여 후술하는 제5 AND 게이트(608)로 출력하는 역할을 한다.

또한, 제5 AND 게이트(608)는, 상기 제2 OR 게이트(606)의 출력 및 상기 제3 인버터(607)의 출력을 가지고 AND 연산을 수행한 후, 후술하는 제3 OR 게이트(611)로 출력하는 역할을 한다.

한편, 제4 인버터(609)는, 상기 제2 OR 게이트(606)의 출력을 입력받아 반전하여 후술하는 제6 AND 게이트(610)로 출력하는 역할을 한다.

또한, 제6 AND 게이트(610)는, 상기 제3 신호(a_N) 및 상기 제4 인버터(609)의 출력을 가지고 AND 연산을 수행한 후, 후술하는 제3 OR 게이트(611)로 출력하는 역할을 한다.

한편, 제3 OR 게이트(611)는 상기 제5 AND 게이트(608)의 출력 및 상기 제6 AND 게이트(610)의 출력을 가지고 OR 연산을 수행한 후, 상기 플립플롭(404)으로 출력하는 역할을 한다.

상술한 본 발명의 증감기(406)의 동작에 관하여 아래에 설명한다.

일반적인 증감 회로는 내부적으로 XOR 게이트를 사용한다는 측면에서 중복되는 회로를 가진다. 따라서, 중복되는 회로를 제거함으로써 효율적인 회로를 구현하고, 증감 회로의 출력단에 사용되는 멀티플렉서를 없앨 수 있다. 증가 회로 및 감소 회로의 진리표는 아래 표 1과 같다.

S_N-2	a_N-1	a_N	su_N
S_N-2	a_N-1	a_N	증가 회로	감소 회로
0	0	0	0	1
0	0	1	1	0
0	1	0	0	0
0	1	1	1	1
1	0	0	0	0
1	0	1	1	1
1	1	0	1	0
1	1	1	0	1

위의 표 1에서 굵게 표시된 부분이 증가 회로와 감소 회로의 출력값이 다른 부분이다. 이를 이용하여 업/다운 신호에 따라 제어할 수 있는 하나의 회로로 구현한 것이다. 증감기(406)는 업/다운 신호가 '1'일 때 감소회로가 되며, 반대로 '0'일 때 증가 회로가 된다.

이상에서 설명한 본 발명은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지로 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 한정되는 것이 아니다.

본 발명은, 멀티플렉서 로직을 제거함과 동시에 데이터 증감을 위한 증가 회로 및 감소 회로를 하나로 구현함으로써, 실장 면적을 상당히 줄일 수 있는 이점이 있다.

Claims

계수 신호를 입력받아 반전하여 출력하는 제1 인버터;

계수 신호 및 상기 제1 인버터의 출력 신호를 입력받아 AND 연산을 수행하는 제1 AND 게이트;

인에이블 신호에 따라 데이터 버스로부터 데이터를 입력받아 유지하고, 상기 제1 AND 게이트에서 출력한 신호를 입력받아 초기화되는 래치;

계수 신호에 따라 데이터를 입력받아 저장하고, 상기 인에이블 신호를 입력받아 초기화되는 플립플롭;

상기 래치가 출력한 데이터 및 상기 플립플롭이 출력한 데이터를 가지고 OR 연산을 수행하는 제1 OR 게이트; 및

증가 신호가 입력된 경우에는 상기 제1 OR 게이트에서 입력된 데이터에 1을 더하여 상기 플립플롭으로 출력하고, 감소 신호가 입력된 경우에는 상기 제1 OR 게이트에서 입력된 데이터에서 1을 뺀 후 상기 플립플롭으로 출력하는 증감기

를 포함하는 것을 특징으로 하는 로드가능 업/다운 카운터 회로.
제1항에 있어서, 상기 증감기는,

상기 제1 OR 게이트에서 제1 신호 및 제2 신호를 입력받아 AND 연산을 수행하는 제2 AND 게이트;

상기 업/다운 신호를 입력받아 반전하여 출력하는 제2 인버터;

상기 제2 AND 게이트의 출력 및 상기 제2 인버터의 출력을 입력받아 AND 연산을 수행하는 제3 AND 게이트;

상기 제1 신호 및 상기 제2 신호를 입력받아 NOR 연산을 수행하는 제1 NOR 게이트;

상기 업/다운 신호 및 상기 제1 NOR 게이트의 출력을 입력받아 AND 연산을 수행하는 제4 AND 게이트;

상기 제3 AND 게이트의 출력 및 상기 제4 AND 게이트의 출력을 가지고 OR 연산을 수행하는 제2 OR 게이트;

상기 제1 OR 게이트에서 제3 신호를 입력받아 반전하여 출력하는 제3 인버터;

상기 제2 OR 게이트의 출력 및 상기 제3 인버터의 출력을 가지고 AND 연산을 수행하는 제5 AND 게이트;

상기 제2 OR 게이트의 출력을 입력받아 반전하여 출력하는 제4 인버터;

상기 제3 신호 및 상기 제4 인버터의 출력을 가지고 AND 연산을 수행하는 제6 AND 게이트; 및

상기 제5 AND 게이트의 출력 및 상기 제6 AND 게이트의 출력을 가지고 OR 연산을 수행한 후, 상기 플립플롭으로 출력하는 제3 OR 게이트

를 포함하는 것을 특징으로 하는 로드가능 업/다운 카운터 회로.