JP5187303B2 - デュアルレイル・ドミノ回路、ドミノ回路及び論理回路 - Google Patents

Description

本発明は、デジタル回路に関し、特に消費電力を低減した論理回路に関する。

近年のＬＳＩの高速化に伴って、ＬＳＩを高速化する手段として、ドミノ回路が広く用いられている。ドミノ回路に関連する技術としては、例えば、特許文献１の「ドミノ回路装置」や特許文献２の「半導体集積回路装置及びその設計法」がある。

ドミノ回路は、
（１）クロックによるプリチャージ（プリチャージフェーズ）
（２）ｎＭＯＳ論理を用いた論理評価によるディスチャージ（評価フェーズ）
の二つのフェーズをクロックに同期してクロック−サイクルに各々一回、交互に行う論理回路である。

ドミノ回路は、上記（２）に記したように、論理評価にｐＭＯＳを使用しないため、一般的なスタティックＣＭＯＳ回路に比べて高速であることが知られている。

その一方、上記（１）に記したように、クロックに同期して毎サイクル必ずプリチャージ動作が行われるために、毎サイクル常に電力を消費してしまう。すなわち、スタティックＣＭＯＳ回路はその動作にクロック信号を必要としないため、入力信号が動作しなければ電力を消費しないのに対し、ドミノ回路は相対的に電力消費が大きい。

図１に、ドミノ回路の構成を示す。プリチャージを行うｐＭＯＳトランジスタ１０１と、論理評価を行うｎＭＯＳ１０２論理回路と、出力に付加されるインバータ１０３とで構成されている。評価フェーズでは、入力信号の立ち上がりによってｎＭＯＳ１０２論理回路が適宜ＯＮし、論理が真であればディスチャージし、論理が偽であればそのままチャージを保持する。

この場合、ｎＭＯＳ論理回路１０２はチャージを放電するか保持するかのいずれか機能しか持たないため、一旦放電したチャージを評価フェーズにおいて再充電することは不可能であり、再充電するためには次のプリチャージフェーズを待つ必要がある。

これは、ｎＭＯＳの入力信号には評価フェーズにおいて立ち上がる方向の遷移しか許されず、立ち下がることはできないことを意味する。なぜならば、立ち下がるということは、最初からｎＭＯＳがＯＮになっている（すなわち放電状態となっている）ことに他ならず、前述のように入力信号が立ち下がることによって充電することはできないため、正しい論理の評価が不可能となるためである。信号の遷移が立ち上がり方向のみ行われるこのような性質のことをモノトニック（monotonic、単調）性と呼び、ドミノ回路の入力信号はモノトニック性が保証される必要がある。

ドミノ回路同士の接続においてモノトニック性を保証するために有効な方法が、デュアルレイル・ドミノ論理（Dual Rail Domino Logic）である。デュアルレイル・ドミノ回路の構成を図２に示す。なお、図中に「clk」で表される信号はクロック信号であり、全てのドミノ回路へ分配入力される信号であるが、図が煩雑となることを防ぐためにそれぞれ独立して表し、各々に「clk」と付した。すなわち、図中では独立して信号を表記しているが、実際には同一の信号が分配されることとなる。

図中、デュアルレイル・ドミノ回路１１２は、通常のドミノ回路１１０及び１１１を有する。ドミノ回路１１０は、評価する論理が真の時にHighを出力する。すなわち、ドミノ回路１１０は正論理である。一方、ドミノ回路１１１は評価する論理が偽の時にHighを出力する。すなわち、ドミノ回路１１１は、負論理である。ドミノ回路１１１及び１１２には、任意の入力信号Ｉｎ０〜ＩｎＮ（Ｎは任意の自然数）及びその反転信号が入力される。
よって、評価結果が真である場合は、ドミノ回路１１０の出力がHighとなるのに対して、ドミノ回路１１１の出力はLowのままである。一方、評価結果が偽の場合は、これとは逆にドミノ回路１１１の出力がHighとなり、ドミノ回路１１０の出力がLowとなる。このように動作することで、出力信号はそれが正論理であれ負論理であれ必ず立ち上がることとなり、ドミノ回路を用いて安全に回路を構成することが可能となる。

デュアルレイル・ドミノ回路は、前述のように、ドミノ回路を構成する際に安全に回路を構築するために有効な手法であるが、正論理・負論理双方の実装を必要とするために電力オーバーヘッドが大きい。電力消費を抑えるためによく用いられる手法としてゲーティング手法が挙げられる。

一般的な手法はクロックゲーティングと呼ばれる手法である。クロックゲーティングは、クロック信号を選択的に停止させる論理回路をクロック生成／分配回路内に組み込み、ＬＳＩの動作中に使用する必要のないブロックに対してクロック信号の供給を停止し、該ブロックでの消費電力を抑える手法である。
論理回路を動作させる基本信号であるクロックを停止させるため、対象論理回路が一般的なＣＭＯＳ論理回路であろうと、ドミノ回路であろうと動作を停止させることが可能である。

また、何かしらの理由でクロックを停止させることができない場合（クロックゲーティング手法を適用できない場合）、データのみを停止させることも可能である。これはゲーティング制御信号と当該信号（データ信号）とで論理積を生成し、ゲーティング制御信号がディセーブルの場合に当該信号の遷移を停止させる手法である。本手法には一般的な名称が存在しないため、本明細書においては「データゲーティング手法」と表記する。

図３に、データゲーティング手法を適用したドミノ回路の構成を示す。ターゲットとなるドミノ回路１３１、１３２、１３３、・・・はステージ１３０を構成し、その後に次のステージ１４０が順次続くという構成をとっている。データゲーティング手法を適用するために、ステージ１３０の直前にゲーティング制御信号disableとデータ信号との論理積を実現するゲーティング論理回路１２０が組み込まれており、制御信号disableによって全信号を強制的にLowとすることが可能である。Lowで固定された信号は、ステージ１３０に伝播し、その出力をLowに固定する。これが各ステージに順次伝播していき、全回路が停止する。このような実装によってデータゲーティングを実現できる。

データゲーティング手法はクロックゲーティング手法と比較すると、クロック分配系の電力削減には寄与しないが、個々の信号単位での制御が可能であるため、細かな制御が可能である。
さらに、クロックゲーティング手法では全ての論理回路が一斉に停止するのに対し、データゲーティング手法ではデータが順次停止していくため、電源ネットワークに対するノイズも低減される。
特開２００４−１７３２７３号公報 特開２００６−２５３２４２号公報

しかしながら、デュアルレイル・ドミノ回路とゲーティング手法との組合せにはいくつかの問題がある。
第１の問題は、デュアルレイル・ドミノ回路とクロックゲーティング手法との組合せにおいて、ゲーティング実行時に電源ネットワークに発生するノイズである。この原因は、クロックゲーティングによってクロックを停止させることで、対象となるブロックが一斉に停止し、回路全体での消費電力が急変することである。

第２の問題は、デュアルレイル・ドミノ回路とデータゲーティング手法との組合せにおけるハードウェア量の増加である。この原因は、全信号に対して信号とゲーティング制御信号との論理積を生成するための追加ハードウェアが必要であることである。

このように、ゲーティング時のノイズの発生を抑制し、かつゲーティング論理を実現するために必要とするハードウェア量の増加を抑えたドミノ回路は実現されていなかった。

本発明は係る問題に鑑みてなされたものであり、ゲーティング時のノイズの発生を抑制し、かつゲーティング論理を実現するために必要とするハードウェア量の増加を抑えた論理回路並びにこれに用いるデュアルレイル・ドミノ回路及びドミノ回路を提供することを目的とする。

上記目的を達成するため、本発明は、第１の態様として、正論理を出力する第１のドミノ回路と負論理を出力する第２のドミノ回路とを組にして用いたデュアルレイル・ドミノ回路であって、外部から入力されるゲーティング制御信号に応じて、評価フェイズにおいて第１のドミノ回路の出力と第２のドミノ回路の出力との双方を同時ｌｏｗレベルに固定する手段を設けたことを特徴とするデュアルレイル・ドミノ回路を提供するものである。本発明の第１の態様においては、第１のドミノ回路にはゲーティング制御信号と入力信号との論理積が入力され、第２のドミノ回路は、ゲーティング制御信号と入力信号との論理積の論理否定が入力されることが好ましい。

また、上記目的を達成するため、本発明は、第２の態様として、前段のデュアルレイル・ドミノ回路から入力される信号がｌｏｗレベルに固定された場合に、評価フェイズにおける出力をｌｏｗレベルに固定する手段を設けたことを特徴とするドミノ回路を提供するものである。本発明の第２の態様においては、前段のデュアルレイル・ドミノ回路から入力される信号と任意の信号との論理積を出力することが好ましい。

また、上記目的を達成するため、本発明は、第３の態様として、上記本発明の第１の態様のいずれかの構成にかかるデュアルレイル・ドミノ回路の後段にドミノ回路が少なくとも１段接続された論理回路であって、デュアルレイル・ドミノ回路の直後のドミノ回路は上記本発明の第２の態様のいずれかの構成に係るドミノ回路であり、デュアルレイル・ドミノ回路の出力がｌｏｗレベルに固定されると、後段のドミノ回路の出力が順次ｌｏｗレベルに固定されることを特徴とする論理回路を提供するものである。

本発明の第３の態様においては、ドミノ回路は、選択論理回路を形成しており、デュアルレイル・ドミノ回路の出力によって選択論理回路が制御されることが好ましく、これに加えて、後段に、第３のドミノ回路が複数段接続されることがより好ましい。

本発明によれば、ゲーティング時のノイズの発生を抑制し、かつゲーティング論理を実現するために必要とするハードウェア量の増加を抑えた論理回路並びにこれに用いるデュアルレイル・ドミノ回路及びドミノ回路を提供できる。

〔第１の実施形態〕
本発明を好適に実施した第１の実施形態について説明する。
図４に、本発明を好適に実施した第１の実施形態にかかる半導体回路の構成を示す。デュアルレイル・ドミノ回路３は、制御信号cntが入力され正論理を出力するドミノ回路１と、制御信号cntの負論理を出力するドミノ回路２と、disable信号と制御信号cntとの論理積を生成するAND回路４と論理積の負論理を生成するNAND回路５とを有する。ドミノ回路１には、disable信号と制御信号cntとの論理積が入力され、ドミノ回路２には、disable信号と制御信号cntとの論理積の負論理が入力される。
図中に「clk」で表される信号はクロック信号であり、全てのドミノ回路へ分配入力される信号であるが、図が煩雑となることを防ぐためにそれぞれ独立して表し各々に「clk」と付した。すなわち、図中では独立して信号を表記しているが、実際には同一の信号が分配されることとなる。

通常動作時はdisable信号は１であり、デュアルレイル・ドミノ回路３の出力は、ドミノ回路１からはcntの正論理、ドミノ回路２からはcntの負論理を出力する。すなわち、デュアルレイル・ドミノ回路３の出力は（０，１）か（１，０）のどちらかとなる。これは一般的なデュアルレイル・ドミノ回路の動作と同じである。デュアルレイル・ドミノ回路３の出力は、別のドミノ回路６へ入力される。
ドミノ回路６は、デュアルレイル・ドミノ回路３の出力により選択的に動作する選択論理である。従って、通常動作時は、ドミノ回路６はデュアルレイル・ドミノ回路３の出力に従って、二種の論理演算の結果を選択的に出力するように動作する。ドミノ回路６の出力は、ドミノ回路７、ドミノ回路８へと順次伝播する。ドミノ回路７、８は任意のドミノ論理であり、必ずしも選択論理である必要はない。

次に、データゲーティング時の動作について説明する。データゲーティング時にはdisable信号は０であり、cntの状態に関わらずデュアルレイル・ドミノ理論３の出力は（０，０）となる。ドミノ回路６が実現する論理は選択論理であり、デュアルレイル・ドミノ回路３の出力により二種のどちらかの論理を出力するように動作する。すなわち、デュアルレイル・ドミノ回路３の出力と論理積をとるように動作しているのであるから、デュアルレイル・ドミノ回路３の出力が全て０となると、必然的にその出力は０に固定される。以降、ドミノ回路７、ドミノ回路８へと順次値が伝播し、全てのドミノ回路が停止する。

関連技術のようなデュアルレイル・ドミノ回路では、その出力信号は（０，１）か（１，０）しか存在し得ないが、本実施形態においてはデュアルレイル・ドミノ回路３を（０，０）という状態が許容されるように構成しているため、デュアルレイル・ドミノ回路３よりも後の回路に手を加えることなくデータゲーティングを実現できる。そのため、ゲーティング機能を実現するために追加する必要がある回路構成を格段に抑えられている。また、停止状態は縦列接続されたドミノ回路を順次伝播していくため、一斉に回路停止させるクロックゲーティングの場合と比較して、電源ネットワークに発生するノイズを格段に低減させられる。

なお、本実施形態においては、ドミノ回路６が選択論理回路である場合を例としているが、ドミノ回路６の実現する論理がデュアルレイル・ドミノ回路３の出力信号と他の入力信号とが論理積されるように構成されていれば、任意の論理を用いることが可能である。

〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。図５に、本実施形態にかかるデュアルレイル・ドミノ回路の構成を示す。第１の実施形態と同様に出力信号が（０，０）という状態を取りうる構成である。

デュアルレイル・ドミノ回路１３は、制御信号cntが入力され制御信号cntの正論理を出力するドミノ回路１１と制御信号cntの負論理を出力するドミノ回路１２と、制御信号の負論理を生成するインバータ１４とを有する。

通常動作時はdisable信号は１であり、デュアルレイル・ドミノ回路１３の出力は、ドミノ回路１１からはcntの正論理、ドミノ回路１２からはcntの負論理を出力する。すなわち、デュアルレイル・ドミノ回路１３の出力は（０，１）か（１，０）のどちらかとなる。データゲーティング時にはdisable信号は０であり、cntの状態に関わらずデュアルレイル・ドミノ理論３の出力は（０，０）となる。従って、第１の実施形態のドミノ回路６と同等のドミノ回路を接続することで、データゲーティング機能を実現できる。

〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。図６に、本実施形態にかかる半導体回路の構成を示す。選択制御回路２０１は、デュアルレイル・ドミノ回路であり、第１の実施形態のデュアルレイル・ドミノ回路３や第２の実施形態のデュアルレイル・ドミノ回路１３と同様に、正論理を生成するドミノ回路２０１と負論理を生成するドミノ回路２０２とを有する。ドミノ回路２０１及びドミノ回路２０２には、選択制御信号selとゲーティング制御信号disableとが入力され、選択制御信号の正論理信号cnt_dと負論理信号cnt_d_bとを出力する。cnt_dとcnt_d_bとは選択論理回路２０３へ入力される。選択論理回路２０３は、外部からの入力とドミノ回路群２０６の出力とのいずれかを出力する。論理選択回路２０３の出力は、ドミノ回路群２０４へ入力され、以下、ドミノ回路群２０６まで順次信号が伝播する。

本実施形態においては、通常動作時は、cnt_dとcnt_d_bとは（０，１）又は（１，０）のどちらかの状態をとり、それにより論理選択回路２０３は外部からの入力かドミノ回路群２０６の出力のどちらかを選択して出力する。どちらの状態の時にどちらを選択するかの設定は任意である。このような動作は、浮動小数点演算器などに採用されており、例えば、IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.32, No.3, MARCH 1997, "Floating-Point Datapaths with Online Built-In Self Speed Test"においてFig.2やFig.5等に示されている。

ゲーティング動作時においては、cnt_dとcnt_d_bとは（０，０）の値をとる。論理選択回路２０３は、何れの入力も選択せず、全ての出力はLowに固定される。以降、ステージ２０４、２０５が順次Low信号に固定されていき、全てのドミノ回路が停止する。

図３に示したデータゲーティングの例と比較すると、本実施形態では、選択制御論理回路２０１に対してのみゲーティング制御信号を入力しており、他のデータに対して分配する必要がないため、データゲーティング実現のために追加するハードウェア量が最小限に抑えられている。特に、浮動小数点演算器のように、選択対象となる信号が数十〜数百ビットにわたる場合においても、選択論理回路にのみハードウェアを追加すればよいため、回路面積の増大を抑えられる。

なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれらに限定されることなく様々な変形が可能である。

この出願は、２００７年２月２６日に出願された日本出願特願２００７−０４６２２５を基礎とする優先権を主張し、その開示の全てをここに取り込む。

ドミノ回路の構成を示す図である。 デュアルレイル・ドミノ回路の構成を示す図である。 データゲーティングの一例を示す図である。 本発明を好適に実施した第１の実施形態にかかるデュアルレイル・ドミノ回路の構成を示す図である。 本発明を好適に実施した第２の実施形態に係るデュアルレイル・ドミノ回路の構成を示す図である。 本発明を好適に実施した第３の実施形態にかかる半導体回路の構成を示す図である。

符号の説明

１、１１、２０１ 正論理を出力するドミノ回路
２、１２、２０２ 負論理を出力するドミノ回路
３、１３、２００ デュアルレイル・ドミノ回路
４ ＡＮＤ
５ ＮＡＮＤ
６、７、８ ドミノ回路
１４ インバータ
２０３ 選択論理回路
２０４、２０５、２０６ ドミノ回路群

Claims (5)

1. 正論理を出力する第１のドミノ論理回路と負論理を出力する第２のドミノ論理回路とを組にして用いたデュアルレイル・ドミノ論理回路であって、
   外部から入力されるゲーティング制御信号に応じて、評価フェイズにおいて前記第１のドミノ論理回路の出力と前記第２のドミノ論理回路の出力との双方を同時ｌｏｗレベルに固定する手段を設けたことを特徴とするデュアルレイル・ドミノ論理回路。
2. 前記第１のドミノ論理回路には前記ゲーティング制御信号と入力信号との論理積が入力され、前記第２のドミノ論理回路は、前記ゲーティング制御信号と前記入力信号との論理積の論理否定が入力されることを特徴とする請求項１記載のデュアルレイル・ドミノ論理回路。
3. 請求項１又は２記載のデュアルレイル・ドミノ論理回路の後段にドミノ論理回路が少なくとも１段接続された論理回路であって、
   前記デュアルレイル・ドミノ論理回路の出力がｌｏｗレベルに固定されると、後段の前記ドミノ論理回路の出力が順次ｌｏｗレベルに固定されることを特徴とする論理回路。
4. 前記ドミノ論理回路は、選択論理回路を形成しており、前記デュアルレイル・ドミノ論理回路の出力によって前記選択論理回路が制御されることを特徴とする請求項３記載の論理回路。
5. 後段に、第３のドミノ論理回路が複数段接続されたことを特徴とする請求項４記載の論理回路。

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