JP5565267B2 - セレクタ回路、プロセッサシステム - Google Patents
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Description
図3は、本発明の第1実施例に係るセレクタ回路を示す図である。
図3に示したように、前段の選択回路301〜304はそれぞれ16個の入力信号IN1〜16のうちの対応する4つの入力信号を受けとり、受けとった4つの入力信号の中から1つの信号を選択して出力信号OUT1〜4を出力する。尚、前段の選択回路の個数や前段の各選択回路が受けとる入力信号の個数はそれぞれ4個に限定されるものではなく、その利用形態に応じて適宜変更可能である。
ここで、前段の選択回路301〜304の回路構成例について説明する。
次に、前段の選択回路301〜304の回路動作例について説明する。ここでも、選択回路301を例にとって説明する。
図6は前段の選択回路301のタイミングチャートの一例を示す図であり、前段の選択回路301の出力信号OUT1が後段の選択回路305において選択されない場合のチャートである。そのため、選択制御信号SEL_H1はLレベルに設定される。
図7は、セレクタ回路300全体のタイミングチャートの一例を示す図である。
図8は、本発明の第2実施例に係るセレクタ回路に示す図である。図8に示した第2実施例のセレクタ回路800は、図3及び図4に示した第1実施例のセレクタ回路300と、前段の選択回路に含まれる充電回路の制御が異なっているが、その他の部分については同様である。
図10は、本発明の第3実施例に係るセレクタ回路を示す図である。図10に示した第3実施例のセレクタ回路1000は、図3及び図4に示した第1実施例のセレクタ回路300、及び、図8及び図9に示した第2実施例のセレクタ回路800と、放電制御回路の回路構成が異なっているが、その他の部分については同様である。
図11は前段の選択回路1001の回路構成の一例を示す図である。図10及び図11において、図3に示したセレクタ回路300と同一又は対応する部分には同一の符号が付されている。
選択回路1001の出力信号OUT1が後段の選択回路305において選択されるとき、選択制御信号SEL_H1はHレベルに設定される。よって、第4放電制御部1011のAND回路1031は、一方の入力においてHレベルの選択制御信号SEL_H1を受けとる。このため、AND回路1031は他方の入力であるタイミング制御信号P/Eと同一のレベルの信号を出力信号P/E_Sとして出力する。
一方、評価期間においては、タイミング制御信号P/EがHレベルとなるため、AND回路1032〜1035は、それぞれ一方の入力においてHレベルのタイミング制御信号P/E_Sを受けとる。よって、AND回路1032〜1035はそれぞれ、他方の入力である選択制御信号SEL_L1〜4と同一のレベルの信号を制御信号CON_L1〜4として出力する。このため、第3放電制御部1010では、選択制御信号SEL_L1〜4に基づいてトランジスタ列1012〜1015のうちの1つが選択される。
選択回路1001の出力信号OUT1が後段の選択回路305において選択されないとき、選択制御信号SEL_H1はLレベルに設定される。よって、第4放電制御部1011のAND回路1031は、一方の入力においてLレベルの選択制御信号SEL_H1を受けとる。このため、AND回路1031は、他方の入力であるタイミング制御信号P/Eのレベルに関係なく、常時Lレベルの信号を出力信号P/E_Sとして出力する。
図12は、本発明の第4実施例に係るセレクタ回路を示す図である。図12に示した第4実施例のセレクタ回路1200は、図3に示した第1実施例のセレクタ回路300と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図12において、図3に示したセレクタ回路300と同一又は対応する部分には同一の符号が付されている。
図13は、本発明の第5実施例に係るセレクタ回路を示す図である。図13に示した第5実施例のセレクタ回路1300は、図8に示した第2実施例のセレクタ回路800と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図13において、図8に示したセレクタ回路800と同一又は対応する部分には同一の符号が付されている。
図14は、本発明の第6実施例に係るセレクタ回路を示す図である。図14に示した第6実施例のセレクタ回路1400は、図10に示した第2実施例のセレクタ回路1000と、後段の選択回路の回路構成が異なっているが、その他の部分については同様である。図14において、図10に示したセレクタ回路1000と同一又は対応する部分には同一の符号が付されている。
図15は、本発明の第7実施例に係るプロセッサシステムの一例を示す図である。図15に示したプロセッサシステム1500は、プロセッサ1501、RAM1502、磁気ディスク1503、入力インターフェース(以下、I/Fと称する。)1504、出力I/F1505、ネットワークI/F1506、システムバス1507を含む。プロセッサ1501等のシステムの各構成要素はシステムバス1507に接続されている。
(付記1)
各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源の間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させるか否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。
(付記2)
前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記1記載のセレクタ回路。
(付記3)
前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードとを電気的に接続することを特徴とする付記2記載のセレクタ回路。
(付記4)
前記放電制御回路は、
前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第1放電制御部と、
前記第2期間に、前記第2選択制御信号に基づいて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第2放電制御部と、
を有することを特徴とする付記1乃至3のいずれか1つに記載のセレクタ回路。
(付記5)
前記複数の第1選択回路の1つに含まれる前記第2放電制御部は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記4記載のセレクタ回路。
(付記6)
前記出力回路は、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持することを特徴とする付記1乃至5のいずれか1つに記載のセレクタ回路。
(付記7)
前記放電制御回路は、
前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源を電気的に接続するか否かを制御する第3放電制御部と、
前記第2期間に、前記第2選択制御信号に基づいて前記第1選択制御信号を前記第3放電制御部に供給するか否かを制御する第4放電制御部と
を有することを特徴とする付記1乃至3のいずれか1つに記載のセレクタ回路。
(付記8)
前記第4放電制御部は、前記第1選択制御信号を前記第3放電制御部に供給しないときは、前記第3放電制御部を前記第1ノードと前記第2電源を電気的に切り離すように制御することを特徴とする付記7記載のセレクタ回路。
(付記9)
前記複数の第1選択回路の1つに含まれる前記第4放電制御部は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第3放電制御部を前記第1ノードと前記第2電源とを電気的に切り離すように制御し、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択することを示すときは、前記第2期間に、前記第3放電制御部に前記第1選択制御信号を供給する
することを特徴とする付記7又は8記載のセレクタ回路。
(付記10)
各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
前記複数の第1出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第1出力信号の1つに対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、前記第2選択回路が前記複数の第1出力信号のうちのどれを前記第2出力信号として出力するかを示す第2選択制御信号を受け、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力するとともに、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持する出力回路と
有することを特徴とするセレクタ回路。
(付記11)
前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記10記載のセレクタ回路。
(付記12)
前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードを電気的に接続することを特徴とする付記11記載のセレクタ回路。
(付記13)
前記1つの第1選択回路に含まれる前記出力回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、所定の固定電位を有する前記第1出力信号を出力することを特徴とする付記11又は12記載のセレクタ回路。
(付記14)
前記所定の固定電位は前記第2電源の電位であり、
前記所定の論理演算は論理和である
ことを特徴とする付記13記載のセレクタ回路。
(付記15)
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの1つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源の間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第1選択制御信号、前記第2選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
(付記16)
複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの1つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
前記複数の第1出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第1出力信号の1つに対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、前記第2選択回路が前記複数の第1出力信号のうちのどれを前記第2出力信号として出力するかを示す第2選択制御信号を受け、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させる否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力するとともに、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持する出力回路と
を有し、
前記コントローラは、前記第1選択制御信号、前記第2選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
(付記17)
前記演算の結果のデータを格納するメモリをさらに有することを特徴とする付記15又は16記載のプロセッサシステム。
(付記18)
前記データレジスタは、前記演算の結果のデータを受けとって格納し、前記格納した演算の結果のデータをさらに前記セレクタ回路に供給することを特徴とする付記15乃至17のいずれか1つに記載のプロセッサシステム。
(付記19)
前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする付記15乃至18のいずれか1つに記載のプロセッサシステム。
(付記20)
前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードとを電気的に接続することを特徴とする付記19記載のプロセッサシステム。
301〜304 前段の選択回路
305 後段の選択回路
306 充電回路
307 放電制御回路
308 出力回路
310 第1放電制御部
311 第2放電制御部
800 セレクタ回路
801〜804 前段の選択回路
806 充電回路
1000 セレクタ回路
1001〜1004 前段の選択回路
1007 放電制御回路
1010 第3放電制御部
1011 第4放電制御部
1200 セレクタ回路
1205 OR回路
1300 セレクタ回路
1305 OR回路
1400 セレクタ回路
1405 OR回路
1500 プロセッサシステム
1501 プロセッサ
1601 セレクタ
1602 データレジスタ
1603 ALU
1605 コントローラ
Claims (10)
- 各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源を電気的に接続して前記充電された第1ノードを放電させるか否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路と
を有することを特徴とするセレクタ回路。 - 前記複数の第1選択回路の1つに含まれる前記放電制御回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源を電気的に切り離すことを特徴とする請求項1記載のセレクタ回路。 - 前記1つの第1選択回路に含まれる前記充電回路は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1電源と前記第1ノードを電気的に接続することを特徴とする請求項2記載のセレクタ回路。 - 前記放電制御回路は、
前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源を電気的に接続するか否かを制御する第1放電制御部と、
前記第2期間に、前記第2選択制御信号に基づいて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第2放電制御部と、
を有することを特徴とする請求項1乃至3のいずれか一項記載のセレクタ回路。 - 前記複数の第1選択回路の1つに含まれる前記第2放電制御部は、
前記第2選択制御信号が、前記第2選択回路が前記1つの第1選択回路の第1出力信号を選択しないことを示すときは、前記第1ノードと前記第2電源とを電気的に切り離すことを特徴とする請求項4記載のセレクタ回路。 - 前記出力回路は、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持することを特徴とする請求項1乃至5のいずれか一項記載のセレクタ回路。
- 前記放電制御回路は、
前記第1選択制御信号に基づいて前記複数の入力信号のうちの1つを選択し、前記選択された入力信号の電位に応じて前記第1ノードと前記第2電源とを電気的に接続するか否かを制御する第3放電制御部と、
前記第2期間に、前記第2選択制御信号に基づいて前記第1選択制御信号を前記第3放電制御部に供給するか否かを制御する第4放電制御部と
を有することを特徴とする請求項1乃至3のいずれか一項記載のセレクタ回路。 - 前記第4放電制御部は、前記第1選択制御信号を前記第3放電制御部に供給しないときは、前記第3放電制御部を前記第1ノードと前記第2電源を電気的に切り離すように制御することを特徴とする請求項7記載のセレクタ回路。
- 各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
前記複数の第1出力信号に対して所定の論理演算を行い、前記論理演算に基づいて前記複数の第1出力信号の1つに対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、前記第2選択回路が前記複数の第1出力信号のうちのどれを前記第2出力信号として出力するかを示す第2選択制御信号を受け、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させるか否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力するとともに、前記第2期間に前記放電制御回路が前記第1ノードを放電させない場合に、前記充電された第1ノードの電位を保持する出力回路とを
有することを特徴とするセレクタ回路。 - 複数のデータを保持するデータレジスタと、
前記複数のデータを入力信号として受け、前記複数のデータのうちの1つを選択して出力するセレクタ回路と、
前記セレクタ回路によって選択されたデータを用いて所定の演算を行う演算器と、
前記セレクタ回路の選択動作を制御するコントローラと
を有するプロセッサシステムであって、
前記セレクタ回路は、各々が、第1選択制御信号に基づいて複数の入力信号のうちの1つを選択し、前記選択された入力信号に対応する第1出力信号を出力する複数の第1選択回路と、
第2選択制御信号に基づいて前記複数の第1出力信号のうちの1つを選択し、前記選択された第1出力信号に対応する第2出力信号を出力する第2選択回路と
を有するセレクタ回路であって、
前記複数の第1選択回路の各々は、
充放電が可能な第1ノードと、
第1電源と前記第1ノードとの間に設けられ、タイミング制御信号によって規定される第1期間に、前記第1電源と前記第1ノードとを電気的に接続して前記第1ノードを充電する充電回路と、
前記第1ノードと前記第1電源よりも低い電位を有する第2電源との間に設けられ、前記タイミング制御信号によって規定される、前記第1期間の後に続く第2期間に、前記第1選択制御信号、前記複数の入力信号及び前記第2選択制御信号に基づいて、前記第1ノードと前記第2電源とを電気的に接続して前記充電された第1ノードを放電させるか否かを制御する放電制御回路と、
前記第1ノードの電位に応じた電位を有する前記第1出力信号を出力する出力回路と
を有し、
前記コントローラは、前記第1選択制御信号、前記第2選択制御信号及び前記タイミング制御信号を生成する
ことを特徴とするプロセッサシステム。
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