KR20090097273A - 도미도 로직 회로 및 파이프라인 도미노 로직 회로 - Google Patents

도미도 로직 회로 및 파이프라인 도미노 로직 회로 Download PDF

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Abstract

도미노 로직 회로는 입력부 및 출력부를 포함한다. 입력부는 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하고, 클럭 신호의 제2 위상에서 입력 데이터에 대한 논리 평가를 수행하여 다이나믹 노드의 논리 레벨을 결정한다. 출력부는 출력 노드와 다이나믹 노드 사이에 연결되고, 클럭 신호와 다이나믹 노드의 논리 레벨에 응답하여, 논리 평가가 수행되는 동안 출력 노드의 논리 레벨을 유지한다.

Description

도미도 로직 회로 및 파이프라인 도미노 로직 회로{Domino logic circuit and pipeline domino logic circuit}
본 발명은 디지털 회로에 관한 것으로, 보다 상세하게는 도미노 로직 회로에 관한 것이다.
일반적으로, 도미노 로직 회로는 주로 기능 블록에서 회로의 면적 및 전력 소모를 줄이기 위하여 많이 사용되고 있다.
이러한 도미노 로직 회로에는 키퍼 트랜지스터(keeper transistor)를 채용하는 도미노 로직 회로와 LSDL(limited switch dynamic logic) 방식의 도미노 로직 회로가 있다.
상기 키퍼 트랜지스터를 채용하는 도미노 로직회로에서는 클럭 신호가 하이 레벨에서 로우 레벨로 천이할 때 출력 신호도 따라서 천이하는 경향이 있다. 따라서 여러 개의 도미노 로직 회로들이 직렬 연결되어 사용되는 경우와 같이 클럭 신호가 천이하더라도 출력 신호가 일정한 레벨을 유지되어야 하는 경우에는 도미노 로직의 오작동을 유발할 수 있다. 또한 클럭 신호의 천이시마다 출력 신호가 스위칭되므로 전류 소모들 더 하게 된다.
이러한 도미노 로직의 오작동을 방지하기 위한 LSDL 도미노 로직 회로는 출력 신호의 레벨을 일정하게 유지할 수는 있지만 트랜지스터가 증가하여 구동능력이 저하되고 소비 전류의 크기가 증가하고 또한 회로 면적을 많이 차지하는 약점이 있다.
이에 따라, 본 발명의 일 목적은 소비 전류를 감소시키는 도미노 로직 회로를 제공하는 데 있다.
본 발명의 일 목적은 상기 도미노 로직 회로가 여러 개 연결되어 소비 전류를 감소시키면서도 고속으로 동작할 수 있는 파이프라인 도미노 로직 회로를 제공하는 데 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 도미노 로직 회로는 입력부 및 출력부를 포함한다. 상기 입력부는 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 입력 데이터에 대한 논리 평가를 수행하여 상기 다이나믹 노드의 논리 레벨을 결정한다. 상기 출력부는 출력 노드와 상기 다이나믹 노드 사이에 연결되고, 상기 클럭 신호와 상기 다이나믹 노드의 논리 레벨에 응답하여, 상기 논리 평가가 수행되는 동안 상기 출력 노드의 논리 레벨을 유지한다.
실시예에 있어서, 상기 입력부는 상기 클럭 신호의 제1 위상에서 상기 다이나믹 노드를 프리차지하는 프리차지 트랜지스터, 상기 복수의 입력 데이터 신호들을 수신하고, 상기 입력 데이터의 논리 레벨에 따라 상기 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크 및 상기 클럭 신호에 응답하여 상기 로직 네트워크를 활성화하거나 비활성화하는 풀 다운 트랜지스터를 포함할 수 있다. 상기 프리차 지 트랜지스터는 소스가 전원 전압에 연결되고, 드레인은 상기 다이나믹 노드에 연결되고, 게이트로는 상기 클럭 신호를 인가받는 피모스 트랜지스터이고, 상기 풀다운 트랜지스터는 소스는 접지 전압에 연결되고, 드레인은 상기 로직 네트워크에 연결되고 드레인은 상기 클럭 신호를 인가받는 엔모스 트랜지스터일 수 있다. 상기 로직 네트워크는 상기 다이나믹 노드와 상기 풀다운 트랜지스터 사이에 직렬 연결된 전류 통로와 상기 입력 데이터를 수신하는 제어단자를 구비하는 복수의 트랜지스터들을 포함할 수 있다. 또한 상기 로직 네트워크는 상기 다이나믹 노드와 상기 풀다운 트랜지스터 사이에 병렬 연결된 전류 통로와 상기 입력 데이터를 수신하는 제어단자를 구비하는 복수의 트랜지스터들을 포함할 수 있다.
실시예에 있어서, 상기 출력부는 상기 다이나믹 노드와 중간 노드에 연결되어 상기 클럭의 제1 위상에서 상기 다이나믹 노드와 상기 중간노드 사이의 경로를 차단하는 차단 트랜지스터 및 상기 클럭의 위상 천이시 상기 출력 노드의 논리 레벨값을 유지하는 출력 유지 회로를 포함할 수 있다. 상기 차단 트랜지스터는 제1 단자가 상기 다이나믹 노드에 연결되고, 제2 단자는 상기 중간 노드에 연결되고, 게이트로는 상기 클럭 신호를 인가받을 수 있다. 상기 출력 유지 회로는,
전원 전압에 연결되는 제1 단자, 상기 중간 노드에 연결되는 제2 단자 및 상기 출력 노드에 연결되는 게이트를 구비하는 제1 트랜지스터, 상기 전원 전압에 연결되는 제1 단자, 상기 출력 노드에 연결되는 제2 단자 및 상기 다이나믹 노드에 연결되는 게이트를 구비하는 제2 트랜지스터, 상기 출력 노드에 연결되는 제1 단자, 접지 전압에 연결되는 제2 단자 및 상기 중간노드에 연결되는 제3 트랜지스터 및 상기 전원 전압에 연결되는 제1 단자, 상기 출력 노드에 연결되는 제2 단자 및 상기 중간 노드에 연결되는 게이트를 구비하는 제4 트랜지스터를 포함할 수 있다.
본 발명의 다른 측면에 따른 도미노 로직 회로는 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하는 프리차지 트랜지스터, 상기 다이나믹 노드에 연결되고, 입력 데이터에 대한 논리 평가를 수행하여 상기 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크, 상기 클럭 신호를 인가받으며 상기 로직 네크워크와 접지 전압 사이에 연결되는 풀 다운 트랜지스터, 상기 클럭 신호를 인가받는 게이트와 상기 다이나믹 노드에 연결되는 제1 단자를 구비하는 차단 트랜지스터, 전원 전압에 연결되는 제1 단자, 상기 차단 트랜지스터의 제2 단자와 중간 노드에서 연결되는 제2 단자 및 출력 단자와 연결되는 게이트를 구비하는 제1 트랜지스터, 상기 전원 전압에 연결되는 제1 단자 및 상기 다이나믹 노드에 연결되는 게이트 및 상기 출력 단자에 연결되는 제2 단자를 구비하는 제2 트랜지스터, 상기 출력 단자에 연결되는 제1 단자, 상기 중간 노드에 연결되는 게이트 및 상기 접지 전압에 연결되는 제2 단자를 구비하는 제3 트랜지스터 및 상기 전원전압에 연결되는 제1 단자, 상기 출력 단자에 연결되는 제2 단자 및 상기 중간노드와 연결되는 게이트를 구비하는 제4 트랜지스터를 포함한다.
상기 출력 단자의 논리 레벨은 상기 입력 데이터에 대한 논리 평가가 수행되는 동안에 일정하게 유지될 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 파이프라인 도미노 로직 회로는 제1 로직 블록 및 제2 로직 블록을 포함한다. 상기 제1 로직 블록은 클럭 신호와 제1 입력 데이터에 응답하여 논리 평가를 수행하고, 상기 논리 평가가 수행되는 동안 논리 레벨이 유지되는 제1 출력 신호를 발생한다. 상기 제2 로직 블록은 상기 클럭 신호와 상기 제1 출력 신호가 포함되는 제2 입력 데이터에 응답하여 논리 평가를 수행하고, 상기 논리 평가가 수행되는 동안 논리 레벨이 유지되는 제2 출력 신호를 발생하는 제2 로직 블록을 포함한다.
실시예에 있어서, 상기 제1 로직 블록은 제1 입력부 및 제1 출력부를 포함한다. 상기 제1 입력부는 상기 클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 제1 입력 데이터에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정한다. 상기 제1 출력부는 제1 출력 노드와 상기 제1 다이나믹 노드 사이에 연결되고, 상기 클럭 신호와 상기 제1 다이나믹 노드의 논리 레벨에 응답하여 상기 제1 출력 신호를 발생할 수 있다. 상기 제1 입력부는 상기 클럭 신호의 제1 위상에서 상기 제1 다이나믹 노드를 프리차지하는 제1 프리차지 트랜지스터, 상기 제1 입력 데이터를 수신하고, 상기 제1 입력 데이터의 논리 값에 따라 상기 제1 다이나믹 노드의 논리 레벨을 결정하는 제1 로직 네트워크 및 상기 클럭 신호에 응답하여 상기 제1 로직 네트워크를 활성화하거나 비활성화하는 제1 풀다운 트랜지스터를 포함할 수 있다. 상기 제1 출력부는 상기 제1 다이나믹 노드와 상기 제1 중간노드에 연결되어 상기 클럭의 제1 위상에서 상기 제1 다이나믹 노드와 상기 제1 중간 노드 사이의 경로를 차단하는 제1 차단 트랜지스터 및 상기 클럭 신호의 위상 천이시 상기 제1 출력 신호의 논리 레벨을 유지하는 제1 출력 유지 회로를 포함할 수 있다.
실시예에 있어서, 상기 제2 로직 블록은 제2 입력부 및 제2 출력부를 포함할 수 있다. 상기 제2 입력부는 상기 클럭 신호의 제1 위상에서 상기 제2 다이나믹 노드를 프리차지하는 제2 프리차지 트랜지스터, 상기 제2 입력 데이터를 수신하고, 상기 제2 입력 데이터의 논리 값에 따라 상기 제2 다이나믹 노드의 논리 레벨을 결정하는 제2 로직 네트워크 및 상기 클럭 신호에 응답하여 상기 제2 로직 네트워크를 활성화하거나 비활성화하는 제2 풀다운 트랜지스터를 포함할 수 있다. 상기 제2 출력부는 상기 제2 다이나믹 노드와 상기 제2 중간노드에 연결되어 상기 클럭의 제1 위상에서 상기 제2 다이나믹 노드와 상기 제2 중간 노드 사이의 경로를 차단하는 제1 차단 트랜지스터 및 상기 클럭 신호의 위상 천이시 상기 제2 출력 신호의 논리 레벨을 유지하는 제2 출력 유지 회로를 포함할 수 있다.
본 발명의 다른 측면에 따른 파이프라인 도미노 로직 회로는 연결 순서에 따라 연속해서 동작하고 동일한 클럭 신호를 인가받는 복수의 로직 블록들을 포함한다. 상기 로직 블록 각각은 상기 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 이전 스테이지에 포함되는 제1 로직블록으로부터 제공되는 제1 출력 신호가 포함되는 입력 데이터에 대한 논리 평가를 수행하여 상기 다이나믹 노드의 논리 레벨을 결정하는 입력부 및 출력 노드와 상기 다이나믹 노드 사이에 연결되고, 상기 클럭 신호와 상기 다이나믹 노드의 논리 값에 응답하여 상기 논리 평가가 수행되는 동안 상기 출력 노드에서, 논리 레벨이 일정하게 유지되는 제2 출력 신호를 다음 스테이지에 포함되는 제2 로직 블록으로 제공하는 출력부를 포함한다.
본 발명의 실시예들에 따르면, 클럭 신호의 위상이 변하여도 출력 신호의 논리 레벨을 일정하게 유지하여 스위칭 전류를 감소시켜 소비 전류를 감소시키고, 회로의 면적을 감소시키고 도미노 로직의 오류를 줄일 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
각 도면에 제시된 동일한 참조부호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 도미노 로직 회로의 구성을 나타낸다.
도 1을 참조하면, 도미노 로직 회로(100)는 입력부(110) 및 출력부(150)를 포함한다. 상기 입력부(100)는 프리차지 트랜지스터(113), 로직 네트워크(120), 풀 다운 트랜지스터(115)를 포함한다. 출력부(150)는 차단 트랜지스터((153) 및 출력 유지 회로(160)를 포함한다. 출력 유지 회로(160)는 제1 내지 제4 트랜지스터(161, 163, 165, 167)를 포함한다.
프리차지 트랜지스터(113)는 전원전압(VDD)과 다이나믹 노드(D)사이에 연결되고, 게이트로는 클럭 신호(CLK)를 인가받는다. 로직 네트워크(120)는 프리차지 트랜지스터(113)와 풀 다운 트랜지스터(115) 사이의 제1 노드(N1)와 제2 노드(N2)에 연결된다. 상기 로직 네트워크(120)는 입력 데이터(IN)를 수신한다. 상기 입력 데이터(IN)는 복수일 수 있다. 풀-다운 트랜지스터(115)는 제2 노드(N2)와 접지 사이에 연결되고, 게이트로는 상기 클럭 신호(CLK)를 인가받는다. 상기 프리차지 트랜지스터(113)와 풀-다운 트랜지스터(115)는 엔모스 트랜지스터일 수 있다.
상기 차단 트랜지스터(153)는 제1 단자가 다이나믹 노드(D)에 연결되고, 제2 단자는 중간 노드(M)에 연결되고, 게이트로는 상기 클럭 신호(CLK)를 인가받는다. 상기 제1 트랜지스터(161)의 제1 단자는 전원전압(VDD)에 연결되고, 제2 단자는 상기 중간 노드(M)에 연결되고, 게이트는 출력 노드(O)에 연결된다. 제2 트랜지스터(163)의 제1 단자는 상기 전원전압(VDD)에 연결되고, 제2 단자는 출력 노드(O)에 연결되고, 게이트는 상기 다이나믹 노드(D)에 연결된다. 제3 트랜지스터(167)의 제 1 단자는 출력 노드(O)에 연결되고, 제2 단자는 접지에 연결되고 게이트는 중간 노드(M)에 연결된다. 제4 트랜지스터(169)의 제1 단자는 전원전압에 연결되고, 제2 단자는 출력노드(O)에 연결되고, 게이트는 상기 중간 노드(M)에 연결된다. 제1, 제2 및 제4 트랜지스터들(161, 163, 169)는 피모스 트랜지스터일 수 있고, 제3 트랜지스터(167)는 엔모스 트랜지스터일 수 있다.
도 2a 및 도 2b는 도 1의 로직 네트워크의 구성을 나타낸다.
도 2a 및 도 2b에서는 도 1의 입력 데이터(IN)가 제1 내지 제3 입력 데이터들(IN1, IN2, IN3)을 포함하는 경우를 나타낸다.
도 2a를 참조하면, 도 1의 로직 네트워크(120)는 제1 노드(N1)와 제2 노드(N2)사이에 직렬로 연결된 트랜지스터들(131, 133, 135)을 포함할 수 있다. 트랜지스터들(131, 133, 135)의 게이트에는 각각 제1 내지 제3 입력 데이터들(IN1, IN2, IN3)이 인가된다. 도 2a와 같은 구성으로 AND 로직이나 NAND 로직을 구현할 수 있다.
도 2b를 참조하면, 도 1의 로직 네트워크(120)는 제1 노드(N1)와 제2 노드(N2)사이에 병렬로 연결된 트랜지스터들(141, 143, 145)을 포함할 수 있다. 트랜지스터들(141, 143, 145)의 게이트에는 각각 제1 내지 제3 입력 데이터들(IN1, IN2, IN3)이 인가된다. 도 2a와 같은 구성으로 OR 로직이나 NOR 로직을 구현할 수 있다. 도 1의 로직 네트워크(120)로 구현할 수 있는 로직은 도 2a와 도 2b의 실시예에 한정되는 것은 아니고 포함되는 트랜지스터들의 구성에 따라 다른 로직도 얼마든지 구현할 수 있다.
도 3은 도 1의 도미노 로직 회로의 동작을 나타내는 타이밍도이다.
도 3에는 클럭 신호(CLK), 입력 데이터(IN), 다이나믹 노드(D), 중간 노드(M), 및 출력 노드(O)의 논리 레벨이 나타나 있다. 출력 신호(OUT)의 논리 레벨은 출력 노드(O)의 논리 레벨과 동일하다.
이하 도 1 내지 도 3을 참조하여 도미노 로직 회로(100)의 동작에 대하여 상세히 설명한다. 도 3에서 입력 신호(IN)는 일정 시간 동안 하이 레벨을 유지하는 것으로 가정한다.
클럭 신호(CLK)의 제1 위상(P1, 즉 로우 레벨)에서 프리차지 트랜지스터(113)는 턴 온 되고, 다이나믹 노드(D)가 전원전압(VDD) 레벨로 프리차지 된다. 이 때, 풀-다운 트랜지스터(115)는 턴 오프 상태이므로 입력 데이터(IN)가 입력되는 로직 네트워크(120)에서는 전류 경로가 차단된다. 이 때, 차단 트랜지스터(153)도 턴 오프 상태이므로 다이나믹 노드(D)에서 중간 노드(M)로의 전류 경로가 차단된다. 따라서 중간 노드(M)는 클럭 신호(CLK)의 제1 위상(P1)에서 이전의 논리 레벨을 유지하게 된다.
클럭 신호(CLK)가 제1 위상(P1)에서 제2 위상(P2, 즉 하이 레벨)으로 천이하게 되면, 프리차지 트랜지스터(113)는 턴 오프되고, 로직 네트워크(120)에서는 제1 노드(N1)으로부터 제2 노드(N2)로 전류 경로가 형성되고, 풀-다운 트랜지스터(115)는 턴 온되어, 상기 다이나믹 노드(D)의 논리 레벨은 로우 레벨로 천이한다. 이 때, 클럭 신호(CLK)의 제2 위상(P2)에서 상기 차단 트랜지스터(153)도 턴 온 되므로, 상기 중간 노드(M)의 논리 레벨은 상기 다이나믹 노드(D)의 논리 레벨과 같이 로우 레벨이 된다. 상기 중간 노드(M)가 로우 레벨이 되면, 제4 트랜지스터(169)가 턴 온 되어 출력노드(O)는 하이 레벨이 된다.
클럭 신호(CLK)가 다시 제2 위상(P2)에서 제1 위상(P1)으로 천이하게 되면, 프리차지 트랜지스터(113)는 턴 온 되어 다이나믹 노드(D)는 다시 하이 레벨(VDD 레벨)이 되고, 이 때 차단 트랜지스터(153)는 턴 오프 되므로 상기 중간 노드(M)는 여전히 로우 레벨을 유지하게 된다. 중간 노드(M)가 로우 레벨을 유지하고 있으므로, 상기 제4 트랜지스터(169)가 턴 온 상태를 유지하여 출력 노드(O)는 계속 하이 레벨을 유지하게 된다. 즉 클럭 신호(CLK)가 제 2위상(P2)에서 제1 위상(P1)으로 천이하여도 출력 노드(O)는 클럭 신호(CLK)에 토글(toggle)에 영향을 받지 않고 논리 레벨을 그대로 유지할 수 있다. 출력 노드(O)의 논리 레벨은 입력 신호(IN)의 논리 레벨이 일정하게 유지되는 동안 일정하게 유지된다.
입력 신호(IN)의 논리 레벨이 하이 레벨에서 로우 레벨로 천이하면, 로직 네트워크(120)에서는 제1 노드(N1)에서 제2 노드(N2)로 향하는 전류 경로가 형성되지 않는다. 이 때, 클럭 신호(CLK)의 제1 위상(P1)에서 다이나믹 노드(D)가 하이 레벨이 되고, 다시 클럭 신호(CLK)가 제2 위상(P2)으로 천이하면, 차단 트랜지스터(153)가 턴 온 되어 중간 노드(M)는 하이 레벨이 되고, 이에 의하여 제3 트랜지스터(167)가 턴 온 되고, 제4 트랜지스터(169)는 턴 오프된다. 제3 트랜지스터(167)가 턴 온 되면, 제3 트랜지스터(167)의 풀-다운 작용에 의하여 출력 노드(O)는 로우 레벨이 된다. 출력 노드(O)가 로우 레벨이 되면, 제1 트랜지스터(161)는 턴 온 되어, 상기 중간 노드(M)는 하이 레벨을 유지하게 된다. 따라서 출력 노드(O)는 로우 레벨을 유지하게 된다.
즉, 입력부(110)는 클럭 신호(CLK)의 제1 위상(P1)에서 다이나믹 노드(D)를 하이 레벨로 프리차지하고, 클럭 신호(CLK)의 제2 위상(P2)에서 입력 데이터(IN)에 대한 논리 평가를 수행하여 다이나믹 노드(D)의 논리 레벨을 결정한다. 출력부(150)는 클럭 신호(CLK)와 다이나믹 노드(D)의 논리 레벨에 따라 입력 데이터(D)에 대한 논리 평가가 수행되는 동안(입력 데이터가 하이 레벨인 동안) 클럭 신호(CLK)의 위상이 변하여도 출력노드(O)의 논리 레벨을 일정하게 유지한다. 또한 풀-다운 트랜지스터(115)는 클럭 신호(CLK)의 위상에 따라 로직 네트워크(120)에서 형성되는 전류 경로를 도통하거나 차단하게 된다. 즉 풀-다운 트랜지스터(115)는 클럭 신호(CLK)에 응답하여 상기 로직 네트워크(120)를 활성화하거나 비활성화한다.
본 발명의 실시예에 따른 도미노 로직 회로(100)는 클럭 신호(CLK)의 위상이 변하여도 출력 노드(O)에서 제공되는 출력 신호(OUT)의 논리 레벨을 입력 데이터(IN)에 대한 논리 평가가 수행되는 동안(입력 데이터(IN)가 하이 레벨을 유지하는 동안) 일정하게 유지할 수 있다. 따라서 출력 신호의 스위칭으로 인한 소비 전류의 증가를 방지할 수 있고, 도미노 로직의 오작동을 방지할 수 있다.
도 4는 본 발명의 일 실시예에 따른 파이프라인 도미노 로직 회로의 구성을 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 도미노 로직 회로(200)는 제1 로직 블록(300)과 제2 로직 블록(400)을 포함한다.
제1 로직 블록(300)은 클럭 신호(CLK)와 제1 입력 데이터(A, B, C)에 응답하여 논리 평가를 수행하고, 논리 평가가 수행되는 동안 논리 레벨이 유지되는 제1 출력 신호(OUT1)를 발생한다. 제2 로직 블록(400)은 제1 출력 신호(OUT1)가 포함되는 제2 입력 데이터(OUT1, X, Y)에 응답하여 논리 평가를 수행하고, 논리 평가가 수행되는 동안 논리 레벨이 유지되는 제2 출력 신호(OUT2)를 발생한다.
제1 로직 블록(300)은 제1 입력부(310), 제1 출력부(360)를 포함한다. 제1 입력부(310)는 제1 프리차지 트랜지스터(313), 제1 로직 네트워크(320) 및 제1 풀-다운 트랜지스터(315)를 포함한다. 제1 로직 네트워크(320)는 제1 프리차지 트랜지스터(313)와 제1 풀-다운 트랜지스터(315) 사이에 직렬 연결된 제1 내지 제3 트랜지스터들(321, 323, 325)을 포함한다. 제1 내지 제3 트랜지스터들(321, 323, 325)의 게이트에는 각각 입력 데이터(A, B, C)가 인가된다. 제1 입력부(310)는 클럭 신호(CLK)의 제1 위상(로우 레벨)에서 제1 다이나믹 노드(D1)를 프리차지하고, 클럭 신호(CLK)의 제2 위상(하이 레벨)에서 제1 입력 데이터A, B, C)에 대한 논리 평가를 수행하여 제1 다이나믹 노드(D1)의 논리 레벨을 결정한다. 제1 풀-다운 트랜지스터(315)는 클럭 신호의 위상에 따라서 제1 로직 네트워크(320)를 활성화하거나 비활성화한다.
제1 출력부(350)는 제1 차단 트랜지스터(353), 제1 출력 유지 회로(360)를 포함한다. 제1 출력 유지 회로(360)는 제1 내지 제4 트랜지스터들(361, 363, 365, 367)을 포함한다. 제1 차단 트랜지스터(353)는 제1 다이나믹 노드(D1)와 제1 중간 노드(M1)사이에 연결된다. 제1 출력부(350)는 클럭 신호(CLK)와 제1 다이나믹 노 드(M1) 사이에 연결되고, 클럭 신호(CLK)와 제1 다이나믹 노드(D1)의 논리 레벨에 응답하여 제1 출력노드에서 제1 출력 신호(OUT1)를 발생한다.
제1 로직 블록(400)은 제2 입력부(410), 제4 출력부(460)를 포함한다. 제2 입력부(410)는 제2 프리차지 트랜지스터(413), 제2 로직 네트워크(420) 및 제2 풀-다운 트랜지스터(415)를 포함한다. 제2 로직 네트워크(420)는 제2 프리차지 트랜지스터(413)와 제2 풀-다운 트랜지스터(415) 사이에 직렬 연결된 제1 내지 제3 트랜지스터들(421, 423, 425)을 포함한다. 제1 내지 제3 트랜지스터들(421, 423, 425)의 게이트에는 각각 입력 데이터(OUT1, X, Y)가 인가된다. 제2 입력부(410)는 클럭 신호(CLK)의 제1 위상(로우 레벨)에서 제2 다이나믹 노드(D2)를 프리차지하고, 클럭 신호(CLK)의 제2 위상(하이 레벨)에서 제2 입력 데이터(OUT1, X, Y)에 대한 논리 평가를 수행하여 제2 다이나믹 노드(D2)의 논리 레벨을 결정한다. 제2 풀-다운 트랜지스터(415)는 클럭 신호의 위상에 따라서 제2 로직 네트워크(420)를 활성화하거나 비활성화한다.
제2 출력부(450)는 제2 차단 트랜지스터(453), 제2 출력 유지 회로(460)를 포함한다. 제2 출력 유지 회로(460)는 제1 내지 제4 트랜지스터들(461, 463, 465, 467)을 포함한다. 제2 차단 트랜지스터(453)는 제2 다이나믹 노드(D2)와 제2 중간 노드(M2)사이에 연결된다. 제2 출력부(450)는 제2 출력 노드(O2))와 제2 다이나믹 노드(D2) 사이에 연결되고, 클럭 신호(CLK)와 제2 다이나믹 노드(D2)의 논리 레벨에 응답하여 제2 출력노드(O2)에서 제2 출력 신호(OUT1)를 발생한다. 도 4에서 제1 로직 네트워크(320)와 제2 로직 네트워크(420)는 도 2a의 AND 또는 NAND 로직을 구 현하는 것으로 도시되었지만, 도 2b의 OR 로직을 구현할 수도 있고 다른 로직을 구현할 수도 있다.
도 4의 파이프라인 도미노 로직 회로(200)는 도 1의 도미노 로직 회로(100)가 직렬로 연결된 것이다. 따라서 파이프라인 도미노 로직 회로(200)의 동작은 1의 도미노 로직 회로(100)의 동작과 유사하므로 이에 대한 상세한 설명은 생략한다.
도 4의 파이프라인 도미노 로직 회로(200)는 제2 로직 블록(400)에 입력되는 제2 입력 데이터에 제1 로직 블록(300)에서 제공되는 제1 출력 신호(OUT1)가 포함된다는 점이다. 즉 제2 입력 데이터에 제1 출력 신호(OUT1)가 포함되므로, 클럭 신호(CLK)의 위상이 천이하여도 제1 출력 신호(OUT1)의 논리 레벨이 일정하게 유지되므로 제2 입력 데이터에 대한 논리 평가를 안정적으로 수행할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 파이프라인 도미노 로직 회로의 구성을 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 파이프라인 도미노 로직 회로(500)는 연결 순서에 따라서 연속해서 동작하고 동일한 클럭 신호를 인가받는 복수의 로직 블록들(LB1, LB2,..., LBN)을 포함한다.
상기 복수의 로직 블록들(LB1, LB2,..., LBN)에는 각각 도 1의 도미노 로직 회로(100)가 포함될 수 있다.
이하 로직 블록(LB2)에 도 1의 도미노 로직 회로(100)가 포함되었다고 가정하고 도 1과 도 5를 참조하여 설명한다.
각각의 로직 블록(LB2)은 클럭 신호(CLK)의 제1 위상(즉 로우 레벨)에서 다 이나믹 노드(D)를 프리차지하고, 클럭 신호의 제2 위상(즉 로우 레벨)에서 이전 스테이지에 포함되는 제1 로직 블록(LB1)으로부터 제공되는 제1 출력 신호(OUT1)가 포함되는 입력 데이터에 대한 논리 평가를 수행하여 다이나믹 노드(D)의 논리 레벨을 결정하는 입력부(110)와 출력 노드(O)와 다이나믹 노드(D) 사이에 연결되고, 클럭 신호(CLK)와 다이나믹 노드(D)의 논리 값에 응답하여 논리 평가가 수행되는 동안(입력 데이터의 논리 레벨이 하이 레벨로 유지되는 동안), 출력 노드(O)에서 논리 레벨이 일정하게 유지되는 제2 출력 신호(OUT2)를 다음 스테이지에 포함되는 제2 로직 블록(LB3)로 제공하는 출력부(150)를 포함한다.
도 4의 제1 로직 블록(300)은 도 5의 첫 번째 로직 블록(LB1)에 해당할 수 있고, 도 4의 로직 블록(400)은 도 5의 나머지 로직 블록들(LB2,... , LBN)에 해당할 수 있다. 즉 이전 로직 블록으로부터의 출력이 다음 로직 블록의 입력 데이터에 포함되므로 클럭 신호(CLK)의 위상이 천이하여도 일정한 논리 레벨이 유지되는 출력 신호들이 각 로직 블록으로부터 제공될 수 있다.
도 6은 도 1의 도미노 로직 회로의 지연 속도를 나타내는 시뮬레이션도이다.
도 6은 도 1의 도미노 로직 회로(100)와 기존의 키퍼 트랜지스터를 채용하는 도미노 로직 및 LSDL 방식의 도미노 로직 회로에 대하여 트랜지스터 사이즈를 동일하게 하고, 출력 노드에 로드 커패시터를 연결하고, 커패시터의 커패시턴스 값을 변화시키면서 측정한 시뮬레이션 결과이다. 도 6에서 참조번호(610)는 키퍼 트랜지스터를 채용하는 도미노 로직을 나타내고, 참조번호(620)는 LSDL 방식의 도미노 로직 회로를 나타내고, 참조번호(630)는 도 1의 도미노 로직 회로(100)를 나타낸다.
도 6에 도시된 바와 같이 지연 속도에서 도 1의 도미노 로직이 키퍼 트랜지스터를 채용하는 도미노 로직에 비하여 약 3% 향상된 결과를 나타내었고, LSDL 방식의 도미노 로직 회로에 비하여 약 10% 향상된 결과를 나타내었다.
도 7은 도 1의 도미노 로직 회로의 소비 전류를 나타내는 시뮬레이션도이다. 도 7은 도 6과 동일한 조건에서 측정한 시뮬레이셔 결과이다. 도 7에서 참조번호(710)는 키퍼 트랜지스터를 채용하는 도미노 로직을 나타내고, 참조번호(720)는 LSDL 방식의 도미노 로직 회로를 나타내고, 참조번호(730)는 도 1의 도미노 로직 회로(100)를 나타낸다.
도 7에 도시된 바와 같이 소비 전류에서 도 1의 도미노 로직 회로(100)가 키퍼 트랜지스터를 채용하는 도미노 로직에 비하여 약 65% 향상된 결과를 나타내었고, LSDL 방식의 도미노 로직 회로에 비하여 약 31% 향상된 결과를 나타내었다.
본 발명에 따르면, 클럭 신호의 위상이 변하여도 출력 신호의 논리 레벨을 일정하게 유지하여 스위칭 전류를 감소시켜 소비 전류를 감소시키고, 회로의 면적을 감소시키고 도미노 로직의 오류를 줄여 고속 저전력 동작이 필요한 고성능의 디지털 회로에 적용할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 도미노 로직 회로의 구성을 나타낸다.
도 2a 및 도 2b는 도 1의 로직 네트워크의 구성을 나타낸다.
도 3은 도 1의 도미노 로직 회로의 동작을 나타내는 타이밍도이다.
도 4는 본 발명의 일 실시예에 따른 파이프라인 도미노 로직 회로의 구성을 나타내는 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 파이프라인 도미노 로직 회로의 구성을 나타내는 블록도이다.
도 6은 도 1의 도미노 로직 회로의 지연 속도를 나타내는 시뮬레이션도이다.
도 7은 도 1의 도미노 로직 회로의 소비 전류를 나타내는 시뮬레이션도이다.

Claims (20)

  1. 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 입력 데이터에 대한 논리 평가를 수행하여 상기 다이나믹 노드의 논리 레벨을 결정하는 입력부; 및
    출력 노드와 상기 다이나믹 노드 사이에 연결되고, 상기 클럭 신호와 상기 다이나믹 노드의 논리 레벨에 응답하여, 상기 논리 평가가 수행되는 동안 상기 출력 노드의 논리 레벨을 유지하는 출력부를 포함하는 도미노 로직 회로.
  2. 제1항에 있어서, 상기 입력부는,
    상기 클럭 신호의 제1 위상에서 상기 다이나믹 노드를 프리차지하는 프리차지 트랜지스터;
    상기 복수의 입력 데이터 신호들을 수신하고, 상기 입력 데이터의 논리 레벨에 따라 상기 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크; 및
    상기 클럭 신호에 응답하여 상기 로직 네트워크를 활성화하거나 비활성화하는 풀 다운 트랜지스터를 포함하는 것을 특징으로 하는 도미노 로직 회로.
  3. 제2항에 있어서,
    상기 프리차지 트랜지스터는
    소스가 전원 전압에 연결되고, 드레인은 상기 다이나믹 노드에 연결되고, 게 이트로는 상기 클럭 신호를 인가받는 피모스 트랜지스터이고,
    상기 풀다운 트랜지스터는 소스는 접지 전압에 연결되고, 드레인은 상기 로직 네트워크에 연결되고 드레인은 상기 클럭 신호를 인가받는 엔모스 트랜지스터인 것을 특징으로 하는 도미노 로직 회로.
  4. 제3항에 있어서, 상기 로직 네트워크는,
    상기 다이나믹 노드와 상기 풀다운 트랜지스터 사이에 직렬 연결된 전류 통로와 상기 입력 데이터를 수신하는 제어단자를 구비하는 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 도미노 로직 회로.
  5. 제3항에 있어서, 상기 로직 네트워크는,
    상기 다이나믹 노드와 상기 풀다운 트랜지스터 사이에 병렬 연결된 전류 통로와 상기 입력 데이터를 수신하는 제어단자를 구비하는 복수의 트랜지스터들을 포함하는 것을 특징으로 하는 도미노 로직 회로.
  6. 제1항에 있어서, 상기 출력부는,
    상기 다이나믹 노드와 중간 노드에 연결되어 상기 클럭의 제1 위상에서 상기 다이나믹 노드와 상기 중간노드 사이의 경로를 차단하는 차단 트랜지스터; 및
    상기 클럭의 위상 천이시 상기 출력 노드의 논리 레벨값을 유지하는 출력 유지 회로를 포함하는 것을 특징으로 하는 도미노 로직 회로.
  7. 제6항에 있어서, 상기 차단 트랜지스터는 제1 단자가 상기 다이나믹 노드에 연결되고, 제2 단자는 상기 중간 노드에 연결되고, 게이트로는 상기 클럭 신호를 인가받는 것을 특징으로 하는 도미노 로직 회로.
  8. 제7항에 있어서, 상기 출력 유지 회로는,
    전원 전압에 연결되는 제1 단자, 상기 중간 노드에 연결되는 제2 단자 및 상기 출력 노드에 연결되는 게이트를 구비하는 제1 트랜지스터;
    상기 전원 전압에 연결되는 제1 단자, 상기 출력 노드에 연결되는 제2 단자 및 상기 다이나믹 노드에 연결되는 게이트를 구비하는 제2 트랜지스터;
    상기 출력 노드에 연결되는 제1 단자, 접지 전압에 연결되는 제2 단자 및 상기 중간노드에 연결되는 제3 트랜지스터; 및
    상기 전원 전압에 연결되는 제1 단자, 상기 출력 노드에 연결되는 제2 단자 및 상기 중간 노드에 연결되는 게이트를 구비하는 제4 트랜지스터를 포함하는 것을 특징으로 하는 도미노 로직 회로.
  9. 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하는 프리차지 트랜지스터;
    상기 다이나믹 노드에 연결되고, 입력 데이터에 대한 논리 평가를 수행하여 상기 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크;
    상기 클럭 신호를 인가받으며 상기 로직 네크워크와 접지 전압 사이에 연결되는 풀 다운 트랜지스터;
    상기 클럭 신호를 인가받는 게이트와 상기 다이나믹 노드에 연결되는 제1 단자를 구비하는 차단 트랜지스터;
    전원 전압에 연결되는 제1 단자, 상기 차단 트랜지스터의 제2 단자와 중간 노드에서 연결되는 제2 단자 및 출력 단자와 연결되는 게이트를 구비하는 제1 트랜지스터;
    상기 전원 전압에 연결되는 제1 단자 및 상기 다이나믹 노드에 연결되는 게이트 및 상기 출력 단자에 연결되는 제2 단자를 구비하는 제2 트랜지스터;
    상기 출력 단자에 연결되는 제1 단자, 상기 중간 노드에 연결되는 게이트 및 상기 접지 전압에 연결되는 제2 단자를 구비하는 제3 트랜지스터; 및
    상기 전원전압에 연결되는 제1 단자, 상기 출력 단자에 연결되는 제2 단자 및 상기 중간노드와 연결되는 게이트를 구비하는 제4 트랜지스터를 포함하는 도미노 로직 회로.
  10. 제9항에 있어서, 상기 출력 단자의 논리 레벨은 상기 입력 데이터에 대한 논리 평가가 수행되는 동안에 일정하게 유지되는 것을 특징으로 하는 도미노 로직 회로.
  11. 클럭 신호와 제1 입력 데이터에 응답하여 논리 평가를 수행하고, 상기 논리 평가가 수행되는 동안 논리 레벨이 유지되는 제1 출력 신호를 발생하는 제1 로직 블록; 및
    상기 클럭 신호와 상기 제1 출력 신호가 포함되는 제2 입력 데이터에 응답하여 논리 평가를 수행하고, 상기 논리 평가가 수행되는 동안 논리 레벨이 유지되는 제2 출력 신호를 발생하는 제2 로직 블록을 포함하는 파이프라인 도미노 로직 회로.
  12. 제11항에 있어서, 상기 제1 로직 블록은,
    상기 클럭 신호의 제1 위상에서 제1 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 제1 입력 데이터에 대한 논리 평가를 수행하여 상기 제1 다이나믹 노드의 논리 레벨을 결정하는 제1 입력부; 및
    제1 출력 노드와 상기 제1 다이나믹 노드 사이에 연결되고, 상기 클럭 신호와 상기 제1 다이나믹 노드의 논리 레벨에 응답하여 상기 제1 출력 신호를 발생하는 제1 출력부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  13. 제12항에 있어서, 상기 제2 로직 블록은,
    상기 클럭 신호의 제1 위상에서 제2 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 상기 제2 입력 데이터에 대한 논리 평가를 수행하여 상기 제2 다이나믹 노드의 논리 레벨을 결정하는 제2 입력부; 및
    제2 출력 노드와 상기 제2 다이나믹 노드 사이에 연결되고, 상기 클럭 신호 와 상기 제2 다이나믹 노드의 논리 레벨에 응답하여 상기 제2 출력 신호를 발생하는 제2 출력부를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  14. 제13항에 있어서,
    상기 제1 입력부는,
    상기 클럭 신호의 제1 위상에서 상기 제1 다이나믹 노드를 프리차지하는 제1 프리차지 트랜지스터;
    상기 제1 입력 데이터를 수신하고, 상기 제1 입력 데이터의 논리 값에 따라 상기 제1 다이나믹 노드의 논리 레벨을 결정하는 제1 로직 네트워크; 및
    상기 클럭 신호에 응답하여 상기 제1 로직 네트워크를 활성화하거나 비활성화하는 제1 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  15. 제14항에 있어서,
    상기 제1 출력부는,
    상기 제1 다이나믹 노드와 상기 제1 중간노드에 연결되어 상기 클럭의 제1 위상에서 상기 제1 다이나믹 노드와 상기 제1 중간 노드 사이의 경로를 차단하는 제1 차단 트랜지스터; 및
    상기 클럭 신호의 위상 천이시 상기 제1 출력 신호의 논리 레벨을 유지하는 제1 출력 유지 회로를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  16. 제14항에 있어서,
    상기 제2 입력부는,
    상기 클럭 신호의 제1 위상에서 상기 제2 다이나믹 노드를 프리차지하는 제2 프리차지 트랜지스터;
    상기 제2 입력 데이터를 수신하고, 상기 제2 입력 데이터의 논리 값에 따라 상기 제2 다이나믹 노드의 논리 레벨을 결정하는 제2 로직 네트워크; 및
    상기 클럭 신호에 응답하여 상기 제2 로직 네트워크를 활성화하거나 비활성화하는 제2 풀다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  17. 제16항에 있어서,
    상기 제2 출력부는,
    상기 제2 다이나믹 노드와 상기 제2 중간노드에 연결되어 상기 클럭의 제1 위상에서 상기 제2 다이나믹 노드와 상기 제2 중간 노드 사이의 경로를 차단하는 제1 차단 트랜지스터; 및
    상기 클럭 신호의 위상 천이시 상기 제2 출력 신호의 논리 레벨을 유지하는 제2 출력 유지 회로를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  18. 연결 순서에 따라 연속해서 동작하고 동일한 클럭 신호를 인가받는 복수의 로직 블록들을 포함하는 파이프라인 도미노 로직 회로에 있어서,
    각각의 로직 블록은,
    상기 클럭 신호의 제1 위상에서 다이나믹 노드를 프리차지하고, 상기 클럭 신호의 제2 위상에서 이전 스테이지에 포함되는 제1 로직블록으로부터 제공되는 제1 출력 신호가 포함되는 입력 데이터에 대한 논리 평가를 수행하여 상기 다이나믹 노드의 논리 레벨을 결정하는 입력부; 및
    출력 노드와 상기 다이나믹 노드 사이에 연결되고, 상기 클럭 신호와 상기 다이나믹 노드의 논리 값에 응답하여 상기 논리 평가가 수행되는 동안 상기 출력 노드에서, 논리 레벨이 일정하게 유지되는 제2 출력 신호를 다음 스테이지에 포함되는 제2 로직 블록으로 제공하는 출력부를 포함하는 파이프라인 도미노 로직 회로.
  19. 제18항에 있어서, 상기 입력부는,
    상기 클럭 신호의 제1 위상에서 상기 다이나믹 노드를 프리차지하는 프리차지 트랜지스터;
    상기 입력 데이터를 수신하고, 상기 입력 데이터의 논리 값에 따라 상기 다이나믹 노드의 논리 레벨을 결정하는 로직 네트워크; 및
    상기 클럭 신호에 응답하여 상기 로직 네트워크를 활성화하거나 비활성화하는 풀 다운 트랜지스터를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
  20. 제19항에 있어서, 상기 출력부는,
    상기 다이나믹 노드와 중간 노드에 연결되어 상기 클럭의 제1 위상에서 상기 다이나믹 노드와 상기 중간노드 사이의 경로를 차단하는 차단 트랜지스터; 및
    상기 클럭의 위상 천이시 상기 출력 노드에서 제공되는 상기 제2 출력 신호의 논리 레벨을 유지하는 출력 유지 회로를 포함하는 것을 특징으로 하는 파이프라인 도미노 로직 회로.
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