KR101911060B1 - 푸터가 없는 ｎｐ 도미노 로직 회로와 이를 포함하는 장치들 - Google Patents
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Abstract
도미노 로직 회로는 클락 신호에 응답하여 제1다이나믹 노드를 프리차지하는 프리차지 회로와, 제1데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크와, 상기 클락 신호를 수신하는 인버터와, 상기 인버터의 출력 신호에 응답하여 제2다이나믹 노드를 디스차지하는 디스차지 회로와, 적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 출력 신호에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크를 포함한다.
Description
본 발명의 개념에 따른 실시 예는 도미노 로직 회로(domino logic circuit)에 관한 것으로, 특히 데이터를 정확히 처리하면서 처리 속도를 높일 수 있는 푸터가 없는 NP 도미노 로직 회로와 이를 포함하는 장치들에 관한 것이다.
도미노 로직 회로는, 낮은 레이턴시(low latency)가 중요한 디자인 요소 (disign factor)인, 프로세서의 크리티컬 경로(critical path)와 다른 디지털 로직에 사용된다.
또한, 도미노 로직 회로는 빠른 속도로 데이터를 처리하는 기능 블록 (function block)의 크기와 전력 소모를 줄이기 위해 일반적으로 사용된다.
도미노 로직 회로를 포함하는 프로세서의 동작 속도가 증가함에 따라, 상기 프로세서의 전력 소모도 증가한다. 따라서, 전력 소모를 줄이면서 더 빠른 동작 속도를 요구하는 프로세서에 대한 요구가 증가하고 있다. 이에 따라 새로운 구조를 갖는 도미노 로직 회로에 대한 요구도 증가하고 있다.
본 발명이 이루고자 하는 기술적인 과제는 전력 소모를 줄이면서 동작 속도를 증가시킬 수 있는 도미노 로직 회로, 이를 포함하는 장치들, 및 상기 도미노 로직 회로의 동작 방법을 제공하는 것이다.
본 발명의 실시 예에 따른 도미노 로직 회로는 제1인버터로부터 출력된 클락 신호에 응답하여 제1다이나믹 노드를 프리차지하는 프리차지 회로와, 제1데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크와, 상기 제1인버터로부터 출력된 상기 클락 신호를 수신하는 제2인버터와, 상기 제2인버터의 출력 신호에 응답하여 제2다이나믹 노드를 디스차지하는 디스차지 회로와 적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 출력 신호에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크를 포함한다.
상기 제1로직 네트워크와 상기 제2로직 네트워크 중의 적어도 하나는 NAND 게이트, NOR 게이트, 상기 제1로직 네트워크와 상기 제2로직 네트워크 중의 적어도 하나는 AOI(AND-OR-Invert) 게이트 또는 OAI(OR-AND-Invert) 게이트로 구현될 수 있다.
상기 프리차지 회로는 전원 노드와 상기 제1다이나믹 노드 사이에 접속되고 상기 클락 신호를 수신하는 게이트를 갖는 제1PMOS 트랜지스터를 포함한다. 상기 제1로직 네트워크는 상기 제1다이나믹 노드와 접지 사이에 직렬로 접속된 제1NMOS 트랜지스터들을 포함하고, 상기 제1NMOS 트랜지스터들 각각은 상기 제1데이터 신호들 각각을 수신하는 게이트를 포함한다.
상기 제2로직 네트워크는 상기 전원 노드와 상기 제2다이나믹 노드 사이에 직렬로 접속된 제2PMOS 트랜지스터들을 포함하고, 상기 제2PMOS 트랜지스터들 각각은 상기 적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 상기 출력 신호를 수신하는 게이트를 포함한다. 상기 디스차지 회로는 상기 제2다이나믹 노드와 상기 접지 사이에 접속되고 상기 제2인버터의 출력 신호를 수신하는 게이트를 갖는 제2NMOS 트랜지스터를 포함한다.
상기 제1PMOS 트랜지스터의 문턱 전압은 상기 제2PMOS 트랜지스터들 각각의 문턱 전압보다 낮고, 상기 제2NMOS 트랜지스터의 문턱 전압은 상기 제1NMOS 트랜지스터들 각각의 문턱 전압보다 낮다.
본 발명의 일 실시 예에 따른 파이프라인드 도미노 로직 회로는 래치와 플립 플롭 사이에 직렬로 접속된 도미노 로직 스테이지들과 직렬로 접속된 인버터들을 포함하는 인버터 체인을 포함한다.
이벨류에이션 단계에서, 상기 도미노 로직 스테이지들 중의 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 이벨류에이션 트랜지스터를 통하여 상기 다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 상기 래치의 출력 신호와 적어도 하나의 입력 데이터 신호에 따라 결정된다.
상기 이벨류에이션 단계에서, 상기 도미노 로직 스테이지들 중의 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 각각의 다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 현재 도미노 로직 스테이지의 적어도 하나의 데이터 신호와 이전 도미노 로직 스테이지의 다이나믹 노드의 출력 신호에 따라 차례로(one-at-a-time) 결정된다.
상기 현재 도미노 로직 스테이지가 N-도미노 로직 스테이지일 때 상기 전원 노드는 상기 접지에 접속된 제2노드이고, 상기 현재 도미노 로직 스테이지가 P-도미노 로직 스테이지일 때 상기 전원 노드는 전원 전압을 수신하는 제1노드이다.
상기 파이프라인드 도미노 로직 회로는 직렬로 접속된 인버터들을 포함하는 인버터 체인을 더 포함한다.
프리차지 단계에서, 상기 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 상기 인버터 체인으로 공급되는 클락 신호에 응답하여 프리차지된다.
상기 프리차지 단계에서, 상기 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 인버터들 각각으로부터 차례로 출력되는 출력 신호에 응답하여 차례로 프리차지된다.
상기 도미노 로직 스테이지들 중에서 적어도 두 개의 도미노 로직 스테이지들 각각으로 공급되는 클락 신호들 각각의 에지는 서로 동기될 수 있다.
본 발명의 다른 실시 예에 따른 파이프라인드 도미노 로직 회로는 N-도미노 로직 스테이지와 P-도미노 로직 스테이지가 번갈아 직렬로 접속된 도미노 로직 스테이지들과, 클락 신호에 응답하여 상기 클락 신호에 연관된 도미노 클락 신호들을 생성하는 도미노 클락 신호 생성 회로를 포함한다.
프리차지 단계에서, 상기 도미노 로직 스테이지들 각각의 다이나믹 노드는 상기 도미노 클락 신호들 각각에 응답하여 차례로(one-at-a-time) 프리차지되고, 상기 도미노 클락 신호들 각각은 일정한 지연과 서로 반대 위상을 갖는다.
상기 도미노 로직 스테이지들 중의 제1 N-도미노 로직 스테이지는 상기 도미노 클락 신호들 중의 제1도미노 클락 신호에 응답하여 상기 제1 N-도미노 로직 스테이지의 제1다이나믹 노드를 프리차지하는 프리차지 회로와, 제1데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크를 포함한다.
상기 제1 N-도미노 로직 스테이지에 접속된 제1 P-도미노 로직 스테이지는 상기 제1도미노 클락 신호의 위상과 반대되는 위상을 갖는 제2도미노 클락 신호에 응답하여 상기 제1 P-도미노 로직 스테이지의 제2다이나믹 노드를 디스차지하는 디스차지 회로와, 적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 출력 신호에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크를 포함한다.
상기 도미노 클락 신호 생성 회로는 상기 클락 신호에 응답하여 상기 도미노 클락 신호들 중에서 서로 동기된 에지를 갖는 적어도 두 개의 도미노 클락 신호들을 생성할 수 있다.
본 발명의 실시 예에 따른 CPU는 ALU(arithmetic logic unit)과, 상기 ALU의 동작을 제어하는 제어 유닛을 포함한다. 상기 ALU는 N-도미노 로직 스테이지와 P-도미노 로직 스테이지가 번갈아 직렬로 접속된 도미노 로직 스테이지들을 포함한다.
이벨류에이션 단계에서, 상기 도미노 로직 스테이지들 중의 첫 번째 N-도미노 로직 스테이지의 제1다이나믹 노드의 로직 레벨은 이벨류에이션 트랜지스터를 통하여 상기 제1다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 입력 데이터 신호들 각각에 따라 결정된다.
상기 이벨류에이션 단계에서, 상기 첫 번째 N-도미노 로직 스테이지에 접속된 P-도미노 로직 스테이지의 제2다이나믹 노드의 로직 레벨은 상기 제2다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 상기 제1다이나믹 노드의 출력 신호와 적어도 하나의 데이터 신호에 따라 결정된다.
상기 ALU는 클락 신호에 응답하여 상기 클락 신호에 연관된 도미노 클락 신호들을 생성하는 도미노 클락 신호 생성 회로를 더 포함하며, 프리차지 단계에서, 상기 도미노 로직 스테이지들 각각의 다이나믹 노드는 상기 도미노 클락 신호들 각각에 응답하여 프리차지되고, 상기 도미노 클락 신호들 각각은 일정한 지연과 서로 반대 위상을 갖는다.
상기 도미노 클락 신호 생성 회로는 상기 클락 신호에 응답하여 상기 도미노 클락 신호들 중에서 서로 동기된 에지를 갖는 적어도 두 개의 도미노 클락 신호들을 생성할 수 있다.
본 발명의 실시 예에 따른 데이터 처리 장치는 메모리 장치와, 상기 메모리 장치의 동작을 제어하는 CPU(central processing unit)를 포함한다. 상기 CPU는 ALU(arithmetic logic unit)와, 상기 ALU의 동작을 제어하는 제어 유닛을 포함한다.
상기 ALU는 래치와 플립 플롭 사이에 직렬로 접속된 도미노 로직 스테이지들을 포함한다.
이벨류에이션 단계에서, 상기 도미노 로직 스테이지들 중의 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 이벨류에이션 트랜지스터를 통하여 상기 다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 상기 마스터 래치의 출력 신호와 적어도 하나의 입력 데이터 신호에 따라 결정된다.
상기 이벨류에이션 단계에서, 상기 도미노 로직 스테이지들 중의 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 각각의 다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 현재 다이나믹 스테이지로 입력되는 적어도 하나의 데이터 신호와 이전 도미노 로직 스테이지의 다이나믹 노드의 출력 신호에 따라 차례로 결정된다.
상기 ALU는 클락 신호에 응답하여, 상기 클락 신호에 연관된 도미노 클락 신호들을 생성하는 도미노 클락 신호 생성 회로를 포함한다. 프리차지 단계에서, 상기 도미노 로직 스테이지들 각각의 다이나믹 노드는 상기 도미노 클락 신호들 각각에 응답하여 차례로 프리차지되고, 상기 도미노 클락 신호들 각각은 일정한 지연과 서로 반대 위상을 갖는다.
상기 데이터 처리 장치는 PC(personal computer), 휴대용 장치(portable device), 또는 시스템-온 칩(system on chip)일 수 있다.
본 발명의 실시 예에 따른 집적 회로의 동작 방법은 이벨류에이션 단계에서, 이벨류에이션 트랜지스터를 통하여 다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 입력 데이터 신호들 각각에 따라, 직렬로 접속된 도미노 로직 스테이지들 중의 첫 번째 도미노 로직 스테이지의 상기 다이나믹 노드의 로직 레벨을 결정하는 단계와, 상기 이벨류에이션 단계에서, 상기 도미노 로직 스테이지들 중의 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 적어도 하나의 데이터 신호와 이전 도미노 로직 스테이지의 다이나믹 노드의 출력 신호에 따라 상기 각각의 다이나믹 노드의 로직 레벨을 차례로 결정하는 단계를 포함한다.
상기 방법은 클락 신호에 응답하여 상기 클락 신호에 연관된 도미노 클락 신호들을 생성하는 단계와, 프리차지 동작 동안, 상기 도미노 로직 스테이지들 각각의 다이나믹 노드를 상기 도미노 클락 신호들 각각에 응답하여 차례로 프리차지하는 단계를 포함하며, 상기 도미노 클락 신호들 각각은 일정한 지연과 서로 반대 위상을 갖는다.
본 발명의 다른 실시 예에 따른 집적 회로의 동작 방법은 클락 신호에 응답하여, 상기 클락 신호에 연관된 도미노 클락 신호들을 생성하는 단계와, 프리차지 단계에서, N-도미노 로직 스테이지와 P-도미노 로직 스테이지가 번갈아 직렬로 접속된 도미노 로직 스테이지들 각각의 다이나믹 노드를 상기 도미노 클락 신호들 각각에 응답하여 차례로 프리차지하는 단계를 포함하며, 상기 도미노 클락 신호들 각각은 일정한 지연과 서로 반대 위상을 갖는다.
상기 도미노 클락 신호들 중의 적어도 두 개의 도미노 클락 신호들 각각의 에지는 서로 동기될 수 있다.
본 발명의 실시 예에 따른 도미노 로직 회로는 더 작은 면적으로 구현될 수 있다.
본 발명의 실시 예에 따른 도미노 로직 회로는 전력 소모를 줄이면서도 빠른 속도로 동작할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 도미노 로직 회로를 포함하는 파이프라인드 도미노 로직 회로의 일 실시 예를 나타내는 블록도이다.
도 2는 도 1의 파이프라인드 도미노 로직 회로의 일부를 나타내는 회로도이다.
도 3은 도 1의 파이프라인드 도미노 로직 회로의 일부의 입출력 신호의 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 도미노 로직 회로를 포함하는 파이프라인드 도미노 로직 회로의 다른 실시 예를 나타내는 블록도이다.
도 5는 도 4의 파이프라인드 도미노 로직 회로의 일부를 나타내는 회로도이다.
도 6은 도 4의 도미노 클락 신호 발생 회로로부터 출력되는 도미노 클락 신호들의 파형도를 나타낸다.
도 7은 도 1 또는 도 4에 도시된 파이프라인드 도미노 로직 회로를 포함하는 ALU의 블록도이다.
도 8은 도 1의 파이프라인드 도미노 로직 회로를 포함하며 본 발명의 일 실시 예에 따른 4-비트 가산기의 블로도이다.
도 9는 도 4의 파이프라인드 도미노 로직 회로를 포함하며 본 발명의 다른 실시 예에 따른 4-비트 가산기의 블로도이다.
도 10은 도 7의 ALU를 포함하는 데이터 처리 장치의 블록도이다.
도 11은 도 1의 파이프라인드 도미노 로직 회로의 동작을 나타내는 플로우차트이다.
도 12는 도 4의 파이프라인드 도미노 로직 회로의 동작을 나타내는 플로우차트이다.
도 1은 본 발명의 실시 예에 따른 도미노 로직 회로를 포함하는 파이프라인드 도미노 로직 회로의 일 실시 예를 나타내는 블록도이다.
도 2는 도 1의 파이프라인드 도미노 로직 회로의 일부를 나타내는 회로도이다.
도 3은 도 1의 파이프라인드 도미노 로직 회로의 일부의 입출력 신호의 타이밍도이다.
도 4는 본 발명의 실시 예에 따른 도미노 로직 회로를 포함하는 파이프라인드 도미노 로직 회로의 다른 실시 예를 나타내는 블록도이다.
도 5는 도 4의 파이프라인드 도미노 로직 회로의 일부를 나타내는 회로도이다.
도 6은 도 4의 도미노 클락 신호 발생 회로로부터 출력되는 도미노 클락 신호들의 파형도를 나타낸다.
도 7은 도 1 또는 도 4에 도시된 파이프라인드 도미노 로직 회로를 포함하는 ALU의 블록도이다.
도 8은 도 1의 파이프라인드 도미노 로직 회로를 포함하며 본 발명의 일 실시 예에 따른 4-비트 가산기의 블로도이다.
도 9는 도 4의 파이프라인드 도미노 로직 회로를 포함하며 본 발명의 다른 실시 예에 따른 4-비트 가산기의 블로도이다.
도 10은 도 7의 ALU를 포함하는 데이터 처리 장치의 블록도이다.
도 11은 도 1의 파이프라인드 도미노 로직 회로의 동작을 나타내는 플로우차트이다.
도 12는 도 4의 파이프라인드 도미노 로직 회로의 동작을 나타내는 플로우차트이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 도미노 로직 회로를 포함하는 파이프라인드 도미노 로직 회로의 일 실시 예를 나타내는 블록도이다.
도 1을 참조하면, 파이프라인드 도미노 로직 회로(pipelined domino logic circuir; 10)는 래치(12)와 플립 플롭(16) 사이에 직렬로 접속된 도미노 로직 스테이지들(14-1~14-n; n은 자연수), 인버터(18), 및 직렬로 접속된 인버터들(20-1~20-m; m은 자연수)을 포함하는 인버터 체인(20)을 포함한다. 이때, 래치(12)는 마스터 래치로서의 기능을 수행할 수 있다.
파이프라인드 도미노 로직 회로(10)는 간단히 도미노 로직 회로, 케스케이드된 (cascades) 도미노 로직 회로, 또는 푸터가 없는(footer-less) NP 도미노 로직 회로로 불릴 수 있다. 상기 도미노 로직 회로는 동적 로직(dynamic logic)의 일 예이다.
래치(12), 예컨대 마스터 래치는 인버터(18)에 의해 반전된 클락 신호에 응답하여 입력 데이터(Din)를 래치한다.
도 2는 도 1의 파이프라인드 도미노 로직 회로의 일부를 나타내는 회로도이다.
클락 신호(CLK)가 제1값, 예컨대 로우 레벨을 가질 때, 직렬로 접속된 도미노 로직 스테이지들(14-1~14-n) 각각의 동작은 다음과 같다.
클락 신호(CLK)가 제1값을 가질 때, 마스터 래치(12)는 인버터(18)에 의해 반전된 클락 신호에 응답하여 입력 데이터(Din)를 래치하고, 파이프라인드 도미노 로직 회로(10)의 도미노 로직 스테이지들(14-1~14-n) 각각은 프라차지 단계 (precharge phase) 또는 프리차지 동작을 수행한다.
즉, 클락 신호(CLK)가 로우 레벨을 가질 때, 각 MOS 트랜지스터(P11, N21, P31, 및 N41)는 턴-온 되고 NMOS 트랜지스터(N14)는 턴-오프 된다.
각 MOS 트랜지스터(P11과 P31)의 문턱 전압은 각 MOS 트랜지스터(P21, P22, P41과 P42)의 문턱 전압보다 낮게 설계될 수 있다. 또한, 각 MOS 트랜지스터(N21과 N41)의 문턱 전압은 각 MOS 트랜지스터(N12, N13, N31, 및 N32)의 문턱 전압보다 낮게 설계될 수 있다. 예컨대, MOS 트랜지스터(P11)의 문턱 전압과 MOS 트랜지스터 (P21)의 문턱 전압의 차이는 대략 100㎷일 수 있다.
도 1과 도 2를 참조하면, 제1도미노 로직 스테이지(14-1)는 프리차지 회로 (P11), 로직 네트워크(110-1), 및 이벨류에이션 트랜지스터(N14)를 포함한다. 예컨대, 이벨류에이션 트랜지스터(N14)는 푸터(footer)라고 불릴 수 있다.
각 MOS 트랜지스터(P11과 N14)가 상보적으로 동작함에 따라, 전원 전압(Vdd)을 공급하는 제1노드와 접지 전압(VSS)을 공급하는 제2노드 사이에서 단락 회로 전류(short-circuit current)가 흐르는 것이 방지될 수 있다.
제1도미노 로직 스테이지(14-1)의 프리차지 회로(P11)는 제1값, 예컨대 로우 레벨을 갖는 클락 신호(CLK)에 응답하여 제1다이나믹 노드(DN1)를 프리차지 전압으로 프리차지한다. 상기 프리차지 전압은 단순히 전원 전압(Vdd)으로 표현할 수도 있고, 좀 더 구체적으로는 (Vdd-P11_Vth)로 표현될 수 있다. 이때 P11_Vth는 PMOS 트랜지스터(P11)의 문턱 전압을 나타낸다.
제2도미노 로직 스테이지(14-2)는 로직 네트워크(110-2)와 디스차지 회로 (N21)를 포함한다.
제2도미노 로직 스테이지(14-2)의 디스차지 회로(N21)는 제1인버터(20-1)로부터 출력된 제2값, 예컨대 하이 레벨을 갖는 제1클락 신호(CLK1)에 응답하여 제2다이나믹 노드(DN2)를 접지 전압(VSS)으로 디스차지한다.
제3도미노 로직 스테이지(14-3)는 프리차지 회로(P31)와 로직 네트워크(110-3)를 포함한다.
제3도미노 로직 스테이지(14-3)의 프리차지 회로(P31)는 제2인버터(20-2)로부터 출력된 제1값을 갖는 제2클락 신호(CLK2)에 응답하여 제3다이나믹 노드(DN3)를 프리차지 전압으로 프리차지한다.
제4도미노 로직 스테이지(14-4)는 로직 네트워크(110-4)와 디스차지 회로 (N41)를 포함한다.
제4도미노 로직 스테이지(14-4)의 디스차지 회로(N41)는 제3인버터(20-3)로부터 출력된 제2값을 갖는 제3클락 신호(CLK3)에 응답하여 제4다이나믹 노드(DN4)를 접지 전압(VSS)으로 디스차지한다.
상술한 바와 같이, 클락 신호(CLK)가 제1값을 가질 때, 직렬로 접속된 도미노 로직 스테이지들(14-1~14-n) 각각의 다이나믹 노드는 프리차지 전압 또는 접지 전압(VSS)으로 차례로(one-at-a-time) 프리차지된다.
프리차지 단계에서, 대응되는 다이나믹 노드의 프리차지는 상기 다이나믹 노드가 프리차지 전압으로 프리차치되는 것과 접지 전압(VSS)으로 디스차지되는 것을 포함한다.
계속하여, 클락 신호(CLK)가 제2값, 예컨대 하이 레벨을 가질 때, 직렬로 접속된 도미노 로직 스테이지들(14-1~14-n) 각각의 동작은 다음과 같다.
클락 신호(CLK)가 제2값을 가질 때, 파이프라인드 도미노 로직 회로(10)의 도미노 로직 스테이지들(14-1~14-n) 각각은 이벨류에이션 단계(evaluation phase)또는 이벨류에이션 동작을 수행한다.
도 2에서는 설명의 편의를 위해, 각 로직 네트워크(110-1~110-4)가 2-입력 NAND 게이트인 예를 도시하나, 본 발명의 기술적 사상은 각 로직 네트워크(110-1~110-4)로 입력되는 입력 신호들의 수에 한정되는 것은 아니다.
실시 예에 따라서, 대응되는 다이나믹 노드와 전원 노드 사이에는 적어도 두 개의 MOS 트랜지스터들이 직렬로 접속되거나, 병렬로 접속되거나, 또는 직렬과 병렬의 혼합 형태로 접속될 수 있다. 상기 전원 노드는 상기 제1노드 또는 상기 제2노드를 의미할 수 있다.
클락 신호(CLK)가 제2값을 가질 때, 각 MOS 트랜지스터(P11, N21, P31, 및 N41)는 턴-오프된다.
제1도미노 로직 스테이지(14-1)의 로직 네트워크(110-1)는 제2값을 갖는 클락 신호(CLK), 마스터 래치(12)의 출력 신호(D0), 및 데이터 신호(A0)에 기초하여 제1다이나믹 노드(DN1)의 로직 레벨을 결정한다.
예컨대, 각 신호(D0와 A0)가 제2값을 가질 때, 제1다이나믹 노드(DN1)의 로직 레벨은 하이 레벨로부터 로우 레벨로 천이한다. 그 외의 경우, 제1다이나믹 노드(DN1)의 로직 레벨은 하이 레벨을 유지한다.
제2도미노 로직 스테이지(14-2), 즉 현재(current) 도미노 로직 스테이지의 로직 네트워크(110-2)는 제1도미노 로직 스테이지(14-1), 즉 이전(previous) 도미노 로직 스테이지(14-1)의 제1다이나믹 노드(DN1)의 출력 신호(D1)와 데이터 신호 (A1)에 기초하여 제2다이나믹 노드(DN2)의 로직 레벨을 결정한다.
도 3에 도시된 바와 같이, 각 신호(D1과 A1)가 하이 레벨일 때 제2다이나믹 노드(DN2)의 로직 레벨은 로우 레벨이다.
제3도미노 로직 스테이지(14-3), 즉 현재 도미노 로직 스테이지의 로직 네트워크(110-3)는 제2도미노 로직 스테이지(14-2), 즉 이전 도미노 로직 스테이지의 제2다이나믹 노드(DN2)의 출력 신호(D2)와 데이터 신호(A2)에 기초하여 제3다이나믹 노드(DN3)의 로직 레벨을 결정한다.
도 3에 도시된 바와 같이, 각 신호(D2과 A2)가 로우 레벨일 때 제3다이나믹 노드(DN3)의 로직 레벨은 하이 레벨이다.
제4도미노 로직 스테이지(14-4), 즉 현재 도미노 로직 스테이지의 로직 네트워크(110-4)는 제3도미노 로직 스테이지(14-3), 즉 이전 도미노 로직 스테이지의 제3다이나믹 노드(DN3)의 출력 신호(D3)와 데이터 신호(A3)에 기초하여 제4다이나믹 노드(DN4)의 로직 레벨을 결정한다.
도미노 로직 스테이지들(14-1~14-n) 중에서 제1도미노 로직 스테이지(14-1)를 제외한 나머지 도미노 로직 스테이지들(14-2~14-n) 각각의 다이나믹 노드의 로직 레벨은 이전 도미노 로직 스테이지의 다이나믹 노드의 출력 신호와 현재 도미노 로직 스테이지로 입력되는 적어도 하나의 데이터 신호에 따라 차례로(one-at-a-time) 결정된다.
제1도미노 로직 스테이지(14-1)를 제외한 각 홀수 번째 도미노 로직 스테이지의 구조는 제3도미노 로직 스테이지(14-3)의 구조와 동일하다. 각 홀수 번째 도미노 로직 스테이지(14-1, 14-3, ...)는 N-도미노 (로직) 스테이지로 구현될 수 있다. 예컨대, 첫 번째 N-도미노 스테이지(14-1)를 제외한 각 홀수 번째 N-도미노 스테이지는 이벨류에이션 트랜지스터(N14)와 같은 푸터(footer)를 포함하지 않는다.
각 짝수 번째 도미노 로직 스테이지(14-2, 14-4, ...)의 구조는 제2도미노 로직 스테이지(14-2)의 구조와 동일하다. 각 짝수 번째 도미노 로직 스테이지(14-2, 14-4, ..., 14-n)는 P-도미노 (로직) 스테이지로 구현될 수 있다.
도 2를 참조하여 설명한 바와 같이, 각 로직 스테이지(14-1~14-n)에 포함된 각 로직 네트워크는 적어도 두 개의 데이터 신호들을 수신하는 적어도 두 개의 입력 단자들을 포함하는 NAND 게이트, NOR 게이트, AOI (AND-OR-Invert) 게이트 또는 OAI(OR-AND-Invert) 게이트로 구현될 수 있다.
도 3은 도 1의 파이프라인드 도미노 로직 회로의 일부의 입출력 신호의 타이밍도이다.
도 1부터 도 3을 참조하면, 이벨류에이션 단계에서는 각 MOS 트랜지스터 (P11, N21, P31, 및 N41)가 턴-오프된 후에 각 로직 네트워크(110-1~110-4)로 데이터 신호들이 입력되어야만 각 다이나믹 노드의 로직 레벨을 정확하게 결정할 수 있다.
그러나, 프리차지 단계에서, 각 클락 신호(CLK, CLK1, CLK2, 및 CLK3)는 다른 신호들보다 늦게 입력되어야만 각 다이나믹 노드를 확실히 프리차지할 수 있다.
또한, 도 3에 도시된 바와 같이, 각 클락 신호(CLK, CLK1, CLK2, 및 CLK3)의 상승 시간은 각 클락 신호(CLK, CLK1, CLK2, 및 CLK3)의 하강 시간보다 짧아야 한다.
플립 플롭(16)은 클락 신호(CLK)에 응답하여 마지막 도미노 로직 스테이지 (14-n)의 다이나믹 노드의 출력 신호를 래치한다. 플립 플롭(16)의 출력 신호 (Dout)는 다른 회로로 입력된다.
도 4는 본 발명의 실시 예에 따른 도미노 로직 회로를 포함하는 파이프라인드 도미노 로직 회로의 다른 실시 예를 나타내는 블록도이다. 도 5는 도 4의 파이프라인드 도미노 로직 회로의 일부를 나타내는 회로도이다. 도 6은 도 4의 도미노 클락 신호 발생 회로로부터 출력되는 도미노 클락 신호들의 파형도를 나타낸다.
도 4를 참조하면, 파이프라인드 도미노 로직 회로(10')는 마스터 래치(12)와 플립 플롭(16) 사이에 직렬로 접속된 도미노 로직 스테이지들(14-1~14-n; n은 자연수, 예컨대 n=10), 인버터(18), 및 도미노 클락 신호 생성 회로(20')를 포함한다.
도미노 클락 신호 생성 회로(20')는 도 6에 도시된 바와 같이, 클락 신호 (CLK)에 연관된 도미노 클락 신호들(CLK11~CLK20)을 생성한다.
도 4에서는 설명의 편의를 위해, 각 도미노 클락 신호(CLK11, CLK13, 및 CLK15)의 상승 에지, 즉 이벨류에이션 에지를 서로 동기시키기 위한 게이트들이 도시되어 있으나 이는 예시적인 것에 불과하다.
실시 예에 따라 각 도미노 클락 신호(CLK11과 CLK13)의 이벨류에이션 에지를 서로 동기시키기 위한 게이트들이 구현될 수도 있다. 또한, 다른 실시 예에 따라, 각 도미노 클락 신호(CLK11, CLK13, CLK15, 및 CLK17)의 이벨류에이션 에지를 서로 동기시키기 위한 게이트들이 구현될 수도 있다.
도미노 클락 신호 생성 회로(20')는 제1인버터들(30-1, 30-2, 30-3, 및 30-4), 및 NOR 게이트들(31-1, 31-2, 31-3, 및 31-4), 및 제2인버터들을 포함한다.
NOR 게이트(31-1)는 클락 신호(CLK)를 NOR 연산하고, 인버터(30-1)는 NOR 게이트(31-1)의 출력 신호를 반전시켜 제1도미노 클락 신호(CLK11)를 생성한다. 제1도미노 클락 신호(CLK11)는 제1도미노 로직 스테이지(14-1)로 입력된다.
NOR 게이트(31-2)는 클락 신호(CLK)와 인버터(30-1)의 출력 신호를 NOR 연산한다. NOR 게이트(31-2)의 출력 신호는 제1도미노 클락 신호(CLK11)로서 제2도미노 로직 스테이지(14-2)로 입력된다.
NOR 게이트(31-3)는 클락 신호(CLK)와 인버터(30-2)의 출력 신호를 NOR 연산한다. NOR 게이트(31-3)의 출력 신호는 인버터(30-3)로 입력되고, 인버터(30-3)의 출력 신호는 제3도미노 클락 신호(CLK13)로서 제3도미노 로직 스테이지(14-3)로 입력된다.
NOR 게이트(31-4)는 클락 신호(CLK)와 인버터(30-3)의 출력 신호를 NOR 연산한다. NOR 게이트(31-4)의 출력 신호는 제4도미노 클락 신호(CLK14)로서 제4도미노 로직 스테이지(14-4)로 입력된다. 인버터(30-4)의 출력 신호는 제5도미노 클락 신호(CLK15)로서 제5도미노 로직 스테이지(14-5)로 입력된다.
각 인버터의 출력 신호(CLK16~CLK20)는 각 도미노 로직 스테이지(14-6~14-10)로 입력된다.
도 6에 도시된 바와 같이, 각 도미노 클락 신호(CLK12와 CLK14)의 하강 에지, 즉 프리차지 에지는 서로 동기된다.
도 5에 도시된 각 도미노 스테이지(14-1~14-4)의 동작은 도 2에 도시된 각 도미노 스테이지(14-1~14-4)의 동작과 유사하므로, 각 도미노 스테이지(14-1~14-4)의 동작은 도 6에 도시된 타이밍도에 따라 이해될 수 있을 것이다.
도 7은 도 1 또는 도 4에 도시된 파이프라인드 도미노 로직 회로를 포함하는 ALU의 블록도이다. 도 7의 ALU(200)는 4-비트 ALU를 예시적으로 나타낸다.
도 8은 도 1의 파이프라인드 도미노 로직 회로를 포함하며 본 발명의 일 실시 예에 따른 4-비트 가산기의 블로도이다.
도 7과 도 8을 참조하면, ALU(200)는 제1데이터 신호(E[3:0])와 제2데이터 신호(F[3:0])를 가산하고 그 결과로서 제3데이터 신호(S[3:0])를 출력한다.
각 제1마스터 래치(210-1~210-4)는 인버터(201-1)에 의해 반전된 클락 신호에 응답하여 각 비트(E0, E1, E2, 및 E3)를 래치한다. 각 제2마스터 래치(210-1~210-4)는 인버터(201-2)에 의해 반전된 클락 신호에 응답하여 각 비트(F0, F1, F2, 및 F3)를 래치한다.
각 스테이지 블록(214-1, 214-2, 214-3, 및 214-4)은 각 도미노 로직 스테이지들(14-1~14-N)을 포함한다.
클락 신호(CLK)에 응답하여, 각 플립 플롭(216-1~216-4)은 각 스테이지 블록 (214-1, 214-2, 214-3, 및 214-4)의 각 마지막 도미노 로직 스테이지(14-n)의 출력 신호를 래치한다.
이벨류에이션 단계에서, 제1스테이지 블록(214-1)의 제1도미노 로직 스테이지(14-1)의 로직 네트워크는 각 마스터 래치(210-1과 212-1)로부터 출력된 각 데이터 신호(E0와 F0)에 응답하여 자신의 다이나믹 노드의 로직 레벨을 결정한다.
상기 이벨류에이션 단계에서, 제2스테이지 블록(214-2)의 제1도미노 로직 스테이지(14-1)의 로직 네트워크는 각 마스터 래치(210-2과 212-2)로부터 출력된 각 데이터 신호(E1와 F1)에 응답하여 자신의 다이나믹 노드의 로직 레벨을 결정한다.
상기 이벨류에이션 단계에서, 제3스테이지 블록(214-3)의 제1도미노 로직 스테이지(14-1)의 로직 네트워크는 각 마스터 래치(210-3과 212-3)로부터 출력된 각 데이터 신호(E2와 F2)에 응답하여 자신의 다이나믹 노드의 로직 레벨을 결정한다.
상기 이벨류에이션 단계에서, 제4스테이지 블록(214-4)의 제1도미노 로직 스테이지(14-1)의 로직 네트워크는 각 마스터 래치(210-4과 212-4)로부터 출력된 각 데이터 신호(E3와 F3)에 응답하여 자신의 다이나믹 노드의 로직 레벨을 결정한다.
도 8에서 각 도미노 로직 스테이지(14-2~14-n)로 입력되는 표시되지 않은 데이터 신호는 설계 사양에 따라 필요한 데이터 소스로부터 출력될 수 있다.
도 9는 도 4의 파이프라인드 도미노 로직 회로를 포함하며 본 발명의 다른 실시 예에 따른 4-비트 가산기의 블로도이다.
도 9의 4-비트 가산기(200')의 동작은 도 8의 4-비트 가산기(200')의 동작과 실적적으로 동일하므로, 4-비트 가산기(200')의 동작에 대한 설명은 생략한다.
설명의 편의를 위해, 도 8의 가산기(200)와 도 9의 가산기(200')에서는 캐리-인(carry-in)과 캐리-아웃(carry-out)이 별도로 도시되지 않았다.
도 10은 도 7의 ALU를 포함하는 데이터 처리 장치의 블록도이다.
도 10을 참조하면, 데이터 처리 장치(300)는 CPU(310), 입력 장치(320), 디스플레이(330), 및 메인 메모리(340)를 포함한다.
각 요소(element; 310, 320, 330, 및 340)는 버스(301)를 통하여 서로 통신한다.
데이터 처리 장치(300)는 PC(personal computer), 데이터 서버, 또는 휴대용 장치(portable device)로 구현될 수 있다.
상기 휴대용 장치는 랩탑 컴퓨터(laptop computer), 이동 전화기, 스마트 폰 (smart phone), 태블릿(tablet) PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PDN(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 또는 e-북(e-book)으로 구현될 수 있다.
CPU(310)는 입력 장치(320), 디스플레이(330), 및 메인 메모리(340)를 제어할 수 있다.
CPU(310)는 인터페이스(310-1), 명령 페처(310-2), 제어 유닛(310-3), ALU (200), 및 레지스터(310-4)를 포함한다.
예컨대, 명령 페처(310-2)에 의해 메인 메모리(340)로부터 페치된 명령은 인터페이스(310-1)와 명령 페처(310-2)를 통하여 제어 유닛(310-3)으로 전송된다.
제어 유닛(310-3)은 명령 페처(310-2)로부터 출력된 명령에 따라 ALU(200)를 제어한다. 예컨대, 도 7부터 도 9를 참조하여 설명한 바와 같이, 상기 명령이 제1데이터 신호들(E[3:0])과 제2데이터 신호들(F[3:0])에 대한 가산 명령일 때, ALU (200)는 레지스터(310-4)로부터 출력된 제1데이터 신호들(E[3:0])과 제2데이터 신호들(F[3:0])을 가산한다.
이때, 제어 유닛(310-3)은 제1데이터 신호들(E[3:0])과 제2데이터 신호들(F[3:0])의 출력을 지시하는 명령을 레지스터(310-4)로 전송할 수 있다. 레지스터(310-4)는 레지스터 파일(register file)일 수 있다. ALU(200)의 계산 결과, 예컨대, 가산 결과는 레지스터(310-4)로 전송될 수 있다.
도 11은 도 1의 파이프라인드 도미노 로직 회로의 동작을 나타내는 플로우차트이다.
도 1부터 도 11을 참조하면, 클락 신호(CLK)가 제1값을 때 또는 하강 에지(즉, 프리차지 에지)일 때, 파이프라인드 도미노 로직 회로(10)는 프리차지 단계를 수행하고, 클락 신호 (CLK)가 제2값을 때 또는 상승 에지(즉, 이벨류에이션 에지)일 때, 파이프라인드 도미노 로직 회로(10)는 이벨류에이션 단계를 수행한다.
클락 신호(CLK)가 하이 레벨이고(S10), 현재 도미노 로직 스테이지가 첫 번째 도미노 로직 스테이지(14-1)일 때(S20), 첫 번째 도미노 로직 스테이지(14-1)는 클락 신호(CLK)와 첫 번째 도미노 로직 스테이지(14-1)로 입력되는 데이터 신호들에 기초하여 자신의 다이마닉 노드(DN1)의 로직 레벨을 결정한다(S21).
즉, 첫 번째 도미노 로직 스테이지(14-1)는 이벨류에이션 트랜지스터(N14)를 통하여 다이나믹 노드(DN1)와 접지(VSS) 사이에 접속된 트랜지스터들(N12-N13) 각각으로 입력되는 입력 데이터 신호들(D0와 A0)에 기초하여 다이마닉 노드(DN1)의 로직 레벨을 결정한다(S21).
그러나, 클락 신호(CLK)가 하이 레벨이고(S10), 현재 도미노 로직 스테이지 (14-2~14-n)가 첫 번째 도미노 로직 스테이지(14-1)가 아닐 때(S20), 현재 도미노 로직 스테이지(14-2~14-n)는 이전 도미노 로직 스테이지의 출력 신호와 현재 도미노 로직 스테이지(14-2~14-n)로 입력되는 적어도 하나의 데이터 신호에 기초하여 현재 다이나믹 노드의 로직 레벨을 결정한다(S23).
즉, 현재 도미노 로직 스테이지(14-2~14-n)의 현재 다이나믹 노드의 로직 레벨은 상기 현재 다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 이전 도미노 로직 스테이지의 출력 신호와 현재 다이나믹 스테이지로 입력되는 적어도 하나의 데이터 신호에 따라 차례로(one-at-a-time) 결정된다.
예컨대, 상기 현재 도미노 로직 스테이지가 N-도미노 로직 스테이지일 때 상기 전원 노드는 접지 전압(VSS)을 공급하는 제2노드일 수 있다. 상기 현재 도미노 로직 스테이지가 P-도미노 로직 스테이지일 때 상기 전원 노드는 전원 전압(Vdd)을 공급하는 제1노드일 수 있다.
클락 신호(CLK)가 로우 레벨이고(S10), 현재 도미노 로직 스테이지가 첫 번째 도미노 로직 스테이지(14-1)일 때(S30), 첫 번째 도미노 로직 스테이지(14-1)는 클락 신호(CLK)에 응답하여 자신의 다이마닉 노드(DN1)를 프리차지 전압으로 프리차지한다(S31).
그러나, 클락 신호(CLK)가 로우 레벨이고(S10), 현재 도미노 로직 스테이지 (14-2~14-n)가 첫 번째 도미노 로직 스테이지(14-1)가 아닐 때(S30), 현재 도미노 로직 스테이지(14-2~14-n)는 직렬로 접속된 인버터들 중에서 대응되는 인버터의 출력 신호에 응답하여 자신의 다이마닉 노드를 프리차지 전압으로 프리차지한다 (S33).
도 12는 도 4의 파이프라인드 도미노 로직 회로의 동작을 나타내는 플로우차트이다.
도 4의 도미노 클락 신호 생성 회로(20')는 클락 신호(CLK)에 응답하여 도 6에 도시된 도미노 클락 신호들(CLK11~CLK20)을 생성한다(S110).
프리차지 단계에서, 도미노 로직 스테이지들(14-1~14-10) 각각의 다이나믹 노드는 도미노 클락 신호들(CLK11~CLK20) 각각에 응답하여 프리차지 전압 또는 접지 전압(VSS)으로 프리차지된다(S120).
이벨류에이션 단계에서, 첫 번째 도미노 로직 스테이지(14-1)는 이벨류에이션 트랜지스터(N14)를 통하여 다이나믹 노드(DN1)와 접지(VSS) 사이에 접속된 트랜지스터들(N12-N13) 각각으로 입력되는 입력 데이터 신호들(D0와 A0)에 기초하여 다이마닉 노드(DN1)의 로직 레벨을 결정한다(S130).
상기 이벨류에이션 단계에서, 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 각각의 다이마믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 현재 다이나믹 스테이지로 입력되는 적어도 하나의 데이터 신호와 이전 도미노 로직 스테이지의 출력 신호에 따라 차례로 결정된다(S140).
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 10'; 파이프라인드 도미노 로직 회로
12; 마스터 래치
14-1~14-n; 도미노 로직 스테이지들
16; 플립 플롭
20; 인버터 체인
20'; 도미노 클락 신호 생성 회로
200, 200'; ALU
12; 마스터 래치
14-1~14-n; 도미노 로직 스테이지들
16; 플립 플롭
20; 인버터 체인
20'; 도미노 클락 신호 생성 회로
200, 200'; ALU
Claims (23)
- 제1인버터로부터 출력된 클락 신호에 응답하여 제1다이나믹 노드를 프리차지하는 프리차지 회로;
제1데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크;
상기 제1인버터로부터 출력된 상기 클락 신호를 수신하는 제2인버터;
상기 제2인버터의 출력 신호에 응답하여 제2다이나믹 노드를 디스차지하는 디스차지 회로; 및
적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 출력 신호에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크를 포함하는 도미노 로직 회로. - 제1항에 있어서,
상기 프리차지 회로는 전원 노드와 상기 제1다이나믹 노드 사이에 접속되고 상기 클락 신호를 수신하는 게이트를 갖는 제1PMOS 트랜지스터를 포함하고,
상기 제1로직 네트워크는,
상기 제1다이나믹 노드와 접지 사이에 직렬로 접속된 제1NMOS 트랜지스터들을 포함하고, 상기 제1NMOS 트랜지스터들 각각은 상기 제1데이터 신호들 각각을 수신하는 게이트를 포함하고,
상기 제2로직 네트워크는,
상기 전원 노드와 상기 제2다이나믹 노드 사이에 직렬로 접속된 제2PMOS 트랜지스터들을 포함하고, 상기 제2PMOS 트랜지스터들 각각은 상기 적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 상기 출력 신호를 수신하는 게이트를 포함하고,
상기 디스차지 회로는 상기 제2다이나믹 노드와 상기 접지 사이에 접속되고 상기 제2인버터의 출력 신호를 수신하는 게이트를 갖는 제2NMOS 트랜지스터를 포함하는 도미노 로직 회로. - 래치와 플립 플롭 사이에 직렬로 접속된 도미노 로직 스테이지들; 및
직렬로 접속된 인버터들을 포함하는 인버터 체인을 포함하고,
이벨류에이션 단계에서,
상기 도미노 로직 스테이지들 중의 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 이벨류에이션 트랜지스터를 통하여 상기 다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 상기 래치의 출력 신호와 적어도 하나의 입력 데이터 신호에 따라 결정되고,
상기 도미노 로직 스테이지들 중의 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 각각의 다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 현재 도미노 로직 스테이지의 적어도 하나의 데이터 신호와 이전 도미노 로직 스테이지의 다이나믹 노드의 출력 신호에 따라 차례로 결정되고,
프리차지 단계에서,
상기 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 상기 인버터 체인으로 공급되는 클락 신호에 응답하여 프리차지되고,
상기 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 직렬로 접속된 인버터들 각각으로부터 차례로 출력되는 출력 신호에 응답하여 차례로 프리차지되는 파이프라인드 도미노 로직 회로. - 제3항에 있어서,
상기 현재 도미노 로직 스테이지가 N-도미노 로직 스테이지일 때 상기 전원 노드는 상기 접지에 접속된 제2노드이고,
상기 현재 도미노 로직 스테이지가 P-도미노 로직 스테이지일 때 상기 전원 노드는 전원 전압을 수신하는 제1노드인 파이프라인드 도미노 로직 회로. - 삭제
- 제3항에 있어서,
상기 도미노 로직 스테이지들 중에서 적어도 두 개의 도미노 로직 스테이지들 각각으로 공급되는 클락 신호들 각각의 에지는 서로 동기된 파이프라인드 도미노 로직 회로. - N-도미노 로직 스테이지와 P-도미노 로직 스테이지가 번갈아 직렬로 접속된 도미노 로직 스테이지들; 및
클락 신호에 응답하여, 상기 클락 신호에 연관된 도미노 클락 신호들을 생성하는 구조를 갖는 직렬로 접속된 인버터들을 포함하는 도미노 클락 신호 생성 회로를 포함하며,
프리차지 단계에서, 상기 도미노 로직 스테이지들 각각의 다이나믹 노드는 상기 직렬로 접속된 인버터들에 의해 생성된 상기 도미노 클락 신호들 중에서 해당하는 도미노 클락 신호에 응답하여 차례로 프리차지되고,
상기 도미노 클락 신호들 각각은 일정한 지연과 서로 반대 위상을 갖는 파이프라인드 도미노 로직 회로. - 제7항에 있어서,
상기 도미노 로직 스테이지들 중의 제1 N-도미노 로직 스테이지는,
상기 도미노 클락 신호들 중의 제1도미노 클락 신호에 응답하여 상기 제1 N-도미노 로직 스테이지의 제1다이나믹 노드를 프리차지하는 프리차지 회로;
제1데이터 신호들에 응답하여 상기 제1다이나믹 노드의 로직 레벨을 결정하는 제1로직 네트워크를 포함하며,
상기 제1 N-도미노 로직 스테이지에 접속된 제1 P-도미노 로직 스테이지는,
상기 제1도미노 클락 신호의 위상과 반대되는 위상을 갖는 제2도미노 클락 신호에 응답하여 상기 제1 P-도미노 로직 스테이지의 제2다이나믹 노드를 디스차지하는 디스차지 회로; 및
적어도 하나의 제2데이터 신호와 상기 제1다이나믹 노드의 출력 신호에 응답하여 상기 제2다이나믹 노드의 로직 레벨을 결정하는 제2로직 네트워크를 포함하는 파이프라인드 도미노 로직 회로. - ALU(arithmetic logic unit); 및
상기 ALU의 동작을 제어하는 제어 유닛을 포함하며,
상기 ALU는,
N-도미노 로직 스테이지와 P-도미노 로직 스테이지가 번갈아 직렬로 접속된 도미노 로직 스테이지들; 및
직렬로 접속된 인버터들을 포함하는 인버터 체인을 포함하고,
이벨류에이션 단계에서,
상기 도미노 로직 스테이지들 중의 첫 번째 N-도미노 로직 스테이지의 제1다이나믹 노드의 로직 레벨은 이벨류에이션 트랜지스터를 통하여 상기 제1다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 입력 데이터 신호들 각각에 따라 결정되고,
상기 첫 번째 N-도미노 로직 스테이지에 접속된 P-도미노 로직 스테이지의 제2다이나믹 노드의 로직 레벨은 상기 제2다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 상기 제1다이나믹 노드의 출력 신호와 적어도 하나의 데이터 신호에 따라 결정되고,
프리차지 단계에서,
상기 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 상기 인버터 체인으로 공급되는 클락 신호에 응답하여 프리차지되고,
상기 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 직렬로 접속된 인버터들 각각으로부터 차례로 출력되는 출력 신호에 응답하여 차례로 프리차지되는 CPU. - 메모리 장치; 및
상기 메모리 장치의 동작을 제어하는 CPU(central processing unit)를 포함하며, 상기 CPU는,
ALU(arithmetic logic unit); 및
상기 ALU의 동작을 제어하는 제어 유닛을 포함하며,
상기 ALU는,
래치와 플립 플롭 사이에 직렬로 접속된 도미노 로직 스테이지들; 및
직렬로 접속된 인버터들을 포함하는 인버터 체인을 포함하고,
이벨류에이션 단계에서,
상기 도미노 로직 스테이지들 중의 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 이벨류에이션 트랜지스터를 통하여 상기 다이나믹 노드와 접지 사이에 접속된 트랜지스터들 각각으로 입력되는 마스터 래치의 출력 신호와 적어도 하나의 입력 데이터 신호에 따라 결정되고,
상기 도미노 로직 스테이지들 중의 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 각각의 다이나믹 노드와 전원 노드 사이에 직접 접속된 트랜지스터들 각각으로 입력되는 현재 다이나믹 스테이지로 입력되는 적어도 하나의 데이터 신호와 이전 도미노 로직 스테이지의 다이나믹 노드의 출력 신호에 따라 차례로 결정되고
프리차지 단계에서,
상기 첫 번째 도미노 로직 스테이지의 다이나믹 노드의 로직 레벨은 상기 인버터 체인으로 공급되는 클락 신호에 응답하여 프리차지되고,
상기 나머지 도미노 로직 스테이지들 각각의 다이나믹 노드의 로직 레벨은 상기 직렬로 접속된 인버터들 각각으로부터 차례로 출력되는 출력 신호에 응답하여 차례로 프리차지되는 데이터 처리 장치. - 삭제
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Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120027740A KR101911060B1 (ko) | 2012-03-19 | 2012-03-19 | 푸터가 없는 ｎｐ 도미노 로직 회로와 이를 포함하는 장치들 |
| US13/795,852 US9158354B2 (en) | 2012-03-19 | 2013-03-12 | Footer-less NP domino logic circuit and related apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120027740A KR101911060B1 (ko) | 2012-03-19 | 2012-03-19 | 푸터가 없는 ｎｐ 도미노 로직 회로와 이를 포함하는 장치들 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20130106095A KR20130106095A (ko) | 2013-09-27 |
| KR101911060B1 true KR101911060B1 (ko) | 2018-10-23 |
Family
ID=49158834
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120027740A KR101911060B1 (ko) | 2012-03-19 | 2012-03-19 | 푸터가 없는 ｎｐ 도미노 로직 회로와 이를 포함하는 장치들 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9158354B2 (ko) |
| KR (1) | KR101911060B1 (ko) |
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| Publication number | Publication date |
|---|---|
| US9158354B2 (en) | 2015-10-13 |
| US20130246819A1 (en) | 2013-09-19 |
| KR20130106095A (ko) | 2013-09-27 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |