KR20100134937A - 다이내믹 도미노 회로 - Google Patents

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Abstract

다이내믹 도미노 회로는 클록 발생기 및 도미노 회로를 포함한다. 클록 발생기는 글로벌 클록 신호에 기초하여 펄스 신호 및 순차적으로 지연되는 위상을 갖는 복수의 내부 클록 신호들을 발생한다. 도미노 회로는 복수의 입력 신호들, 펄스 신호 및 내부 클록 신호들에 기초하여 복수의 논리 연산들을 순차적으로 수행하고 펄스 신호에 동기된 출력 신호를 발생한다. 다이내믹 도미노 회로는 스태틱 로직과의 효율적인 인터페이스를 제공한다.

Description

다이내믹 도미노 회로{Dynamic domino circuit}
본 발명은 다이내믹 회로에 관한 것으로서, 더욱 상세하게는 고속 동작이 가능한 다이내믹 도미노 회로 및 이를 포함하는 집적 회로에 관한 것이다.
고속 동작을 위한 칩(chip) 설계를 위해 많은 경우에 다이내믹(dynamic) 회로가 사용되고 있다. 이와 같은 다이내믹 회로는 고속 동작을 위한 것이지만 소모 전력이 비교적 커서 휴대용 기기를 위한 칩 설계에는 다이내믹 회로를 적용하는데 일정한 한계가 있다. 또한 스태틱 로직(static logic)과 플립-플롭을 기반으로한 칩 설계에서 이러한 다이내믹 회로를 사용할 경우 다이내믹 회로를 적용한 경로 자체의 동작 속도는 개선되지만 다이내믹 회로의 스태틱 로직과의 입출력 인터페이스를 위한 추가 로직이 요구되므로 궁극적으로는 동작 속도를 향상하는 것이 용이하지 않다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 스태틱 로직과의 효율적인 인터페이스를 가지면서 동작 속도 및 신뢰성이 향상된 다이내믹 도미도 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 다이내믹 도미노 회로를 포함하는 집적 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 다이내믹 도미노 회로는 클록 발생기 및 도미노 회로를 포함한다.
상기 클록 발생기는 글로벌 클록 신호에 기초하여 펄스 신호 및 순차적으로 지연되는 위상을 갖는 복수의 내부 클록 신호들을 발생한다. 상기 도미노 회로는 복수의 입력 신호들, 상기 펄스 신호 및 상기 내부 클록 신호들에 기초하여 복수의 논리 연산들을 순차적으로 수행하고 상기 펄스 신호에 동기된 출력 신호를 발생한다.
일 실시예에서, 상기 내부 클록 신호들의 각각은 듀티비(duty ratio)가 0.5보다 클 수 있다.
일 실시예에서, 상기 도미노 회로는 전단의 출력에 기초하여 논리 연산을 수행하고 상기 논리 연산의 결과를 후단으로 출력하도록 순차적으로 연결된 복수의 다이내믹 유닛들을 포함하고, 상기 내부 클록 신호들 중 위상이 더 지연된 내부 클록 신호일수록, 상기 다이내믹 유닛들 중 더 후단의 다이내믹 유닛으로 제공될 수 있다.
일 실시예에서, 상기 다이내믹 유닛들 중 가장 전단의 다이내믹 유닛은, 상기 펄스 신호에 동기하여 논리 연산의 결과를 후단의 다이내믹 유닛으로 출력할 수 있다.
일 실시예에서, 상기 다이내믹 도미노 회로는 상기 펄스 신호에 동기하여 상기 다이내믹 유닛들 중 가장 후단의 다이내믹 유닛의 출력을 래치하여 상기 출력 신호를 발생하는 펄스 래치를 더 포함할 수 있다.
일 실시예에서, 상기 펄스 래치는, 상기 다이내믹 유닛들 중 가장 후단의 다이내믹 유닛의 출력을 수신하고, 상기 펄스 신호에 응답하여 스위칭 동작을 수행하는 3-상태(tri-state) 인버터를 포함할 수 있다.
상기 다이내믹 유닛들의 각각은, 전원 전압과 제1 노드 사이에 결합된 프리차지 트랜지스터, 접지 전압과 제2 노드 사이에 결합된 디스차지 트랜지스터, 및 상기 제1 노드와 상기 제2 노드 사이에 결합된 논리부를 포함할 수 있다.
이 경우, 상기 다이내믹 유닛들 중 가장 전단의 다이내믹 유닛은, 상기 디스차지 트랜지스터의 게이트에 상기 펄스 신호가 인가되고 상기 펄스 신호에 동기하여 상기 논리부의 논리 연산의 결과를 후단의 다이내믹 유닛으로 출력할 수 있다.
일 실시예에서, 상기 논리부는 고속 동작을 위한 저문턱전압 트랜지스터(low threshold-voltage transistor)들로 구현되고, 상기 프리차지 트랜지스터 및 상기 디스차지 트랜지스터는 누설 전류를 감소할 수 있도록 상기 저문턱전압 트랜지스터보다 문턱전압이 큰 트랜지스터로 구현될 수 있다.
일 실시예에서, 상기 클록 발생기는, 상기 글로벌 클록 신호의 위상을 반전시킨 반전 클록 신호, 상기 반전 클록 신호를 지연시킨 지연-반전 클록 신호 및 상기 지연-반전 클록 신호의 위상을 반전시킨 지연 클록 신호를 발생하는 지연-반전 부, 및 상기 반전 클록 신호, 상기 지연-반전 클록 신호 및 상기 지연 클록 신호를 논리 연산하여 상기 펄스 신호 및 상기 내부 클록 신호들을 발생하는 클록 출력부를 포함할 수 있다.
상기 클록 출력부는, 상기 글로벌 클록 신호 및 상기 지연-반전 클록 신호를 논리곱 연산하여 상기 펄스 신호를 발생하는 제1 유닛, 상기 글로벌 클록 신호 및 상기 지연 클록 신호를 논리합 연산하여 제1 내부 클록 신호를 발생하는 제2 유닛, 상기 반전 클록 신호 및 상기 지연 클록 신호를 논리합 연산하여 제2 내부 클록 신호를 발생하는 제3 유닛, 및 상기 반전 클록 신호 및 상기 지연-반전 클록 신호를 논리합 연산하여 제3 내부 클록 신호를 발생하는 제4 유닛을 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 다이내믹 도미노 회로는 스태틱 로직과의 효율적인 인터페이스를 통하여 이를 포함하는 집적 회로의 동작 속도를 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 다이내믹 도미노 회로는 내부 클록 신호들의 위상 및 듀티비를 효율적으로 제어하여 오동작을 방지하고 동작의 신뢰성을 향상시킬 수 있다.
나아가 본 발명의 실시예들에 따른 다이내믹 도미노 회로는 동작 속도를 저하시키지 않으면서 전력 소모를 감소할 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기 능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 다이내믹 도미노 회로를 나타내는 블록도이다.
도 1을 참조하면, 다이내믹 도미노 회로(10)는 클록 발생기(100) 및 도미노 회로(200)를 포함한다.
클록 발생기(100)는 글로벌 클록 신호(GCLK)에 기초하여 펄스 신호(P) 및 순차적으로 지연되는 위상을 갖는 복수의 내부 클록 신호들(CK)을 발생한다. 도미노 회로(200)는 복수의 입력 신호들(IN), 펄스 신호(P) 및 내부 클록 신호들(CK)에 기초하여 복수의 논리 연산들을 순차적으로 수행하고 펄스 신호(P)에 동기된(synchronized) 출력 신호(Q)를 발생한다. 글로벌 클록 신호(GCLK)는 다이내믹 도미노 회로(10)를 포함하는 집적 회로에서 다른 구성요소와의 동기화(synchronization) 등을 위하여 공통적으로 사용되는 클록 신호일 수 있다.
예를 들어, 다이내믹 도미노 회로(10)가 수신하는 입력 신호들(IN)은 집적 회로의 다른 회로로부터 제공되는 스태틱(static) 신호일 수 있고, 다이내믹 도미노 회로(10)의 출력 신호(Q) 역시 스태틱 신호로서 다른 회로에 제공될 수 있다. 다이내믹 도미노 회로(10)는 스태틱 로직 회로와의 효율적인 병합을 위한 것으로서, 내부에서는 다이내믹 신호들을 순차적으로 전파하고 펄스 신호(P)에 기초하여 입력 동작 및/또는 출력 동작을 수행한다.
스캔 테스트 입력 신호와 같은 스태틱(static) 신호의 경우에는 클록의 인가에서부터 신호의 출력까지의 지연에 해당하는 CtoQ 지연이 큰 문제가 되지 않는다. 그러나 하나의 클록 사이클 내에 복수의 순차적인 논리 연산이 수행되거나 복수의 신호 전달을 수행하기 위하여 복수의 다이내믹 회로들을 포함하는 파이프라인 회로 또는 도미노 회로에서는 다이내믹 신호에 대한 출력은 매우 빠르게 샘플링(sampled) 또는 평가(estimation)되어 후단으로 전달되어야 한다.
종래의 도미노 회로는 고속 동작에는 적합할 수 있지만 소모 전력이 크고 스태틱 로직과 병합하여 사용할 경우 고속 동작의 이득이 사라지기 때문에 휴대용 장치를 위한 저전력 회로 설계에는 적합하지 않다. 그러나 본 발명의 실시예들에 따른 다이내믹 도미노 회로(10)는 펄스 신호(P)에 동기하여 입출력 동작을 수행하여 스태틱 로직과 병합하기에 적합한 구조를 가지며, 이를 통해 크리티컬(critical)한 파이프라인 스테이지(pipeline stage)에 한정해서 스태틱 로직을 다이내믹 도미노 회로(10)와 같은 다이내믹 로직으로 변경할 수 있다.
도 2는 도 1의 다이내믹 도미노 회로에 포함된 클록 발생기의 일 예를 나타내는 회로도이다.
도 2를 참조하면, 상기 클록 발생기(100)는 지연-반전부(120) 및 클록 출력부(140)를 포함하여 구현될 수 있다.
지연-반전부(120)는 글로벌 클록 신호(GCLK)의 위상을 반전시킨 반전 클록 신호(ICK), 반전 클록 신호(ICK)를 지연시킨 지연-반전 클록 신호(IDCK) 및 지연-반전 클록 신호(IDCK)의 위상을 반전시킨 지연 클록 신호(DCK)를 발생한다. 일 실시예에서, 지연-반전부(120)는 제1 인버터(122), 지연부(124) 및 제2 인버터(126)를 포함하여 구현될 수 있다. 지연부(124)는 직렬 연결된 짝수개의 인버터들로 구현되거나, 저항 소자 등을 이용하여 구현될 수 있다.
본 명세서에서 특별한 언급이 없는 한 각 소자의 지연 시간은 없는 것으로 가정한다. 즉 실제로는 제1 인버터(122) 및 제2 인버터(126)를 통한 신호 전달의 경우에도 일정한 지연이 발생하나, 이는 지연부(124)의 지연 시간에 비해 무시할 수 있는 정도이며 설명의 편의상 이러한 작은 지연에 대한 언급은 생략하기로 한다.
클록 출력부(140)는 지연-반전부(120)에서 발생된 반전 클록 신호(ICK), 지연-반전 클록 신호(IDCK) 및 지연 클록 신호(DCK)를 논리 연산하여 펄스 신호(P) 및 내부 클록 신호들(CK)을 발생한다.
일 실시예에서, 클록 출력부(140)는 제1 유닛, 제2 유닛, 제3 유닛 및 제4 유닛을 포함하여 구현될 수 있다.
제1 유닛은 글로벌 클록 신호(GCLK) 및 지연-반전 클록 신호(IDCK)를 논리곱(AND) 연산하여 펄스 신호(P)를 발생하고, 제1 유닛은 NAND 게이트(141) 및 인버터(142)를 포함하여 구현될 수 있다.
제2 유닛은 글로벌 클록 신호(GCLK) 및 지연 클록 신호(DCK)를 논리합(OR) 연산하여 제1 내부 클록 신호(CK1)를 발생하고, 제2 유닛은 NOR 게이트(143) 및 인버터(144)를 포함하여 구현될 수 있다.
제3 유닛은 반전 클록 신호(ICK) 및 지연 클록 신호(DCK)를 논리합 연산하여 제2 내부 클록 신호(CK2)를 발생하고, 제3 유닛은 NOR 게이트(145) 및 인버터(146)를 포함하여 구현될 수 있다.
제4 유닛은 반전 클록 신호(ICK) 및 지연-반전 클록 신호(IDCK)를 논리합 연산하여 제3 내부 클록 신호(CK3)를 발생하고, 제4 유닛은 NOR 게이트(147) 및 인버터(148)를 포함하여 구현될 수 있다.
도 3은 도 2의 클록 발생기의 동작을 나타내는 타이밍도이다.
도 3에는, 글로벌 클록 신호(GCLK)에 기초하여 클록 발생기(100)에서 내부적으로 발생되는 반전 클록 신호(ICK), 지연-반전 클록 신호(IDCK), 지연 클록 신호(DCK)와, 이러한 신호들을 이용하여 발생되고 클록 발생기(100)로부터 출력되고 도미노 회로(200)에 제공되는 펄스 신호(P), 제1 내부 클록 신호(CK1), 제2 내부 클록 신호(CK2) 및 제3 내부 클록 신호(CK3)가 도시되어 있다.
도 3에는 도2의 지연부(124)의 지연 시간이 사이클 주기(T)의 1/4에 해당하는 예가 도시되어 있다.
도 3을 참조하면, 내부 클록 신호들(CK1, CK2, CK3)은 순차적으로 지연되는 위상을 갖는 것을 알 수 있다. 즉 제2 내부 클록 신호(CK2)는 제2 내부 클록 신호(CK1)보다 위상이 뒤쳐지고(lag), 제3 내부 클록 신호(CK3)는 제2 내부 클록 신호(CK2)보다 위상이 뒤쳐진다. 또한 내부 클록 신호들(CK1, CK2, CK3)의 각각은 듀티비(duty ratio)가 0.5보다 큰 것을 알 수 있다. 여기서 듀티비는 클록 신호의 사이클 주기에 대한 논리 하이 레벨의 지속 시간의 비율로 정의된다. 펄스 신호(P)는 일반적인 의미와 같이 듀티비가 비교적 작은 펄스들(P1, P2, P3)을 포함하는 신호이다. 도 2의 펄스 발생기(100)에서 출력되는 펄스 신호(P)와 내부 클록 신호들(CK1, CK2, CK3)의 사이클 주기(T)는 글로벌 클록 신호(GCLK)의 주기와 같다.
이와 같이, 내부 클록 신호들(CK1, CK2, CK3)의 위상 지연 및 듀티비를 제어하여, 내부 클록 신호들(CK1, CK2, CK3)의 위상 중첩 시간을 거의 1/2 사이클 주기까지 최대한 확장할 수 있다. 이에 따라, 동작 마진을 최대한 확보하고 제조 공정상의 OCV(on chip variation)에 의한 오동작을 방지하고 동작의 신뢰성을 향상시킬 수 있다.
도 4는 도 1의 다이내믹 도미노 회로에 포함된 도미노 회로의 일 예를 나타내는 회로도이다.
도 4를 참조하면, 도미노 회로(200)는 복수의 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280)을 포함할 수 있다. 도 4에는 설명의 편의상 8개의 다이내믹 유닛들이 도시되어 있으나, 다이내믹 유닛들의 개수는 실시예에 따라서 변경될 수 있다. 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280)은 전단의 출력에 기초하여 논리 연산을 수행하고 상기 논리 연산의 결과를 후단으로 출력하도록 순차적으로 연결된다. 예를 들어, 제3 다이내믹 유닛(230)은 상응하는 입력 신호(IN3) 및 제2 다이내믹 유닛(220)의 출력(OUT2)에 기초하여 논리 연산을 수행하고 논리 연산의 결과를 나타내는 출력(OUT3)을 제4 다이내믹 유닛(240)으로 제공한다. 이러한 방식으로 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280)은 순차적으로 연결되어 전단의 출력에 기초하여 논리 연산을 수행하고 논리 연산의 결과를 후단으로 출력한다.
도 4의 도미노 회로(200)에서, 내부 클록 신호들(CK1, CK2, CK3) 중 위상이 더 지연된 내부 클록 신호일수록, 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280) 중 더 후단의 다이내믹 유닛으로 제공된다. 예를 들어, 도 4에 도시된 바와 같이, 제2 다이내믹 유닛(220), 제3 다이내믹 유닛(230), 및 제4 다이내믹 유닛(240)은 제1 내부 클록 신호(CK1)를 수신하고, 제5 다이내믹 유닛(250), 및 제6 다이내믹 유닛(260)은 제2 내부 클록 신호(CK2)를 수신하고, 제7 다이내믹 유 닛(270), 및 제8 다이내믹 유닛(280)은 제3 내부 클록 신호(CK3)를 수신한다. 도 4의 실시예는 설명의 편의를 위한 예시이며, 동일한 내부 클록 신호를 수신하는 다이내믹 유닛들의 각각의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280) 중에서 가장 전단의 다이내믹 유닛, 즉 제1 다이내믹 유닛(210)은 펄스 신호(P)에 동기하여 논리 연산의 결과를 평가(estimation)하여 후단의 다이내믹 유닛, 즉 제2 다이내믹 유닛(220)으로 출력한다.
일 실시예에서, 도미노 회로(200)는 펄스 신호(P)에 동기하여 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280) 중에서 가장 후단의 다이내믹 유닛, 즉 제8 다이내믹 유닛(280)의 출력을 래치하여 출력 신호(Q)를 발생하는 펄스 래치(290)를 더 포함할 수 있다.
일 실시예에서, 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280)의 각각은, 프리차지 트랜지스터(PTi)(i=1,2,3, ..., 8), 디스차지 트랜지스터(DTi) 및 논리부(LUi)를 포함하여 구현될 수 있다. 각각의 프리차지 트랜지스터(PTi)는 전원 전압(VDD)과 각각의 제1 노드(N1i) 사이에 결합되고, 각각의 디스차지 트랜지스터(DTi)는 접지 전압과 각각의 제2 노드(N2i) 사이에 결합된다. 각각의 논리부(LUi)는 각각의 제1 노드(N1i)와 각각의 제2 노드(N2i) 사이에 결합된다.
이 경우, 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280) 중에서 가장 전단의 다이내믹 유닛, 즉 제1 다이내믹 유닛(210)은, 디스차지 트랜지스터(DT1)의 게이트에 펄스 신호(P)가 인가되고 펄스 신호(P)에 동기하여 논리 부(LU1, 212)의 논리 연산의 결과를 후단의 다이내믹 유닛, 즉 제2 다이내믹 유닛(220)으로 출력할 수 있다. 제1 다이내믹 유닛(210)의 프리차지 트랜지스터(PT1)의 게이트에는 클로벌 클록 신호(GCLK)가 인가될 수 있다.
논리부(LUi)는 고속 동작을 위한 저문턱전압 트랜지스터(low threshold-voltage transistor)들로 구현되고, 프리차지 트랜지스터(PTi) 및 디스차지 트랜지스터(DTi)는 누설 전류를 감소할 수 있도록 저문턱전압 트랜지스터보다 문턱전압이 큰 트랜지스터로 구현될 수 있다. 즉 프리차지 트랜지스터(PTi) 및 디스차지 트랜지스터(DTi)는 통상의 문턱전압을 갖는 트랜지스터(regular threshold-voltage transistor) 또는 고문턱전압 트랜지스터(high threshold -voltage transistor)로 구현될 수 있다.
도 5는 도 4의 도미노 회로에 포함된 논리부의 일 예를 나타내는 회로도이다.
도 5를 참조하면, 논리부(LU)는 제1 노드(N1)와 제2 노드(N2) 사이에 캐스코드(cascode) 결합된 복수의 NMOS 트랜지스터들(Ta, Tb, Tc, Td)을 포함하여 구현될 수 있다.
도 5는 도 4의 논리부들(212, 222, 232, 242, 252, 262, 272, 282)의 구성의 일 예를 도시한 것으로서, 논리부(LU)의 구성은 수행하고자하는 논리 연산에 따라서 다양하게 변경될 수 있으며, 논리부들(212, 222, 232, 242, 252, 262, 272, 282)의 구성은 모두 다를 수 있다.
도 5에 예시된 경우를 참조하여 설명하면, 논리부(LU)는 네 개의 입력 신호 들(A, B, C, D)을 수신하여 (A and B) or (C and D)의 논리 연산을 수행하는 네 개의 NMOS 트랜지스터들(Ta, Tb, Tc, Td)을 포함한다. 네 개의 입력 신호들(A, B, C, D) 중에는 전단의 다이내믹 유닛으로부터 출력되어 전파된 신호가 포함될 수 있다.
논리 연산 (A and B) or (C and D)의 결과가 논리 하이(logic high)에 해당하면 제1 노드(N1)와 제2 노드(N2) 사이에 전도 경로(conduction path)가 형성된다. 이 경우 제2 노드(N2)에 결합된 디스차지 트랜지스터(DTi)가 턴온되면 제1 노드(N1)가 논리 로우 레벨로 디스차지된다. 반면에 논리 연산 (A and B) or (C and D)의 결과가 논리 로우(logic low)에 해당하면 제1 노드(N1)와 제2 노드(N2) 사이에 전도 경로(conduction path)가 형성되지 않는다. 이 경우 제2 노드(N2)에 결합된 디스차지 트랜지스터(DTi)가 턴온 되더라도 제1 노드(N1)는 프리차지된 논리 하이 레벨을 유지한다.
이와 같이, 도 4의 다이내믹 유닛들(210, 220, 230, 240, 250, 260, 270, 280)은 논리부들(212, 222, 232, 242, 252, 262, 272, 282)의 구성에 따른 각각의 논리 연산의 결과를 디스차지 동작을 통하여 평가(estimation)하여 순차적으로 후단으로 전달한다.
도 6은 도 4의 도미노 회로의 동작을 나타내는 타이밍도이다.
도 6에서, NS는 네거티브 셋업을 나타내고, OUT1 내지 OUT8은 각각의 다이내믹 유닛에서 논리 연산의 결과가 평가(estimation)되어 출력되는 시점을 나타낸다. NS는 도 2의 클록 출력부(140)의 지연 시간을 조절하여 결정될 수 있다. MG는 OCV(on-chip variation)의 영향을 감소할 수 있는 동작 마진(margin)을 나타내고 Q 는 도미노 회로(200)의 최종 출력 시점을 나타낸다.
도 6에 도시된 바와 같이 각 다이내믹 유닛(210, 220, 230, 240, 250, 260, 270, 280)은 각각의 프리차지 트랜지스터(PTi) 및 디스차지 트랜지스터(DTi)에 인가되는 각 내부 클록 신호의 논리 로우 레벨인 구간에서 프리차지 동작을 수행하고 논리 하이 레벨인 구간에서 디스차지 동작, 즉 각 논리 연산에 따른 결과를 평가(estimation)함으로써 클록 신호의 하나의 사이클 주기(T)내에 최종 출력 신호(Q)를 발생한다.
상기 설명한 바와 같이, 가장 전단의 제1 다이내믹 유닛(210)은 펄스 신호(P)의 제1 펄스(P1)에 동기하여 출력 신호(OUT1)를 제공하고, 펄스 래치(290)는 펄스 신호(P)의 제2 펄스(P2)에 동기하여 가장 후단의 제8 다이내믹 유닛(280)의 출력 신호(OUT8)를 래치한다. 따라서 글로벌 클록 신호(GCLK) 하나의 사이클 주기마다 다이내믹 도미노 회로(10)의 입력 동작 및 출력 동작이 수행되며, 다른 스태틱 로직과의 원활한 인터페이스를 제공할 수 있다.
도 7은 도 4의 도미노 회로에 포함된 펄스 래치의 일 예를 나타내는 회로도이다.
도 7을 참조하면, 펄스 래치(290a)는 제1 인버터(291), 제2 인버터(292), 제3 인버터(293), 및 제4 인버터(294)를 포함하여 구현될 수 있다. 도 4의 도미노 회로(200)가 도 7의 펄스 래치(290a)를 포함하는 경우에는 마지막 다이내믹 유닛(280)의 인버터(284)는 생략되고, 펄스 래치(290a) 내의 제1 인버터(291)로 대체될 수 있다.
제1 인버터(291)는 도 4의 다이내믹 유닛들 중 가장 후단의 다이내믹 유닛(280)의 출력(OUT8)을 래치 입력 신호(LI)로서 수신하고, 펄스 신호(P)에 응답하여 스위칭 동작을 수행하는 3-상태(tri-state) 인버터일 수 있다.
제2 인버터(292) 및 제3 인버터(293)는 입력과 출력이 상호 접속된다. 제1 인버터(291)의 출력이 인가되는 래치 노드(LN1)에는 제2 인버터(292)의 출력과 제3 인버터(293)의 입력이 결합되고 반전 래치 노드(LN2)에는 제2 인버터(292)의 입력과 제3 인버터(293)의 출력이 결합된다. 제4 인버터(294)는 래치 노드(LN1)의 신호를 반전할 뿐만 아니라 증폭하여 출력하는 버퍼(buffer) 또는 구동기(driver)로서의 역할을 수행할 수 있으며, 출력 신호(Q)를 제공한다.
도 8은 도 7의 펄스 래치에 포함된 3-상태 인버터의 일 예를 나타내는 회로도이다.
래치 입력 신호(LI)를 수신하여 반전된 신호를 래치 노드(LN1)에 출력하는 제1 인버터(291)는 도 8에 도시된 바와 같은 3-상태 인버터로 구현될 수 있다.
도 8을 참고하면, 제1 인버터(291)는 전원 전압과 접지 전압 사이에 직렬로 연결된 제1 내지 제4 트랜지스터들(T31, T32, T33, T34)로 구현될 수 있다. 제2 트랜지스터(T32) 및 제3 트랜지스터(T33)의 게이트들에는 래치 입력 신호(LI)가 인가되고 제2 트랜지스터(T32) 및 제3 트랜지스터(T33)는 인버터로서의 기능을 수행한다. 제1 트랜지스터(T31)의 게이트에는 펄스 신호(P)의 반전 신호(PB)가 인가되고, 제4 트랜지스터(T34)의 게이트에는 펄스 신호(P)가 인가된다. 따라서 펄스 신호(P)의 상승 에지(rising edge)에서 제1 트랜지스터(T31) 및 제4 트랜지스터(T34) 가 턴온되어 래치 입력 신호(LI)의 반전 신호가 래치 노드(LN1)에 인가된다.
이와 같이, 3-상태 인버터를 이용하여 도 7의 펄스 래치(290a)는 펄스 신호(P)에 포함된 펄스들(P1, P2)에 응답하여 가장 후단의 다이내믹 유닛(280)의 출력 신호(OUT8)를 래치함으로써, 펄스 신호(P)에 동기된 출력 신호(Q)를 제공할 수 있다.
도 9는 도 4의 도미노 회로에 포함된 펄스 래치의 다른 예를 나타내는 회로도이다.
도 9를 참조하면, 펄스 래치(290b)는 제1 인버터(291), 제2 인버터(296), 제3 인버터(293), 및 제4 인버터(294)를 포함하여 구현될 수 있다. 도 4의 도미노 회로(200)가 도 9의 펄스 래치(290b)를 포함하는 경우에는 마지막 다이내믹 유닛(280)의 인버터(284)는 생략되고, 펄스 래치(290b) 내의 제1 인버터(291)로 대체될 수 있다.
도 7의 실시예와 비교하여 도 9의 펄스 래치(290b)는 제 인버터(291) 뿐만 아니라 제2 인버터(296)도 3-상태 인버터로 구현된 실시예를 나타낸다.
제1 인버터(291)는 도 4의 다이내믹 유닛들 중 가장 후단의 다이내믹 유닛(280)의 출력(OUT8)을 래치 입력 신호(LI)로서 수신하고, 펄스 신호(P)에 응답하여 스위칭 동작을 수행하는 3-상태(tri-state) 인버터일 수 있다. 제2 인버터(296)의 구성 및 동작은 도 10을 참조하여 설명한다.
도 10은 도 9의 펄스 래치에 포함된 3-상태 인버터의 일 예를 나타내는 회로도이다.
반전 래치 노드(LN2)의 신호를 반전하여 래치 노드(LN1)에 출력하는 제2 인버터(296)는 도 10에 도시된 바와 같은 3-상태 인버터로 구현될 수 있다.
도 10을 참고하면, 제2 인버터(296)는 전원 전압과 접지 전압 사이에 직렬로 연결된 제1 내지 제4 트랜지스터들(T41, T42, T43, T44)로 구현될 수 있다. 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)의 게이트들에는 반전 래치 노드(LN2)의 신호가 인가되고 제2 트랜지스터(T42) 및 제3 트랜지스터(T43)는 인버터로서의 기능을 수행한다. 제1 트랜지스터(T41)의 게이트에는 펄스 신호(P)가 인가되고, 제4 트랜지스터(T44)의 게이트에는 펄스 신호(P)의 반전 신호(PB)가 인가된다.
도 8의 제1 인버터(291)는 펄스 신호(P)의 상승 에지(rising edge)에서 제1 트랜지스터(T31) 및 제4 트랜지스터(T34)가 턴온되는 것과는 반대로 도 10의 제2 인버터(296)는 펄스 신호(P)의 상승 에지에서 제1 트랜지스터(T41) 및 제4 트랜지스터(T44)가 턴오프되어 래치 노드(LN1)를 플로팅(floating)시킨다. 따라서 제1 인버터(291)가 신호를 전달하는 시점에서 제2 인버터(296)가 턴오프되어 반전 래치 노드(LN2)의 영향을 차단함으로써 래치 노드(LN1)의 전압이 신속히 안정화될 수 있다.
도 11은 본 발명의 일 실시예에 따른 다이내믹 도미노 회로를 포함하는 집적 회로를 나타내는 블록도이다.
도 11을 참조하면, 집적 회로(1000)는 제1 회로(30), 다이내믹 도미노 회로(10), 및 제2 회로(50)를 포함할 수 있다.
제1 회로(30), 다이내믹 도미노 회로(10), 및 제2 회로(50)는 글로벌 클록 신호(GCLK)를 공통으로 수신하여 상호간의 동기화(synchronization)를 도모할 수 있다.
다이내믹 도미노 회로(10)는, 도 1 내지 도 10을 참조하여 설명한 바와 같이, 클록 발생기(100) 및 도미노 회로(200)를 포함하여 구현될 수 있다. 클록 발생기(100)는 글로벌 클록 신호(GCLK)에 기초하여 펄스 신호(P) 및 순차적으로 지연되는 위상을 갖는 복수의 내부 클록 신호들(CK)을 발생한다. 도미노 회로(200)는 복수의 입력 신호들(IN), 펄스 신호(P) 및 내부 클록 신호들(CK)에 기초하여 복수의 논리 연산들을 순차적으로 수행하고 펄스 신호(P)에 동기된 출력 신호(Q)를 발생한다.
예를 들어, 다이내믹 도미노 회로(10)가 제1 회로로부터 수신하는 입력 신호들(IN)은 스태틱(static) 신호일 수 있고, 다이내믹 도미노 회로(10)의 출력 신호(Q) 역시 스태틱 신호로서 제2 회로(50)에 제공될 수 있다. 전술한 바와 같이, 다이내믹 도미노 회로(10)는 내부적으로 논리 연산을 수행하고 다이내믹 신호들을 순차적으로 전파하고, 펄스 신호(P)에 기초하여 입력 동작 및/또는 출력 동작을 수행함으로써, 제1 회로(30) 및 제2 회로(50)와 같은 스태틱 로직 회로와의 효율적인 인터페이스를 제공할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 다이내믹 도미노 회로를 나타내는 블록도이다.
도 12를 참조하면, 다이내믹 도미노 회로(10a)는 클록 발생기(100) 및 복수의 도미노 회로들(200a, 200b, ..., 200n)을 포함하여 구현될 수 있다.
클록 발생기(100)는 글로벌 클록 신호(GCLK)에 기초하여 펄스 신호(P) 및 순차적으로 지연되는 위상을 갖는 복수의 내부 클록 신호들(CK)을 발생한다. 복수의 도미노 회로들(200a, 200b, ..., 200n)은 복수의 입력 신호들(IN)을 수신하고, 펄스 발생기(100)로부터 제공되는 펄스 신호(P) 및 내부 클록 신호들(CK)을 공통으로 수신한다.
복수의 도미노 회로들(200a, 200b, ..., 200n)은 펄스 신호(P) 및 내부 클록 신호들(CK)에 기초하여 복수의 논리 연산들을 순차적으로 수행하고 펄스 신호(P)에 동기된 최종 출력 신호(Q)를 발생한다. 예를 들어, 각각의 도미노 회로들(200a, 200b, ..., 200n)은 펄스 신호(P)에 동기하여 글로벌 클록 신호(GCLK)의 하나의 사이클 주기 단위로 입력 동작, 순차적인 논리 연산, 전달 동작 및 출력 동작을 수행할 수 있다.
도 1 내지 도 12를 참조하여 설명한 본 발명의 실시예들에 따른 다이내믹 도미노 회로는 다음과 같은 특징을 갖는다.
첫째, 클록 신호의 에지에서 스태틱 입력 신호를 캡쳐(capture)하기 위해 도미노 회로(200)의 제1 다이내믹 유닛(210)은 제1 내부 클록 신호(CK1) 대신에 펄스 신호(P)에 응답하여 논리 연산 결과를 평가(evaluation)하도록 구성될 수 있다.
둘째, 후단의 스태틱 로직에 다이내믹 출력이 일반적인 스태틱 로직과 동일한 형태의 출력을 제공하기 위해 펄스 래치를 더 포함할 수 있다.
상기와 같은 특징에 의해, 본 발명의 실시예들에 따른 다이내믹 도미노 회로는 스태틱 로직과의 효율적인 인터페이스를 통하여 이를 포함하는 집적 회로의 동작 속도를 향상시킬 수 있다.
셋째, 공정의 미세화로 제조 공정상의 OCV(on chip variation)가 중요한 영향을 미치는 경우에, 내부 클록 신호들(CK1, CK2, CK3)의 위상 중첩 시간을 거의 1/2 사이클 주기까지 최대한 확장할 수 있다. 이와 같이, 본 발명의 실시예들에 따른 다이내믹 도미노 회로는 내부 클록 신호들의 위상 및 듀티비를 효율적으로 제어하여 OCV에 의해 발생할 수 있는 오동작을 방지하고 동작의 신뢰성을 향상시킬 수 있다.
넷째, 고속 동작과 무관한 트랜지스터들은 저문턱전압 트랜지스터 대신에 문턱전압이 상대적으로 큰 트랜지스터를 이용하여 누설 전류를 최소화하여 전력 소모를 감소할 수 있다.
본 발명은 스태틱 회로와 다이내믹 회로가 병합된 집적 회로에 유용하게 이용될 수 있으며, 특히 휴대용 장치와 같이, 고속 동작이 요구되고 전력 소모의 감소가 중요한 장치 및 시스템에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
도 1은 본 발명의 일 실시예에 따른 다이내믹 도미노 회로를 나타내는 블록도이다.
도 2는 도 1의 다이내믹 도미노 회로에 포함된 클록 발생기의 일 예를 나타내는 회로도이다.
도 3은 도 2의 클록 발생기의 동작을 나타내는 타이밍도이다.
도 4는 도 1의 다이내믹 도미노 회로에 포함된 도미노 회로의 일 예를 나타내는 회로도이다.
도 5는 도 4의 도미노 회로에 포함된 논리부의 일 예를 나타내는 회로도이다.
도 6은 도 4의 도미노 회로의 동작을 나타내는 타이밍도이다.
도 7은 도 4의 도미노 회로에 포함된 펄스 래치의 일 예를 나타내는 회로도이다.
도 8은 도 7의 펄스 래치에 포함된 3-상태 인버터의 일 예를 나타내는 회로도이다.
도 9는 도 4의 도미노 회로에 포함된 펄스 래치의 다른 예를 나타내는 회로도이다.
도 10은 도 9의 펄스 래치에 포함된 3-상태 인버터의 일 예를 나타내는 회로도이다.
도 11은 본 발명의 일 실시예에 따른 다이내믹 도미노 회로를 포함하는 집적 회로를 나타내는 블록도이다.
도 12는 본 발명의 다른 실시예에 따른 다이내믹 도미노 회로를 나타내는 블록도이다.
<도면의 주요부분에 대한 부호의 설명>
10: 다이내믹 도미노 회로 100: 클록 발생기
200: 도미노 회로 120: 지연-반전부
140: 클록 출력부 PT: 프리차지 트랜지스터
DT: 디스차지 트랜지스터 LU: 논리부
290: 펄스 래치 291, 293, 296: 3-상태 인버터
1000: 집적 회로 GCLK: 글로벌 클록 신호
P: 펄스 신호 PB: 반전 펄스 신호
CK1, CK2, CK3: 내부 클록 신호

Claims (10)

  1. 글로벌 클록 신호에 기초하여 펄스 신호 및 순차적으로 지연되는 위상을 갖는 복수의 내부 클록 신호들을 발생하는 클록 발생기; 및
    복수의 입력 신호들, 상기 펄스 신호 및 상기 내부 클록 신호들에 기초하여 복수의 논리 연산들을 순차적으로 수행하고 상기 펄스 신호에 동기된 출력 신호를 발생하는 도미노 회로를 포함하는 다이내믹 도미노 회로.
  2. 제1 항에 있어서,
    상기 내부 클록 신호들의 각각은 듀티비(duty ratio)가 0.5보다 큰 것을 특징으로 하는 다이내믹 도미노 회로.
  3. 제1 항에 있어서,
    상기 도미노 회로는 전단의 출력에 기초하여 논리 연산을 수행하고 상기 논리 연산의 결과를 후단으로 출력하도록 순차적으로 연결된 복수의 다이내믹 유닛들을 포함하고,
    상기 내부 클록 신호들 중 위상이 더 지연된 내부 클록 신호일수록, 상기 다이내믹 유닛들 중 더 후단의 다이내믹 유닛으로 제공되는 것을 특징으로 하는 다이내믹 도미노 회로.
  4. 제3 항에 있어서,
    상기 다이내믹 유닛들 중 가장 전단의 다이내믹 유닛은, 상기 펄스 신호에 동기하여 논리 연산의 결과를 후단의 다이내믹 유닛으로 출력하는 것을 특징으로 하는 다이내믹 도미노 회로.
  5. 제3 항에 있어서,
    상기 펄스 신호에 동기하여 상기 다이내믹 유닛들 중 가장 후단의 다이내믹 유닛의 출력을 래치하여 상기 출력 신호를 발생하는 펄스 래치를 더 포함하는 것을 특징으로 하는 다이내믹 도미노 회로.
  6. 제5 항에 있어서, 상기 펄스 래치는,
    상기 다이내믹 유닛들 중 가장 후단의 다이내믹 유닛의 출력을 수신하고, 상기 펄스 신호에 응답하여 스위칭 동작을 수행하는 3-상태(tri-state) 인버터를 포함하는 것을 특징으로 하는 다이내믹 도미노 회로.
  7. 제3 항에 있어서,
    상기 다이내믹 유닛들의 각각은,
    전원 전압과 제1 노드 사이에 결합된 프리차지 트랜지스터;
    접지 전압과 제2 노드 사이에 결합된 디스차지 트랜지스터; 및
    상기 제1 노드와 상기 제2 노드 사이에 결합된 논리부를 포함하고,
    상기 다이내믹 유닛들 중 가장 전단의 다이내믹 유닛은, 상기 디스차지 트랜지스터의 게이트에 상기 펄스 신호가 인가되고 상기 펄스 신호에 동기하여 상기 논리부의 논리 연산의 결과를 후단의 다이내믹 유닛으로 출력하는 것을 특징으로 하는 다이내믹 도미노 회로.
  8. 제7 항에 있어서,
    상기 논리부는 고속 동작을 위한 저문턱전압 트랜지스터(low threshold-voltage transistor)들로 구현되고,
    상기 프리차지 트랜지스터 및 상기 디스차지 트랜지스터는 누설 전류를 감소할 수 있도록 상기 저문턱전압 트랜지스터보다 문턱전압이 큰 트랜지스터로 구현된 것을 특징으로 하는 다이내믹 도미노 회로.
  9. 제1 항에 있어서, 상기 클록 발생기는,
    상기 글로벌 클록 신호의 위상을 반전시킨 반전 클록 신호, 상기 반전 클록 신호를 지연시킨 지연-반전 클록 신호 및 상기 지연-반전 클록 신호의 위상을 반전시킨 지연 클록 신호를 발생하는 지연-반전부; 및
    상기 반전 클록 신호, 상기 지연-반전 클록 신호 및 상기 지연 클록 신호를 논리 연산하여 상기 펄스 신호 및 상기 내부 클록 신호들을 발생하는 클록 출력부를 포함하는 것을 특징으로 하는 다이내믹 도미노 회로.
  10. 제9 항에 있어서, 상기 클록 출력부는,
    상기 글로벌 클록 신호 및 상기 지연-반전 클록 신호를 논리곱 연산하여 상기 펄스 신호를 발생하는 제1 유닛;
    상기 글로벌 클록 신호 및 상기 지연 클록 신호를 논리합 연산하여 제1 내부 클록 신호를 발생하는 제2 유닛;
    상기 반전 클록 신호 및 상기 지연 클록 신호를 논리합 연산하여 제2 내부 클록 신호를 발생하는 제3 유닛; 및
    상기 반전 클록 신호 및 상기 지연-반전 클록 신호를 논리합 연산하여 제3 내부 클록 신호를 발생하는 제4 유닛을 포함하는 것을 특징으로 하는 다이내믹 도미노 회로.
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