CN101001082B - 具有数据相关保持时间缩减机制的反相动态寄存器 - Google Patents

Abstract

一种动态逻辑寄存器，包括评估逻辑、延时逻辑以及锁存逻辑。评估逻辑根据数据输入评估逻辑函数。逻辑函数评估为第一状态或第二状态。延时逻辑产生截断信号，其中截断信号为延时的时钟信号，且该时钟与截断信号之间的延时包括保持时间，且当逻辑函数值为第一状态时，保持时间缩短。锁存逻辑响应时钟和截断信号以及预充电节点的状态，且在时钟信号的工作沿与截断信号的下一沿之间的评估周期之间，根据预充电节点的状态控制输出节点的状态，否则使所述输出节点处于三态状况。

Description

具有数据相关保持时间缩减机制的反相动态寄存器

技术领域

本发明涉及动态逻辑和寄存器功能，特别是涉及动态逻辑寄存器，其为逻辑评估(evaluation)函数提供寄存器式输出，其中寄存器的保持时间依赖于输入到寄存器中数据的状态。

背景技术

集成电路使用大量的寄存器，尤其是那些具有同步流水线结构的寄存器。采用寄存器逻辑使器件和电路的输出保持一段时间，以便其他器件和电路接收这些输出。在时钟式系统中，如流水线微处理器，用寄存器使给定流水线级的输出锁存和保持一个时钟周期，以便后续级输入电路接收该期间的输出，而给定流水线级同时又产生新的输出。

过去，通常做法是在复杂逻辑评估电路如多输入复用器(mux)、多位编码器等之前和之后加入寄存器以保持对评估电路的输入和自评估电路的输出。通常，这些寄存器有相应的建立和保持时间需求，两者在前级中都对评估电路有制约。此外，寄存器有相应的时钟输出时间特性，其在后级中对评估电路有制约。寄存器的速度通常根据其数据输出时间即建立时间和时钟输出时间之和来判断。

在逻辑评估电路之前和之后加入传统寄存器电路，给流水线系统引入延时，其累积效应使工作速度极大降低。具体而言，一个值得注意的是这些延时源自逻辑评估电路必须满足的建立时间需求，以保证稳定的寄存输出。期望降低这些延时，以在每级提供附加时间，从而提升流水线系统的总速度。用于降低建立和时钟输出延时(如多米诺型结构)的技术通常需要增加保持时间。尤其是，当数据按时钟输入到这些寄存器电路中时，输入数据的状态必须在一特定时期(即，“保持”时间)内保持不变。若它在保持时间结束之前变化，则寄存器输出可能就不正确。

许多器件，包括传统多米诺型电路，都需要保持时间与相应时钟脉冲的宽度近似一致。因此，为降低传统多米诺电路对保持时间的要求，许多设计者采用脉冲式时钟信号，即一种时钟信号，从持续时间上来说，其“时钟”状态比非时钟状态极大缩短。现今，常能见到这种脉冲式时钟信号，其相应时钟状态只占工作周期的10％还小。

因此，同样欲提供一种寄存器式评估电路装置和方法，其对保持时间的要求极大降低，甚至对保持时间的要求不依赖于要提供相应的脉冲式时钟信号。

发明内容

本发明在其他申请之中，是为解决上面提到的问题，并致力于已有技术的其他问题、缺点和局限性。

本发明提供一种先进技术，用于寄存逻辑函数，同时降低对保持时间的要求。在一个实施例中，提供一种反相动态逻辑寄存器。反相动态逻辑寄存器包括一对互补评估器件、评估逻辑、延时逻辑、以及锁存逻辑。这对互补评估器件响应于时钟信号。评估逻辑连接在这对互补评估器件间的预充电节点处。评估逻辑根据至少一个输入数据信号评估(evaluate)逻辑函数，其中逻辑函数为第一状态或第二状态。延时逻辑与时钟信号连接。延时逻辑产生截断信号，其中截断信号为延时的时钟信号，且该时钟与截断信号之间的延时包括保持时间，且当逻辑函数值为第一状态时，保持时间缩短。锁存逻辑响于应该时钟和截断信号、以及预充电节点的状态。在时钟信号的工作沿与截断信号下一沿之间的评估周期之间，锁存逻辑根据预充电节点的状态控制输出节点的状态，否则使输出节点处于三态状况，其中所述锁存逻辑包括：第一P沟道拉升器件，其具有接收所述截断信号的栅极，和连接在源电压与第二P沟道器件的源极之间的源极和漏极，其中所述第二P沟道器件具有与所述预充电节点连接的栅极，和与所述输出节点连接的漏极；以及多个N沟道拉低器件，其连接在所述输出节点与参考电压之间，且由所述时钟信号和所述预充电节点控制。。

本发明的一方面设计一种动态寄存器电路。该动态寄存器电路包括动态电路、延时逻辑、锁存电路、以及保持器电路。当时钟信号为低电平时，动态电路对第一节点预充电，且评估逻辑函数为第一状态或第二状态，以及当时钟信号变为高电平时，控制第一节点的状态。延时逻辑接收时钟信号，并提供截断信号，截断信号为延时的时钟信号，其中时钟信号与截断信号之间的延时包括保持时间，且其中当逻辑函数评估为第一状态时，保持时间缩短。锁存电路与动态电路和延时逻辑连接，且进行配置以在始于时钟信号变为高电平与止于截断信号变为高电平的评估周期期间根据第一节点的状态控制输出节点的状态，否则使输出节点处于三态状况。保持器电路与输出节点连接，其中所述锁存电路包括：第一P沟道拉升器件，其具有接收所述截断信号的栅极，和连接在源电压与第二P沟道器件的源极之间的源极和漏极，其中所述第二P沟道器件具有与所述第一节点连接的栅极，和与所述输出节点连接的漏极；以及多个N沟道拉低器件，其连接在所述输出节点与参考电压之间，且由所述时钟信号和所 述第一节点控制。

本发明的另一方面包括动态寄存输出信号的方法。该方法包括当时钟信号处于第一逻辑状态时，预先设置第一节点；当时钟信号转变成第二逻辑状态时，动态评估逻辑函数为第一或第二状态，以控制第一节点的逻辑状态；延时时钟信号，且提供截断信号，其中截断信号为延时的时钟信号；当逻辑函数评估为第一状态时，加速截断信号；根据在始于时钟信号转变成第二逻辑状态与止于截断信号的下一相应转变的评估周期确定的第一节点的逻辑状态锁存输出节点的逻辑状态；以及在评估周期之间保持输出节点的逻辑状态，其中所述锁存包括：提供第一P沟道拉升器件，其具有接收所述截断信号的栅极，和连接在源电压与第二P沟道器件的源极之间的源极和漏极，其中所述第二P沟道器件具有与所述第一节点连接的栅极，和与所述输出节点连接的漏极；以及提供多个N沟道拉低器件，其连接在所述输出节点与参考电压之间，且由所述时钟信号和所述第一节点控制。

附图说明

参照下面的描述以及附图，能更好地理解本发明的好处、特性和优势，其中：

图1是已有技术的动态逻辑电路的示意图；

图2是表示图1动态逻辑电路的操作特性的时序图；

图3是根据本发明示例性实施例实现的包含保持时间降低机制的反相动态寄存器的示意图；

图4是表示图3动态寄存器操作的时序图；以及

图5是表示根据本发明示例性实施例的动态寄存输出信号方法的流程图。

具体实施方式

给出下面的描述以使本领域的技术人员能掌握并将本发明用于所提供的特殊应用环境及需求中。可是，很明显本领域的技术人员能对优选实施例加以修改，且这里定义的通用原则仍适用于其他实施例。因此，本发明不受这里所示并描述的特殊实施例的限制，而应与这里公开的原则和新颖特性一致。

本申请的发明人已认识到需要为逻辑电路提供寄存式输出，其中速度是一个关键因素，且也需要优化总体设计，如通过减少器件的数量来增加速度并减少芯片区的消耗。此外，已认识到需要更稳健的逻辑电路，其有寄存器式输出，使对保持时间的要求比在此之前已提供的逻辑电路有极大减少，且对保持时间的要求不直接与相应时钟信号的工作周期有关。因此，已研发了动态逻辑寄存装置和方法，其为逻辑评估函数提供锁存式输入和寄存器式输出，其比以往结构明显快得多，其使某些输入数据状态下对保持时间的要求最小化，且其比现今器件的时钟输出时间有明显减少。

当采用在极大依赖于寄存器将数据从一级传送到另一级的流水线结构中时，根据本发明实施例的反相动态逻辑寄存器使总体器件操作速度极大提升，同时减少了芯片布局区，且除此之外，由于对保持时间的要求降低，使设计更稳健。

图1是已有技术动态电路100的示意图，用于表示现今的动态电路技术。本领域的技术人员也称该动态电路100为多米诺(domino)电路100或多米诺逻辑100。动态电路100包括输入部分，其由堆叠式P沟道和N沟道器件P1、N1和N2组成。器件P1和N2为一对互补评估器件，且器件N1为评估逻辑。P1的源极与电压源VDD连接，且漏极与节点105连接，提供信号HI。N1的漏极与节点105连接，且源极与N2的漏极连接。N2的源极接地。通过节点101提供输入时钟信号CLK给P1和N2的栅极。通过节点103提供输入数据信号DATA给N1的栅极。节点105与反相器107的输入端连接，该反相器的输出端与提供输出信号OUT的节点109连接。弱保持器电路111与节点105连接。保持器电路111包括第一反相器111A，其输入与节点105连接，用于接收HI信号，且输出与第二反相器111B的输入连接。第二反相器111B的输出与节点105连接。

现在参照图2，图2示出了表示动态电路100操作的时序图200，其中示出了CLK，DATA，HI和OUT信号与时间的关系。在时刻TO，当CLK信号为低电平时，N2截止，且P 1导通，将HI信号预充电到逻辑高电平，以准备在CLK的上升沿求DATA信号的值。在CLK信号为低电平(即CLK为“非时钟”状态)的半周期期间，通过反相器107也将OUT信号确定为低电平。在CLK为低电平的半周期期间，通常信号DATA也为低电平，如时刻TI所示，因为通常将动态电路100如图1A所示配置成级联形式，即将前一电路的OUT信号与后一电路的DATA信号连接。因此，在时刻TI，因为DATA信号处于逻辑低电平，所以N1截止。

在下一时刻T2，CLK信号确定为高电平(即CLK为“时钟”状态)，使N2导通，且P1截止。由于在T2时刻DATA信号为低电平，所以N1截止，从而不由输入部分驱动HI信号。可是，在此期间，保持器电路111维持HI信号的逻辑高电平，且反相器107维持OUT信号为低电平，因此保存在CLK 的上升沿所采样DATA的状态。可是，若在CLK信号为高电平的半周期期间将DATA信号驱动到逻辑高电平，如下一时刻T3所示，则当N2导通时N1导通，这使保持器电路111过负荷，以便将HI信号放电到逻辑低电平。反相器107的响应是将OUT信号驱动为高电平，因此改变了输出节点109的状态。因此，输出信号OUT不再反映在CLK的上升沿所采样DATA的状态。

在这点上，本发明人注意到如像本领域技术人员所理解的，已有技术动态电路100展示对建立时间的要求为0(或实际而言，小于0)。这是因为允许在CLK的上升沿甚至之后，DATA从逻辑低电平状态变成逻辑高电平状态，且改变信号OUT的状态，以反映改变后的DATA状态。

CLK信号随后变成低电平，且在时刻T4，DATA信号也被驱动为低电平。P1再次将HI信号预充电为高电平，且OUT信号拉为低电平。在下一时刻T5，当DATA为低电平时，CLK信号再次被确定为高电平，从而N2导通，而N1截止。因此，HI信号未被放电，且OUT信号保持低电平。可是，本领域技术人员应理解，在时刻T5之后的CLK半周期期间任一时刻，将DATA驱动为高电平将使信号HI放电，且使信号OUT被驱动为低电平。

动态电路，如图1为例所示的动态电路100，比为实现相同逻辑评估函数设计的其他电路结构(包括静态实现)要快，因为已将动态电路的输出预先设置(如预充电)为一种逻辑状态。注意到当CLK为低电平时，将HI信号预充电为高电平，以便将OUT信号预充电为低电平。实际上消除了数据建立时间，因为将时钟机制(如P1，N2)与评估逻辑(如N1)集成起来。本领域技术人员也应理解，可用更复杂的评估逻辑(如NAND函数、NOR函数、多输入mux函数)代替动态电路100中所示简单评估逻辑器件N1，而不会对其速度或有关电源限制产生负面影响。

尽管动态电路快，但到目前为止，它们没有提供有关输入DATA信号的锁存机制或OUT信号的寄存机制。如上面所提到的，在起初CLK信号仍为高电平的半周期期间求得低电平值之后，OUT信号从低电平变成高电平，以响应DATA信号从低电平变成高电平。这就是为什么需要流水线逻辑设计者提供工作区来为这些器件提供稳定的输出。一种这样的工作区技术涉及为现有动态电路使用寄存器式输入。另一种工作区技术提供脉冲式时钟信号CLK，其时钟状态期比非时钟状态期短很多。例如，若要减小图2信号CLK 的持续期，使得当DATA的状态变回高电平时，其在时刻T3之前变回到低逻辑状态，则OUT的状态不会从CLK变成高电平的时刻T2的采样状态改变。

但是，上述工作区使集成电路总体上更复杂，因为需要寄存输入和/或产生并分配脉冲式时钟信号。本发明人已认识这些缺陷，因此在复杂的逻辑评估电路内提供一种完整的寄存机制，其采用动态电路原理来提高确定数据输入(或“评估”)的速度。本发明还消除了传统寄存器逻辑所展示的建立时间约束，极大降低对求得数据值的保持时间要求，使保持时间要求与相应时钟信号的时钟状态级分离，从而展示的时钟输出时间比到目前为止提供的有极大减少。现在将参照图3-5描述本发明。

图3是根据本发明示例性实施例实现的包含保持时间降低机制的反相动态寄存器300的示意图。动态逻辑寄存器300的输入部分包括P沟道器件P1和N沟道器件N2，将其配置成一对互补评估器件、以及评估逻辑302，其方式与图1的动态电路100大致相同。在一个实施例中，评估逻辑302包括图2所示的N沟道器件N2。其他实施例中的其他评估逻辑302结构包括P沟道和/或N沟道器件的级联和/或级联配置，以实现逻辑评估函数，如NAND函数、NOR函数、组合的NAND和NOR函数、包括求一个以上数据输入值逻辑的多输入优先级mux，但不受此限制。可是，为清楚起见，下面对根据本发明的动态寄存器300的描述指包含器件N1作为评估逻辑302的实施例的操作。

N1的漏极与预充电节点307连接，且源极与N2的漏极连接。N2的源极与参考电压连接，其通常为接地。通过节点101提供输入时钟信号CLK给P1和N2的栅极，以及给非反相延时单元I1和N沟道器件N6的输入端。在一个实施例中，非反相延时单元I1或“缓冲器”I1包括2个串联的反相器。通过节点303提供输入数据信号DATA给N1的栅极。预充电节点307与N沟道通路(pass)器件N3的栅极连接，且与堆叠式P沟道和N沟道器件P5和N5的栅极连接。预充电节点307也与第一弱保持器电路311连接。保持器电路311包括第一反相器14，其输入与节点307连接，用于接收信号TOP，且其输出与第二反相器13的输入连接。第二反相器13的输出与节点307连接。

延时单元I1的输出与节点304连接，提供信号KIL1。节点304也与通 路器件N3的源极以及反相延时单元12的输入连接。在一个实施例中，反相延时单元包括单个反相器12。在其他实施例中，反相延时单元包括奇数个串联反相器，以提供与设计要求一致的延时。此后，将反相延时单元称为反相器12。反相器12的输出与P沟道器件P3连接。P3的源极与电源电压VDD连接，且P3的漏极与节点306连接，提供信号KIL2。节点306也与N3的漏极和P沟道截断(kill)器件P4的栅极连接。P4的源极与VDD连接，且P4的漏极与P5的源极连接。P5的漏极构成初级(preliminary)输出节点308，提供信号Q。初级输出节点308与第二反相器15的输入以及第二弱保持器电路313连接。第二弱保持器电路313包括反相器16，其输入与节点308连接，用于接收信号Q，且其输出与反相器17的输入连接。反相器17的输出与节点308连接。此外，N5的漏极与节点308连接。反相器15的输出与输出节点315连接，提供输出信号QB。N6的漏极与N5的源极连接，且N6的源极与参考电压连接。输出信号QB提供CLK上升沿采样的输入信号DATA的反相状态。

从操作上而言，与参照图1和2描述的现今动态电路100相比，根据本发明的动态逻辑寄存器300提供与动态或多米诺评估逻辑302集成的反相式寄存功能。反相动态寄存器300需要的针对输入信号DATA的建立时间近似为0，且不需要脉冲式时钟信号CLK。此外，反相动态寄存器300的保持时间要求依赖于采样时DATA的状态。这种数据相关的保持时间要求，如下面更详细讨论的，在级联的多米诺电路应用中是有利的，尤其是前述多米诺级提供一种比相对于CLK的其他输出状态快得多的输出状态。根据本发明，在采样时的DATA为逻辑低电平的第一种情况下，对保持时间的要求缩短，从而可优化前述多米诺电路，以为DATA从低电平转换成高电平提供更快的时钟输出时间。本发明人注意到提供输入信号DATA的前述电路不必为多米诺电路。如上所述，器件P4控制是否允许信号TOP的状态通过输出节点315传送。当信号KIL2变成高电平时，器件P4截止，从而防止高电平通过P5(若由TOP导通)传送到初级输出节点Q。

根据本发明，若当CLK变成高电平时DATA为低逻辑电平，CLK变成高电平后使P4截止的路径得到加速。如上所述，这种状态在级联多米诺结构中十分有用，因为不这样的话，如参照图1和2所作的描述，若CLK变成高电平后DATA回到高电平，则输出信号QB的状态会改变状态。并 且，如本领域技术人员会理解的，对初始采样时为高逻辑电平DATA的保持时间的要求允许正常的DATA评估。

在采样时DATA为逻辑低电平的第一种情况下，节点TOP维持预充电在逻辑高电平。因此，当CLK变成高电平时通路器件N3已导通，且CLK的逻辑高电平通过延时单元11，并通过导通的通路器件N3以使P4迅速截止。如本领域技术人员会理解的，在第一种情况下信号KIL2的实际电压电平近似为VDD减去N3的阈值电压，且该电压电平仍然足以使P4截止，以及防止高电平信号通过P4和P5传送到节点308。因此，该情况下的保持时间要求大部分由通过延时单元11的延时来确定。这是一种有用的情形，即期望具有缩减的保持时间要求。

此外，在采样时DATA为逻辑高电平的第二种情况下，节点TOP“评估”，即当CLK变成高电平时，TOP放电到逻辑低电平。当TOP放电时，通路器件N3截止，迫使通过反相器12和器件P3建立信号KIL2状态的路径，其比第一种情况下的保持时间要求长。此外，注意到即使当TOP部分放电时，也要防止信号KIL1通过N3传送，因为信号KIL1通过器件N3传送所产生的信号KIL2的电压近似等于TOP的电平减去阈值电压。建议通过I1、12和P3的延时之和大于N1对DATA求得高电平值所需要的时间，以便在初级输出信号Q上确立正确的电平。且通过I1的延时只需要长到足以使信号TOP的部分放电迫使让P4截止的路径为KIL1通过12和P3传送以确立KIL2上的电平的通路。

现在参照图4，图4给出了表示图3动态寄存器300操作的时序图400，其中示出了信号CLK，KIL1，DATA，TOP，KIL2，Q和QB信号与时间的关系。为清楚起见，相对逻辑延时没有按比例近似，且忽略了转换时间。

所示例子中，在时刻TO，输出信号QB初始时为逻辑低电平，因此表示反相的初级输出信号Q。同样，在时刻T0，时钟信号CLK为低电平，P1导通，N2截止，因此信号TOP预充电到逻辑高电平。之后器件N3导通，使信号KIL1(即延时的CLK形式)经N3传送到节点306。因此信号KIL2也为低电平，且截断器件P4导通。但由于TOP为高电平，器件P5和N5截止，因此隔离节点308，且保持器313保持Q的状态，因而保持节点315上QB的状态。同样，在此期间，将DATA设置到节点303的高逻辑电平上。

在时刻T1，CLK变成高电平，使P1截止，且N2导通，从而启动信号 TOP到地的放电路径。T1时刻DATA为高电平，因此N1导通，从而TOP经串联的N1和N2放电到逻辑低电平。同样，当T1时刻CLK变为高电平时，器件N6也导通，从而启动节点308到地的放电路径。因为T1时刻TOP变为低电平，因此N5截止，且P5导通。因为P4仍然导通，逻辑高电平经器件P4和P5从VDD传送到节点308，以确立信号Q上的逻辑高电平，因此信号QB上维持逻辑低电平。

但是当T1时刻TOP放电时，通路器件N3截止。可是，CLK的状态不通过延时单元I1、反相器I 2和P3的路径传送，因此P4截止，直到时刻T3。注意到在N3截止后，时刻T2信号KIL1变为高电平，因此阻止高逻辑电平使P4截止，直到T3时刻P3导通。相应地，在图4中将根据本发明的评估窗口401表示为EVAL1，且如上所述，评估窗口401是由经延时单元I1、反相器I2和器件P3的延时之和确定的。

在时刻T4，CLK返回低电平，使P1导通，N2和N6截止，且将TOP预充电到逻辑高电平。因此N3再次导通，使KIL1上的低电平通过N3传送到节点306，从而当CLK上的低电平通过延时单元I1传送至信号KIL1时，在时刻T5再次导通P4。但当T4时刻TOP变为高电平时，P5截止，且N6截止，因此隔离Q，且保持器313维持节点308的状态(逻辑高电平)。因此，QB的状态为Q的相反状态。

在时刻T6，DATA为低电平，且CLK为高电平，因此使N2和N6导通，且P1截止。但由于DATA为低电平，N1保持截止，且保持器311维持TOP上的高电平。因为TOP为高电平，为信号KIL1提供了经N3至节点306的加速截断路径。因此，在时刻T7，CLK的高电平状态经延时单元I1传送到节点304，且KIL1变为高电平。T8时刻KIL 1经N3传送到节点306，因此使P4截止，且阻止高电平经P5传送到节点Q，DATA将返回到高电平。

的确，在时刻T9，DATA返回到高电平，使TOP放电，且N5截止，P5导通。但因为T8时刻KIL2上升为高电平使P4截止，保持器313维持Q上的低电平，也即维持QB上的高电平。相应地，在图4中将根据本发明的第二评估窗口402表示为EVAL2，且如上所述，第二评估窗口402是由经延时单元I1和通路器件N3的延时之和确定的。注意到第二评估窗口402的长度为对DATA上低电平的保持时间要求。

在时刻T10，CLK返回低电平，使P 1导通，N2和N6截止，且再次将 TOP预充电到逻辑高电平。因此，N3再次导通，使KIL 1上的低电平经N3传送到节点306，从而当CLK上的低电平经延时单元I1传送到信号KIL1(在时刻T11)时，在时刻T12再次导通P4，且之后在时刻T12经N3使P4截止。但当在T10时刻TOP为高电平时，P5截止，且N6截止，因此隔离Q，且保持器313保留节点308的状态(逻辑高电平)。因此，QB的状态为Q的相反状态。

在时刻T13-T15反相动态寄存器300的操作与上面讨论的时刻T1-T3的情况大致相同，因此以T13和T15为界限的评估窗口401来展示。

现在参照图5，图5是表示根据本发明示例性实施例的动态寄存输出信号方法的流程图500。

操作从框502开始，其中根据本发明的反相动态寄存器处于预充电状态。即如上面参照图3和4讨论的示例性实施例中，当时钟信号处于第一逻辑状态时预先设置第一节点。例如，在之前描述的示例性实施例中，当CLK信号为低电平时，将提供TOP信号的节点307预充电到高逻辑状态。之后操作转到框503。

在框503中，当时钟信号转换成第二逻辑状态时，求逻辑函数的值，以控制第一节点的逻辑状态。继续上一例子，当时钟信号CLK被断定为高电平时，评估逻辑302根据一个或多个输入数据信号评估逻辑函数。当TOP信号未被放电到低电平状态时，逻辑函数的评估结果为第一状态。当TOP信号被放电到低电平状态时，逻辑函数的评估结果为第二状态。流程转到框505。

在框504中，延时时钟信号CLK以提供截断信号KIL2，其为延时的时钟信号CLK。当框503的逻辑函数评估结果为第一状态时，截断信号得到加速，或比逻辑函数评估结果为第二状态时的短。输入到评估逻辑的数据的评估周期(或保持时间)处于时钟信号与截断信号的工作沿之间。可配置从时钟信号CLK的工作沿到截断信号KIL2的工作沿的延时持续时间，以提供保证逻辑函数评估完成所必需的最小延时。之后流程转到框505。

在框505中，根据在评估周期所确定的第一节点的逻辑状态锁存输出节点的逻辑状态。参照反相动态逻辑寄存器300，若评估周期TOP维持高电平，则输出信号Q锁存为低电平，且若评估周期TOP拉为低电平，则锁存为高电平。之后流程转到框506。

在框506中，在每个评估周期结束与下一评估周期开始之间维持输出节点(如Q信号)的逻辑状态。按这种方式，一旦在每个评估周期结束时确定该逻辑状态，就维持输出Q的状态直到下一评估周期，以保证输出信号Q的完整性而与输入数据信号的波动无关。

在结束框411中，缓冲并反转输出节点Q，以提供互补输出信号QB，它被用来驱动随后输入。

从上面的讨论中可知，本发明提供可配置的动态电路的速度和评估，以及寄存器的数据保持特性。此外，根据本发明的动态逻辑寄存机制，其呈现一0时间要求，一极大减小的保持时间要求和一标称时钟输出时间，因此使它比逻辑评估器后跟着传统寄存器的结构更快。为这里所述截断机制所提供的CLK延时反相只提供十分短的间隔，以允许动态评估器的输出TOP传送到输出端Q。且当在逻辑低电平数据初始采样时，极大降低了对数据输入的保持时间要求。

尽管已参照其中的优选实施例详细描述本发明，其他版本和变化是可能且可考虑的。例如，期望反相动态寄存器简单或复杂。图3所示任何数量节点处可按本领域技术人员所理解的合适方式实现其他合格逻辑。

此外，尽管本发明使用金属氧化物半导体(MOS)型器件来说明一种实现，包括互补MOS器件等，如NMOS和PMOS晶体管，也可以类似方式将它应用于不同或模拟型技术和结构中，如双极性器件等。

最后，本领域中的技术人员应理解他们很容易使用所公开的概念和特定实施例作为设计或修改其他结构的基础，以执行本发明的相同意图，而不偏离本发明的权利要求中定义的本发明的实质和范围。

Claims (14)

1.一种反相动态逻辑寄存器，包括：

一对互补评估器件，响应于时钟信号；

评估逻辑，连接在所述一对互补评估器件之间的预充电节点处，被配置用于根据至少一个输入数据信号评估一逻辑函数，其中所述逻辑函数评估为第一状态或第二状态；

延时逻辑，其与所述时钟信号连接，被配置用于产生截断信号，其中所述截断信号为延时的所述时钟信号，且其中所述时钟与所述截断信号之间的延时包含保持时间，且其中当所述逻辑函数评估为所述第一状态时所述保持时间缩短；以及

锁存逻辑，响应于所述时钟和所述截断信号以及所述预充电节点的状态，被配置用于在所述时钟信号的工作沿与所述截断信号的下一沿之间的评估周期根据所述预充电节点的状态控制输出节点的状态，否则用于使所述输出节点处于三态状况，

其中所述锁存逻辑包括：

第一P沟道拉升器件，其具有接收所述截断信号的栅极，和连接在源电压与第二P沟道器件的源极之间的源极和漏极，其中所述第二P沟道器件具有与所述预充电节点连接的栅极，和与所述输出节点连接的漏极；以及

多个N沟道拉低器件，其连接在所述输出节点与参考电压之间，且由所述时钟信号和所述预充电节点控制。

2.根据权利要求1的反相动态逻辑寄存器，其中所述一对互补评估器件包括：

第三P沟道器件，其具有接收所述时钟信号的栅极，和连接在源电压与所述预充电节点之间的源极和漏极；以及

N沟道器件，其具有接收所述时钟信号的栅极，和连接在所述评估逻辑与参考电压之间的漏极和源极。

3.根据权利要求1的反相动态逻辑寄存器，其中所述评估逻辑包括复杂逻辑电路。

4.根据权利要求1的反相动态逻辑寄存器，其中所述延时逻辑包括：

缓冲器，连接于所述的时钟信号；

一个或多个串联连接的反相器，其位于该缓冲器以及第四P沟道器件的栅极之间，被配置用于当所述逻辑函数评估为所述第二状态时传送所述截断信号，其中所述一个或多个反相器的数量为奇数；和

N沟道通路器件，其位于缓冲器以及所述第四P沟道器件的漏极之间，且由所述预充电节点控制，被配置用于当所述逻辑函数评估为所述第一状态时缩短所述保持时间。

5.根据权利要求1的反相动态逻辑寄存器，还包括输出反相器，其具有与所述输出节点连接的输入端，和与反相后的输出节点连接的输出端。

6.根据权利要求1的反相动态逻辑寄存器，还包括保持器电路，其与所述预充电节点连接，且被配置用于当所述评估逻辑在所述评估周期期间求得所述逻辑函数值为所述第二状态、且所述至少一个输入数据信号之后改变状态时保持所述预充电节点的状态。

7.一种动态寄存器电路，包括：

动态电路，被配置用于当时钟信号为低电平时对第一节点预充电，且被配置用于评估逻辑函数为第一状态或第二状态，以及被配置用于当所述时钟信号变为高电平时，控制第一节点的状态；

延时逻辑，被配置用于接收所述时钟信号，且被配置用于提供截断信号，所述截断信号为延时的所述时钟信号，其中所述时钟信号与所述截断信号之间的延时包含保持时间，且其中当所述逻辑函数评估为所述第一状态时所述保持时间缩短；

锁存电路，其与所述动态电路和所述延时逻辑连接，且被配置用于在始于所述时钟信号变为高电平与止于所述截断信号变为高电平的评估周期期间根据所述第一节点的状态控制输出节点的状态，否则使所述输出节点处于三态状况；以及

保持器电路，其与所述输出节点连接，

其中所述锁存电路包括：

第一P沟道拉升器件，其具有接收所述截断信号的栅极，和连接在源电压与第二P沟道器件的源极之间的源极和漏极，其中所述第二P沟道器件具有与所述第一节点连接的栅极，和与所述输出节点连接的漏极；以及

多个N沟道拉低器件，其连接在所述输出节点与参考电压之间，且由所述时钟信号和所述第一节点控制。

8.根据权利要求7的动态寄存器电路，其中所述动态电路包括：

第三P沟道器件，其具有接收所述时钟信号的栅极，和连接在源电压与所述第一节点之间的源极和漏极，当所述时钟信号为低电平时，其对所述第一节点预充电；

逻辑电路，其与所述第一节点连接，评估所述逻辑函数；以及

N沟道器件，其具有接收所述时钟信号的栅极，和连接在所述逻辑电路与参考电压之间的漏极和源极，以使当所述时钟信号变为高电平时，所述逻辑电路评估所述逻辑函数为所述第二状态。

9.根据权利要求8的动态逻辑寄存器，其中所述延时逻辑包括：

缓冲器，连接于所述的时钟信号；

一个或多个串联连接的反相器，其位于该缓冲器以及第四P沟道器件的栅极之间，被配置用于当所述逻辑函数评估为所述第二状态时传送所述截断信号，其中所述一个或多个反相器的数量为奇数；和

N沟道通路器件，其位于缓冲器以及所述第四P沟道器件的漏极之间，且由所述第一节点控制，被配置用于当所述逻辑函数评估为所述第一状态时缩短所述保持时间。

10.一种动态寄存输出信号的方法，包括：

当时钟信号处于第一逻辑状态时，预先设置第一节点；

当时钟信号转变成第二逻辑状态时，动态评估逻辑函数为第一或第二状态，以控制第一节点的逻辑状态；

延时时钟信号，且提供截断信号，其中截断信号为延时的时钟信号；

当逻辑函数评估为第一状态时，加速截断信号；

根据在始于时钟信号转变成第二逻辑状态与止于截断信号的下一相应转变的评估周期期间确定的第一节点的逻辑状态锁存输出节点的逻辑状态；以及

保持在评估周期之间输出节点的逻辑状态，

其中所述锁存包括：

提供第一P沟道拉升器件，其具有接收所述截断信号的栅极，和连接在源电压与第二P沟道器件的源极之间的源极和漏极，其中所述第二P沟道器件具有与所述第一节点连接的栅极，和与所述输出节点连接的漏极；以及

提供多个N沟道拉低器件，其连接在所述输出节点与参考电压之间，且由所述时钟信号和所述第一节点控制。

11.根据权利要求10的方法，其中所述预设置第一节点包括将第一节点预充电到高电平逻辑状态。

12.根据权利要求10的方法，还包括缓冲并反转输出节点。

13.根据权利要求10的方法，其中所述保持输出节点的逻辑状态包括使输出节点处于三态状况，以及将保持器电路与输出节点连接。

14.根据权利要求10的方法，其中所述加速包括：

缩短时钟信号与截断信号之间的延时时间。

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