CN1667954A - 具有加速估算路径的n多米诺输出闩锁器 - Google Patents

Abstract

一种用来加速N多米诺(domino)闩锁器的估算输出的装置与方法，此装置包括N估算逻辑电路、闩锁逻辑电路、维持逻辑电路以及加速逻辑电路。N估算逻辑电路藉由一预先充电接点耦接于第一P通道装置，根据至少一个输入数据信号估算一逻辑函数。闩锁逻辑电路耦接于并且回应于一时钟信号以及预先充电接点。闩锁逻辑电路在时钟信号的第一边缘与第二边缘之间的估算时段内，根据预先充电接点的状态控制一闩锁接点的状态。闩锁逻辑电路在估算时段之外使闩锁接点呈现三态状况。维持逻辑电路耦接于闩锁接点，在三态状况呈现之时维持闩锁接点状态，并在一互补式闩锁接点提供闩锁接点的互补状态。加速逻辑电路耦接于并且回应于预先充电接点与互补式闩锁接点，并且控制一输出接点的状态。

Description

具有加速估算路径的N多米诺输出闩锁器

本申请案的优先权于2004年4月28日提申的美国申请案10/833493，该申请案内容并入本案中以作为参考。

本申请案与下列审查中美国专利申请案相关，其内容并入本案中以作为参考，其中该等美国专利申请案与本案的授让人相同，并具有至少一与本案发明人相同的发明人。

申请案号	申请日期	发明名称
			10/834900	2004/4/29	P-DOMINO OUTPUT LATCH WITHACCELERATED EVALUATE PATH

技术领域

本发明是关于动态逻辑电路与多米诺逻辑电路，且特别是关于一种具有加速估算路径的N多米诺输出闩锁器。

背景技术

最近几年来，多米诺电路(domino circuit)的使用逐渐频繁，原因是它们在集成电路设计上的速度优势。典型的多米诺输出闩锁器(dominooutput latch)是由三部分组成：1)估算级(evaluation stage)，其中包含一个在半个时钟周期(clock cycle)内预先充电到特定状态的估算接点(evaluation node)。而且这个估算接点的状态可在另外半个时钟周期内，根据估算级内的函数估算逻辑电路(function evaluation logic)的至少一个输入端的状态而改变。2)闩锁级(latching stage)，在一闩锁接点(latch node)闩锁一估算接点所呈现的估算状态(evaluated state)。3)缓冲级(buffering stage)或互补级(inverting stage)，调整闩锁节点的状态，以做为输出信号，供应给后面的逻辑电路。多米诺电路的速度很快，是因为用来产生输出信号的信号(也就是估算接点的状态)已经预先充电(也就是预先设定)到逻辑电位，而且也是因为函数估算逻辑电路只包含一种逻辑装置，也就是N通道装置(N-channel device)或P通道装置(P-channeldevice)。多米诺电路相对于传统互补式金氧半导体(ComplementaryMetal-Oxide Semiconductor，CMOS)静态逻辑电路(static logic)的速度优势，是来自降低的输入电容(input capacitance)、更低的开关临界电压(switching threshold level)、以及没有寄生扩散电容(parasiticdiffusion capacitance)存在于估算逻辑电路的输出端。设计工程师发现多米诺电路特别适合非常高速，以及对反应时间有很严格要求的应用，比如微处理器(microprocessor)与数字信号处理(digital signalprocessing)。

虽然有相对于传统CMOS逻辑电路的速度优势，时下的多米诺闩锁器(domino latch)的数据到输出时间(data-to-output time)是三个阶段的装置延迟(也称为“闸极延迟”(gate delay))总和。其中一个阶段的延迟是来自估算级，另一个阶段的延迟来自闩锁级，最后一个阶段的延迟来自缓冲级。以今日制程在90纳米(nanometer)以下的集成电路而言，每一阶段的闸极延迟大约有15到20微微秒(picoseconds，ps)，结果全部的数据到输出时间大约为45到60ps，相当于今日专为高阶应用而设计的集成电路的1/3个时钟周期。

因此，有需要发展一种新的多米诺闩锁器，其具有上述习知优点，而又具有较短的数据到输出时间。

因此，有必要发展一种具有加速评量路径的多米若诺闩锁器，以满足对反应时间限制严格的需求。

发明内容

根据本发明的一实施例的一种N多米诺闩锁器，包括N估算逻辑电路(evaluation N-logic)、闩锁逻辑电路(latching logic)、维持逻辑电路(keeper logic)以及加速逻辑电路(acceleration logic)。N估算逻辑电路藉由一预先充电接点(pre-charged node)耦接于第一P通道装置，根据至少一个输入数据信号(input data signal)估算一逻辑函数(logicfunction)。闩锁逻辑电路耦接于并且回应于一时钟信号以及预先充电接点。闩锁逻辑电路在时钟信号的第一边缘与第二边缘之间的估算时段(evaluation period)内，根据预先充电接点的状态控制一闩锁接点的状态。闩锁逻辑电路在估算时段之外使闩锁接点呈现三态状况(tri-statecondition)。维持逻辑电路耦接于闩锁接点，于三态状况呈现之时维持闩锁接点状态，并于一互补式闩锁接点(complementary latch node)提供闩锁接点的互补状态(complementary state)。加速逻辑电路耦接于并且回应于预先充电接点与互补式闩锁接点，并且控制一输出接点(output node)的状态。

本发明的又一实施例亦提出一种N多米诺闩锁电路，包括N估算逻辑电路、闩锁逻辑电路、以及加速逻辑电路。N估算逻辑电路藉由一预先充电接点耦接于第一P通道装置，根据至少一个输入数据信号估算一逻辑函数，其中第一P通道装置有一闸极(gate)以接收时钟信号，以及汲极(drain)与源极耦接于一源极(source)电压与预先充电接点之间。闩锁逻辑电路耦接于并且回应于一时钟信号与预先充电接点。闩锁逻辑电路在上述时钟信号的第一边缘与第二边缘之间的估算时段内，根据预先充电接点的状态控制一闩锁接点的状态，并且在估算时段之外使闩锁接点呈现三态状况。亦有维持逻辑电路，用以在三态状况呈现之时维持闩锁接点状态，并在一互补式闩锁接点提供闩锁接点的互补状态。加速逻辑电路耦接于并且回应于预先充电接点与互补式闩锁接点，并且控制一输出接点的状态。

本发明的另一实施例包括一种于N多米诺闩锁电路之内提供加速输出的方法。此方法包括在一时钟信号处于第一逻辑状态时预先设定一预先充电接点；在时钟信号转变为第二逻辑状态时，动态估算一N逻辑函数以控制第一接点的逻辑状态；根据一估算时段之内所决定的预先充电接点的逻辑状态，闩锁一闩锁接点的逻辑状态，估算时段开始于时钟信号转变为第二逻辑状态时，且结束于时钟信号下次转变为第一逻辑状态时；将闩锁接点的逻辑状态予以互补(complement)，以提供一互补式(complementary)闩锁接点；以及在估算时段之内应对预先充电接点的逻辑状态，以加快加速输出的呈现。

为让本发明的上述和其他内容、特征和优点能更明显易懂，下文特举本发明的较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为典型的传统N多米诺输出闩锁器的示意说明图，其说明N-多米诺电路的特性。

图2为图1当中的传统N多米诺输出闩锁器的操作时序图。

图3为根据本发明的一实施例的具有加速估算路径的N多米诺输出闩锁器的示意图。

图4为根据本发明的另一实施例的具有加速估算路径的N多米诺或闩锁器的示意图。

图5为图4当中的N多米诺或闩锁器的操作时序图。

100：传统N多米诺输出闩锁器

101、301、401：估算级

102、302、402：闩锁级

103：缓冲级

104、304、404：半维持电路

105、305、405：弱维持电路

106、306：N估算逻辑电路

107、307：输入接点

108、308、408：时钟接点

109、309、409：预先充电接点

110、310、410：闩锁接点

111、312、412：输出接点

200：时序图

300：具有加速估算路径的N多米诺输出闩锁器

303、403：加速逻辑电路

311、411：互补式闩锁接点

400：具有加速估算路径的N多米诺或闩锁器

406：第一输入接点

407：第二输入接点

500：时序图

具体实施方式

鉴于对速度要求极高的逻辑电路需要更好的多米诺闩锁器(dominolatch)，本发明提出一种具有加速估算路径(accelerated evaluate path)的N多米诺闩锁器(N-domino latch)，可为简单到复杂的逻辑估算函数(logic evaluation function)提供闩锁输出(latched output)，而且比先前技术快上许多，以下将参照图1至图5进行详细说明。当运用在需要以连续多阶段方式进行大量逻辑函数估算的管线(pipeline)或其他高阶架构上时，本发明的一实施例的N多米诺闩锁器可大量提高整体装置的运算速度。

请参阅图1所示，为一个典型的N多米诺输出闩锁器(output latch)100。N多米诺输出闩锁器100包括估算级(evaluation stage)101，其组成元件包括相叠的P通道(P-channel)与N通道(N-channel)装置P1与N1，以及耦接于P1与N1之间的N估算逻辑电路(evaluation N-logic)106。P1的源极(source)耦接于电压源VDD，汲极(drain)耦接于提供信号EQLOB的预先充电接点(pre-charged node)109。N估算逻辑电路106耦接于预先充电接点109以及N1的汲极。N1的源极电位零点。时钟接点(clock node)108提供时钟信号CLK至P1与N1的闸极(gate)。数量至少一个的输入数据信号IN[N:1]经由至少一个的输入接点107输入至N估算逻辑电路106。预先充电接点109耦接于半维持电路(half keeper circuit)104，其组成元件包括反相器(inverter)U4，其输出端耦接于P通道装置P3的闸极。P3的源极耦接于VDD，而P3的汲极则耦接于U4的输入端以及预先充电接点109。

N估算逻辑电路106的组态是根据要在此处估算的逻辑函数而定，要注意的是，如同多米诺电路的设计原则，N估算逻辑电路106包含至少一个N通道装置。举例来说，简单的N多米诺闩锁器100的组成方式，是将一个N通道装置(图中未示)的汲极耦接到预先充电接点109，源极耦接到N1的汲极，并且将闸极耦接到单一的输入信号IN1。另一个例子，N多米诺双输入(2-input)或闩锁器(OR latch)的组成方式，是用两个输入信号IN1与IN2驱动两个平行的N通道装置(图中未示)的闸极。N多米诺双输入及闩锁器(AND latch)的组成方式，是用两个输入信号IN1与IN2驱动两个相叠的N通道装置(图中未示)的闸极，依此类推。

估算级101耦接于闩锁级(latching stage)102，后者包含相叠的P通道与N通道装置P2、N2与N3。P2的源极耦接于源极电压VDD，P2的汲极耦接于N2的汲极，构成提供闩锁信号(latch signal)Q的闩锁接点110。N2的源极耦接于N3的汲极，N3的源极则电位零点。N2的闸极耦接于时钟接点108，P2和N3的闸极耦接于预先充电接点109。

闩锁级102耦接于缓冲级(buffering stage)103，后者包含反相器U1。U1的输入端耦接于闩锁接点110，以及由反相器U2和U3组成的弱维持电路(weak keeper circuit)105。U2的输入端耦接于闩锁接点110与U3的输出端。U2的输出端则耦接于U3的输入端。缓冲级103的输出端构成提供输出信号EQUALB的输出接点111。虽然本实施例的N多米诺输出闩锁器的缓冲级103采用反相器U1，熟悉本发明所属技术领域者应该了解，U1可用非互补的缓冲器代替，以提供适当的输出状态给后续的逻辑电路。

熟悉本发明所属技术领域者应该了解，图1所示的N多米诺输出闩锁器100，通常是用做一系列多米诺阶段(domino stage)的最后一个阶段，而且所有阶段的输出都会在时钟信号CLK的同一个周期当中完成估算。此外，熟悉本发明所属技术领域者也应该了解，将输出信号耦接至接点107的上一个多米诺阶段可能只包含一个类似估算级101的估算级，此时就不需要在此技术领域通称为“接脚”(footer)的N通道装置N1。因此，“无接脚”(footless)组态的N多米诺输出闩锁器100不会包含N1。

现在请参阅图2所示，图2绘示图1的N多米诺输出闩锁器100的操作时序图200，其中包含信号CLK、IN[N:1]、EQLOB、Q以及EQUALB跟随时间的变化。在时间点T0，时钟信号CLK处于逻辑低电位，N1关闭而P1导通，使信号EQLOB预先充电到逻辑高电位，以准备在CLK的上升缘(risingedge)估算信号IN[N:1]。在时钟信号CLK处于逻辑低电位的半个周期中，装置N3导通而P2与N2关闭，使得闩锁接点110呈现三态状况(tri-statecondition)。因此，当闩锁接点110呈现三态状况，信号Q会被弱维持电路105维持在前一个状态，也就是时序图200当中所绘示的逻辑低电位。如此一来，在输出接点111的信号EQUALB会处于逻辑高电位。信号IN[N:1]通常在时钟信号CLK处于逻辑低电位的半个周期当中，也处于逻辑低电位，正如时间点T0所示，其原因就如同上面的讨论，如图1绘示的多米诺电路100通常使用串接方式，前一个多米诺电路的输出信号就是下一个电路的输入信号。于是在时间点T1，因为信号IN[N:1]处于逻辑低电位，N估算逻辑电路106之内的N通道装置会全部关闭。以下为了方便解说本发明，数量至少在一个以上的输入信号IN[N:1]会被视为单一输入信号IN1，它在上升至逻辑高电位时，会使N估算逻辑电路106所实施的逻辑函数被估算为真值(true)。

在下一个时间点T1，时钟信号CLK上升至逻辑高电位，使得N1与N2导通，P1关闭。由于信号IN[N:1]在时间点T1处于逻辑低电位，N估算逻辑电路106之内的N通道装置会全部关闭，使信号EQLOB不受N估算逻辑电路106驱动。不过在此时，半维持电路104会维持信号EQLOB的逻辑高电位。如果在时钟信号CLK处于逻辑高电位的半个周期当中，输入信号IN[N:1]之中有任何一个被驱动至使得N估算逻辑电路106将逻辑函数估算为真值的电位，如后面的时间点T2所示，N估算逻辑电路106所包含的至少一个N通道装置会导通，N1也会导通，引起半维持电路104过载(overpower)，导致信号EQLOB经由N估算逻辑电路106与N1放电至逻辑低电位，就如时间点T3所示。前面提到过的闸极延迟(gate delay)的一个阶段，是来自N估算逻辑电路106。

当信号EQLOB放电(或称为“估算”)时，N3会关闭而P2会导通，使闩锁信号Q上升至逻辑高电位，就如时间点T4所示。当信号EQLOB的状态推进到信号Q时，闩锁级102会造成第二阶段的闸极延迟。

反相器U1回应于信号Q以驱动输出信号EQUALB至逻辑低电位，如时间点T5所示。当闩锁信号Q的状态透过反相器U1传达至输出信号EQUALB，缓冲级103会造成第三阶段的闸极延迟。

多米诺电路通常是串接的，所以输入信号IN[N:1]可在信号CLK升高之后与降回低电位之前的任何时间设立为高电位。在信号CLK升高之后与降回低电位之前的这一段时间，在本发明所属的技术领域里称为“估算时段”(evaluation period)。

接下来，信号CLK下降为低电位，输入信号IN[N:1]也下降到低电位。P1再度将信号EQLOB预先充电为高电位，而闩锁接点110出现三态状况。弱维持电路105会维持信号Q的状态，同时反相器U1会提供信号Q的互补状态给信号EQUALB。

在接下来的时间点T6，信号CLK再度设立为逻辑高电位，而输入信号IN[N:1]处于逻辑低电位，所以N1全导通，然而N估算逻辑电路106并不会进行估算。因此信号EQLOB不会放电，这样会提供一条经过装置N2与N3，最后通往电位零点的放电路径给信号Q。信号Q在时间点T7下降到低电位，信号EQUALB会在时间点T8上升到高电位。不过，熟悉本发明所属技术领域者应该知道，在时间点T6之后的时钟信号CLK的半个周期中的任何一个时刻，将输入信号IN[N:1]驱动至一个正确组合，使得N估算逻辑电路106的逻辑函数估算为真值，将导致信号EQLOB放电，而且会使信号Q升上高电位，同时使信号EQUALB降为低电位。

如图1的N多米诺输出闩锁器100所例示的多米诺电路，速度比其他相同功能的电路更快，其中包括静态电路在内。原因包括多米诺电路的输出是预先设定(例如预先充电)至一个逻辑状态，N估算逻辑电路106的输入电容较低，开关临界电压(switching threshold level)较低，而且N估算逻辑电路106的输出端不含寄生扩散电容(parasitic diffusioncapacitance)。数据设定时间(data setup time)几乎不存在，原因是计时机制(例如P1和N1)以及N估算逻辑电路106就整合在估算级101之内。在本发明所属技术领域具有通常技术者应该知道，可以用更加复杂的估算逻辑电路(例如多输入端的多工器(mux))充做N多米诺输出闩锁器100的N估算逻辑电路106，而不会对它的速度或相关功率限制有不良影响。

虽然多米诺输出闩锁器的速度很快，但是在保持速度的同时，也需要大量缩短N多米诺输出闩锁器100的数据到输出时间(data-to-outputtime)。如图2所示，目前的N多米诺输出闩锁器100的数据到输出时间是三阶段的闸极延迟相加的结果，其中一个阶段来自估算级101，一个阶段来自闩锁级102，第三个阶段来自缓冲级103。因此，本发明提出一种具有加速估算路径的N多米诺输出闩锁器，与传统的N多米诺输出闩锁器100相比之下，可缩短大约三分之一的数据到输出时间。以下将参照图3至图5，解说此种具有加速估算路径的N多米诺输出闩锁器的一个实施例。

请参阅图3所示，为本发明所提出的N多米诺输出闩锁器的一个实施例(标示为300)。如同图1之中的传统N多米诺输出闩锁器100，N多米诺输出闩锁器300有一个估算级301，其组成元件包括相叠的P通道装置P1和N通道装置N1，以及耦接于装置P1与N1之间的N估算逻辑电路306。P1的源极耦接于电压源VDD，汲极耦接至提供信号EQLOB的预先充电接点309。N估算逻辑电路306耦接于预先充电接点309以及N1的汲极。N1的源极电位零点。时钟信号CLK经由时钟接点308输入至P1与N1的闸极。数量为至少一个的输入数据信号IN[N:1]经由至少一个的输入接点307输入至N估算逻辑电路306。预先充电接点309耦接于半维持电路304，后者包含反相器U4，U4的输出端耦接于P通道装置P3的闸极。P3的源极耦接于VDD，P3的汲极耦接于U4的输入端以及预先充电接点309。

和之前对于图1的N多米诺闩锁器100的讨论大同小异，N估算逻辑电路306的组态是根据要在其上估算的逻辑函数而决定，依据多米诺电路的设计原理，N估算逻辑电路306包含至少一个N通道装置。举例来说，简单的N多米诺闩锁器300的组成方式，是将一个N通道装置(图中未示)的汲极耦接到预先充电接点309，源极耦接到P1的汲极，并且将闸极耦接到单一的输入信号IN1。另一个例子，N多米诺双输入或闩锁器的组成方式，是用两个输入信号IN1与IN2驱动两个平行的N通道装置(图中未示)的闸极。以下将参照图4讨论这样的一个装置。而N多米诺双输入及闩锁器的组成方式，是用两个输入信号IN1与IN2驱动两个相叠的N通道装置(图中未示)的闸极。依此类推。

估算级301耦接于闩锁级302，后者包含相叠的P通道与N通道装置P2、N2与N3。P2的源极耦接于源极电压VDD，P2的汲极耦接于N2的汲极，构成提供闩锁信号Q的闩锁接点310。N2的源极耦接于N3的汲极，而N3的源极电位零点。N2的闸极耦接于时钟接点308，P2与N3的闸极皆耦接于预先充电接点309。

闩锁接点310耦接于弱维持电路305，后者包含反相器U2与U3。U3的输入端耦接于闩锁接点310以及U2的输出端。U3的输出端耦接于U2的输入端，构成提供互补式闩锁信号QB的互补式闩锁接点311。

与先前的N多米诺输出闩锁器不同的是，本实施例的估算级301和闩锁级302皆耦接于加速逻辑电路303。本实施例的加速逻辑电路303包含反及闸(NAND gate)U1。U1的第一输入端耦接于互补式闩锁接点311，而U1的第二输入端耦接于预先充电接点309。加速逻辑电路303的输出端构成提供输出信号EQUALB的输出接点312。虽然本实施例在加速逻辑电路303之内采用有两个输入端的反及闸U1，实际上也可以采用别种逻辑装置，例如反或闸(NOR gate)、互斥或闸(exclusive-OR gate)等等，或使用两个以上的输入端，以接收更多输入信号。

N多米诺输出闩锁器300的典型应用，是做为一系列多米诺阶段的最后一个阶段，其中每一阶段的输出都在时钟信号CLK的同一个周期当中完成估算。此外，如同图1所示的N多米诺输出闩锁器100，熟悉本发明所属技术领域者应当明了，将输出信号耦接于接点307的前一个多米诺阶段，可以仅包含一个类似估算级301的估算级，如此就不需要接脚装置N1。所以，除了本实施例之外，本发明也包含不用接脚装置N1的实施例。

在本实施例中，N多米诺闩锁器300的加速估算路径的组成方式，是将预先充电接点309直接连接于加速逻辑电路303，藉此绕过闩锁级302，以去除当N估算逻辑电路306估算为真值，使预先充电接点309降至逻辑低电位时，闩锁级302所造成的闸极延迟。

图4绘示本发明的另一个实施例，也就是具有加速估算路径的N多米诺或闩锁器400。只要将元件符号开头的数字“4”换成“3”，N多米诺或闩锁器400的组成元件就和图3绘示的N多米诺输出闩锁器300的对应元件完全一致。此外，图3当中的N多米诺输出闩锁器300的N估算逻辑电路306改成以两个平行的N通道装置N4与N5来实现，可在估算时段内估算接收两个输入的或函数。第一输入接点406耦接于N4的闸极，提供第一输入信号IN1，而第二输入接点407耦接于N5的闸极，提供第二输入信号IN2。假如在估算时段内，两个输入信号IN1与IN2其中有任何一个设立为逻辑高电位，电路所实施的或函数就会估算为真值，预先充电接点409就会经由因为高电位的输入信号而导通的N通道装置N4或N5，以及N1而放电。要注意的是，除了本实施例的两个N通道装置之外，也可以采用更多平行的N通道装置，以实现有更多输入高的或输出闩锁器，如此并不会对数据到输出时间产生不利影响。下面将参阅图5所示，说明N多米诺双输入或闩锁器400的操作情形。

图5所示为N多米诺双输入或闩锁器400的操作时序图500，其中包含信号CLK、IN1、IN2、EQLOB、Q、QB以及EQUALB随着时间的变化。在时间点T0，时钟信号CLK处于低电位，N1关闭而P1导通，导致信号EQLOB充电至逻辑高电位，以准备在信号CLK的上升缘估算输入信号IN1与IN2。在信号CLK处于低电位的半个周期当中，装置N3导通而装置P2与N2关闭，使得闩锁接点410呈现三态状况。因此，当闩锁接点410处于三态状况，弱维持电路405会将信号Q维持在前一个状态，也就是时序图500当中所绘示的逻辑低电位，同时弱维持电路405也会将信号Q的互补信号QB维持在逻辑高电位。如此一来，由于信号EQLOB与QB都处于高电位，位在输出接点412的信号EQUALB会处于逻辑低电位。在信号CLK处于低电位的半个周期当中，输入信号IN1与IN2通常也处于低电位，正如时间点T0所示。因此在时间点T1，由于输入信号IN1与IN2都处于逻辑低电位，装置N4与N5都会关闭。

在接下来的时间点T1，在时钟信号CLK的第一个边缘时，时钟信号CLK设立为逻辑高电位，使得N1与N2导通而P1关闭。由于时间点T1之时两个输入信号IN1与IN2都处于低电位，装置N4与N5都是关闭着，于是N4与N5不会驱动信号EQLOB到低电位。在这个时刻，半维持电路404会将信号EQLOB维持在高电位。如果在信号CLK处于高电位的半个周期当中，输入信号IN1与IN2其中有任何一个，或两个都设立为高电位，就会使对应的N通道装置N4或N5导通，因而估算本实施例的电路所实施的或函数。在时间点T2，输入信号IN1处于高电位，而IN2仍然停留在低电位，因此N5仍然关闭，此时信号EQLOB会经由N4与N1通往电位零点的路径放电，造成半维持电路404过载，导致信号EQLOB放电为逻辑低电位，如同时间点T3所示。此时估算级401会造成第一阶段的闸极延迟。

当信号EQLOB放电(或“估算”)时，N3会关闭而P2会导通，闩锁信号Q会上升至逻辑高电位，如时间点T4所示。原本在这个时候，当信号EQLOB的状态推进到信号Q时，闩锁级402会造成另一个阶段的闸极延迟，就如时间点T4所示。但是和传统的N多米诺输出闩锁器100不同，因为本发明提出的加速估算路径在估算时段绕过了闩锁级402，使信号EQLOB得以直接驱动加速逻辑电路403的第二输入端，使输出信号EQUALB在时间点T4也升上逻辑高电位。结果，本实施例在估算时只会出现两阶段的闸极延迟，和传统的N多米诺输出闩锁器100相比之下，降低了三分之一的数据到输出时间。

在时间点T5，互补式闩锁信号QB下降到低电位，如此可保证输出信号EQUALB在信号EQLOB预先充电时会保持在高电位。

如同在图2的相关说明中所提到的，由于多米诺电路通常使用串接方式，输入信号IN1与IN2可能在时钟信号CLK升高之后与降回低电位之前的估算时段之内的任何时刻设立为高电位。

在信号CLK的第二个边缘时，信号CLK会降为逻辑低电位，而且第一输入信号IN1也会降低。P1会再度将信号EQLOB预先充电到高电位，闩锁接点410则处于三态状况。弱维持电路405会维持信号Q与QB的状态，使得输出信号EQUALB的状态因为信号EQLOB处于逻辑高电位而得以维持，进而允许信号QB控制输出信号EQUALB的状态。

在接下来的时间点T6，信号CLK再度升上高电位，而输入信号IN1与IN2都处于低电位，所以N1导通，而N4与N5都关闭。因此信号EQLOB不会放电，如此会提供给信号Q一条经由装置N2与N3到达电位零点的放电路径。随着信号Q在时间点T7降至低电位，信号QB会在时间点T8升上高电位。而且因为信号EQLOB与QB皆处于高电位，输出信号EQUALB会在时间点T9被驱动至逻辑低电位。其中要注意的是，如果在时间点T6之后的时钟信号CLK的半个周期当中的任何时刻，将输入信号IN1与IN2的其中之一或两者都驱动至高电位，会造成信号EQLOB放电，而导致信号EQUALB升上高电位。

本发明的目的之一是降低N多米诺输出闩锁器在估算时的数据到输出时间。原因就如之前提到的，N多米诺输出闩锁器通常是用做一连串多米诺电路的最后一个阶段，因此在信号CLK的半个周期的估算时段之内，也就是在上述的半个周期的两个信号边缘之间，会因为输入信号的状态变动，而造成N多米诺输出闩锁器的估算在很晚才完成。而本发明提出的N多米诺输出闩锁器，消除了传统N多米诺闩锁器在估算时来自于闩锁级的闸极延迟，因此可大幅加快整体装置的速度。

除了上面的较佳实施例与相关的详细说明之外，本发明亦包括其他可能的实施例与变化。举例来说，N估算逻辑电路可以视需要采用从极简单到极复杂的设计，而且可以用熟悉本发明所属技术领域者所知的任一适当方式加以实现。除此之外，虽然本发明的实施例采用金氧半导体，包含互补式金氧半晶体管装置，例如NMOS与PMOS晶体管，本发明的实施例亦可采用其他不同或相似的技术与型态加以实现，例如采用双载子(bipolar)装置，诸如此类。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (16)

1、一种N多米诺闩锁器，其特征在于其包括：

一N估算逻辑电路，藉由一预先充电接点耦接于一第一P通道装置，根据至少一个输入数据信号估算一逻辑函数；

一闩锁逻辑电路，耦接于并且回应于一时钟信号以及该预先充电接点，于该时钟信号的一第一边缘与一第二边缘之间的一估算时段内，根据该预先充电接点的状态控制一闩锁接点的状态，并在该估算时段之外使该闩锁接点呈现一三态状况；

一维持逻辑电路，耦接于该闩锁接点，于该三态状况呈现之时维持该闩锁接点的状态，并在一互补式闩锁接点提供该闩锁接点的互补状态；以及

一加速逻辑电路，耦接于并且回应于该预先充电接点与该互补式闩锁接点，并控制一输出接点的状态。

2、根据权利要求1所述的N多米诺闩锁器，其特征在于其中所述的第一P通道装置包括：

一闸极，用以接收该时钟信号；以及

一汲极与一源极，耦接于一源极电压与该预先充电接点之间。

3、根据权利要求1所述的N多米诺闩锁器，其特征在于其中所述的N估算逻辑电路会在该逻辑函数估算为真值时驱动该预先充电接点至一逻辑低电位。

4、根据权利要求1所述的N多米诺闩锁器，其特征在于其中所述的闩锁逻辑电路包括：

一第二P通道装置，具有一第一闸极耦接于该预先充电接点，并且具有一第一源极与一第一汲极耦接于一源极电压与该闩锁接点之间；

一第一N通道装置，具有一第二闸极以接收该时钟信号，并且具有一第二源极与一第二汲极耦接于该闩锁接点与与该预先充电接点之间；和

一第二N通道装置，具有一第三闸极耦接于该预先充电接点，并且具有一第三源极与一第三汲极耦接于该预先充电接点与一电位零点之间。

5、根据权利要求1所述的N多米诺闩锁器，其特征在于其中所述的维持逻辑电路包括：

一第一反相器，具有一第一输入端耦接于该闩锁接点，并且具有一第一输出端耦接于该互补式闩锁接点；以及

一第二反相器，具有一第二输入端耦接于该互补式闩锁接点，并且具有一第二输出端耦接于该闩锁接点。

6、根据权利要求1所述的N多米诺闩锁器，其特征在于其更包括：

一第一N通道装置，具有一第一闸极以接收该时钟信号，并且具有一第一源极与一第一汲极耦接于该N估算逻辑电路与一电位零点之间。

7、根据权利要求6所述的N多米诺闩锁器，其特征在于其中所述的N估算逻辑电路包括：

一第二N通道装置，具有一第二闸极以接收一第一输入信号，并且具有一第二源极与一第二汲极耦接于该预先充电接点与该第一N通道装置之间；以及

一第三N通道装置，具有一第三闸极以接收一第二输入信号，并且具有一第三源极与一第三汲极耦接于该预先充电接点与该第一N通道装置之间。

8、一种N多米诺闩锁电路，其特征在于其包括：

一N估算逻辑电路，藉由一预先充电接点耦接于一第一P通道装置，根据至少一个输入数据信号估算一逻辑函数，该第一P通道装置包括：

一闸极，以接收该时钟信号；以及

一汲极与一源极，耦接于一源极电压与该预先充电接点之间；

一闩锁逻辑电路，耦接于并且回应于该时钟信号以及该预先充电接点，于该时钟信号的一第一边缘与一第二边缘之间的一估算时段内，根据该预先充电接点的状态控制一闩锁接点的状态，并于该估算时段之外使该闩锁接点呈现一三态状况，在此一维持逻辑电路于该三态状况呈现之时维持该闩锁接点的状态，并且于一互补式闩锁接点提供该闩锁接点的互补状态；以及

一加速逻辑电路，耦接于并且回应于该预先充电接点与该互补式闩锁接点，控制一输出接点的状态。

9、根据权利要求8所述的N多米诺闩锁电路，其特征在于其中所述的N估算逻辑电路会在该逻辑函数估算为真值时驱动该预先充电接点至一逻辑低电位。

10、根据权利要求8所述的N多米诺闩锁电路，其特征在于其中所述的闩锁逻辑电路包括：

一第二P通道装置，具有一第一闸极耦接于该预先充电接点，并且具有一第一源极与一第一汲极耦接于一源极电压与该闩锁接点之间；

一第一N通道装置，具有一第二闸极以接收该时钟信号，并且具有一第二源极与一第二汲极耦接于该闩锁接点与与该预先充电接点之间；和

一第二N通道装置，具有一第三闸极耦接于该预先充电接点，并且具有一第三源极与一第三汲极耦接于该预先充电接点与一电位零点之间。

11、根据权利要求8所述的N多米诺闩锁电路，其特征在于其中所述的维持逻辑电路包括：

一第一反相器，具有一第一输入端耦接于该闩锁接点，并且具有一第一输出端耦接于该互补式闩锁接点；以及

一第二反相器，具有一第二输入端耦接于该互补式闩锁接点，并且具有一第二输出端耦接于该闩锁接点。

12、根据权利要求8所述的N多米诺闩锁电路，其特征在于其更包括：

一第一N通道装置，具有一第一闸极以接收该时钟信号，并且具有一第一源极与一第一汲极耦接于该N估算逻辑电路与一电位零点之间。

13、根据权利要求12所述的N多米诺闩锁电路，其特征在于其中所述的N估算逻辑电路包括：

一第二N通道装置，具有一第二闸极以接收一第一输入信号，并且具有一第二源极与一第二汲极耦接于该预先充电接点与该第一N通道装置之间；以及

一第三N通道装置，具有一第三闸极以接收一第二输入信号，并且具有一第三源极与一第三汲极耦接于该预先充电接点与该第一N通道装置之间。

14、一种在多米诺闩锁电路之内提供加速输出的方法，其特征在于其包括：

在一时钟信号处于一第一逻辑状态时预先设定一预先充电接点；

在该时钟信号转变为一第二逻辑状态时，动态估算一N逻辑函数以控制该第一接点的逻辑状态；

根据在一估算时段之内所决定的该预先充电接点的逻辑状态，闩锁一闩锁接点的逻辑状态，其中该估算时段开始于该时钟信号转变为该第二逻辑状态时，且结束于该时钟信号下次转变为该第一逻辑状态时；

将该闩锁接点的逻辑状态互补，以提供一互补式闩锁接点；以及

在该估算时段之内应对该预先充电接点的逻辑状态，以加快呈现一加速输出。

15、根据权利要求14所述的于N多米诺闩锁电路之内提供加速输出的方法，其特征在于其中预先设定该预先充电接点的步骤更包括：

预先充电该预先充电接点至一逻辑高电位。

16、根据权利要求14所述的于N多米诺闩锁电路之内提供加速输出的方法，其特征在于其更包括：

使该闩锁接点呈现一三态状况，并耦接一维持电路与该闩锁接点，以维持该闩锁接点的逻辑状态。

Images