JP3533357B2 - 論理演算機能を備えた半導体集積回路 - Google Patents
論理演算機能を備えた半導体集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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Description
【０００１】
【発明の属する技術分野】本発明は、プロセッサなどの
半導体集積回路に関し、特に、論理演算結果を示す信号
を保持するキーパ回路を有する半導体集積回路に関す
る。
半導体集積回路に関し、特に、論理演算結果を示す信号
を保持するキーパ回路を有する半導体集積回路に関す
る。
【０００２】
【従来の技術】半導体集積回路の内部には、入力信号の
論理に応じて論理が動的に変化する、いわゆるダイナミ
ック・ノードと呼ばれるノードが存在する。この種のノ
ードには、論理が意図せずに変化しないようにキーパ回
路が接続されることが多い。
論理に応じて論理が動的に変化する、いわゆるダイナミ
ック・ノードと呼ばれるノードが存在する。この種のノ
ードには、論理が意図せずに変化しないようにキーパ回
路が接続されることが多い。
【０００３】図９は従来のキーパ回路を示す回路図であ
り、PMOSトランジスタＱ51でキーパ回路を構成する例を
示している。図９のキーパ回路は、インバータＩＶ51の
入出力端に接続されており、インバータＩＶ51の出力が
ローレベルになると、インバータＩＶ51の入力をハイレ
ベルに保持する。
り、PMOSトランジスタＱ51でキーパ回路を構成する例を
示している。図９のキーパ回路は、インバータＩＶ51の
入出力端に接続されており、インバータＩＶ51の出力が
ローレベルになると、インバータＩＶ51の入力をハイレ
ベルに保持する。
【０００４】
【発明が解決しようとする課題】しかしながら、図９の
回路は、インバータＩＶ51の入力がハイレベルからロー
レベルに変化するとき、PMOSトランジスタＱ51はハイレ
ベルを保持しようとするため、インバータＩＶ51の出力
論理がローレベルになるまでに時間がかかるという問題
がある。また、PMOSトランジスタＱ51のドライブ能力が
十分に大きい場合には、インバータＩＶ51の出力論理が
ローレベルにならないおそれもある。
回路は、インバータＩＶ51の入力がハイレベルからロー
レベルに変化するとき、PMOSトランジスタＱ51はハイレ
ベルを保持しようとするため、インバータＩＶ51の出力
論理がローレベルになるまでに時間がかかるという問題
がある。また、PMOSトランジスタＱ51のドライブ能力が
十分に大きい場合には、インバータＩＶ51の出力論理が
ローレベルにならないおそれもある。
【０００５】一方、図１０はノア演算回路５１，５２の
出力端子にPMOSトランジスタＱ52，Ｑ53からなるキーパ
回路を接続した従来例を示す回路図であり、特願平9-16
6216号の図１に開示されている回路図である。図１０の
PMOSトランジスタＱ52，Ｑ53は、インバータＩＶ52，Ｉ
Ｖ53の入出力端子間に接続され、インバータＩＶ52，Ｉ
Ｖ53の出力がローレベルになると、PMOSトランジスタＱ
52，Ｑ53がオンしてインバータＩＶ52，ＩＶ53の入力を
ハイレベルに保持する。
出力端子にPMOSトランジスタＱ52，Ｑ53からなるキーパ
回路を接続した従来例を示す回路図であり、特願平9-16
6216号の図１に開示されている回路図である。図１０の
PMOSトランジスタＱ52，Ｑ53は、インバータＩＶ52，Ｉ
Ｖ53の入出力端子間に接続され、インバータＩＶ52，Ｉ
Ｖ53の出力がローレベルになると、PMOSトランジスタＱ
52，Ｑ53がオンしてインバータＩＶ52，ＩＶ53の入力を
ハイレベルに保持する。
【０００６】図１０の回路の場合も、図９の回路と同様
に、入力信号の論理が変化したときに、インバータＩＶ
52，ＩＶ53の出力信号の論理が変化するまでに時間がか
かるという問題があり、PMOSトランジスタＱ52，Ｑ53の
ドライブ能力が大きすぎると、入力信号の論理が変化し
ても、インバータＩＶ52，ＩＶ53の出力信号の論理が変
化しないおそれがある。
に、入力信号の論理が変化したときに、インバータＩＶ
52，ＩＶ53の出力信号の論理が変化するまでに時間がか
かるという問題があり、PMOSトランジスタＱ52，Ｑ53の
ドライブ能力が大きすぎると、入力信号の論理が変化し
ても、インバータＩＶ52，ＩＶ53の出力信号の論理が変
化しないおそれがある。
【０００７】一方、図１１はISSCC'98で発表された回路
図である("A 1.0GHz Single-Issure64bit Power PC Int
eger Processor" J. Silberman, et. al, IBM Austin R
esearch Lab. ISSCC Session FP 15.1, Slide Suppleme
nt)。
図である("A 1.0GHz Single-Issure64bit Power PC Int
eger Processor" J. Silberman, et. al, IBM Austin R
esearch Lab. ISSCC Session FP 15.1, Slide Suppleme
nt)。
【０００８】図１１の回路は、NANDゲートＧ51，Ｇ52の
代わりに、直列接続されたPMOSトランジスタＱ54とNMOS
トランジスタＱ55とをノア演算回路５１，５２の後段に
新たに設けている点で、図１０の回路と異なる。
代わりに、直列接続されたPMOSトランジスタＱ54とNMOS
トランジスタＱ55とをノア演算回路５１，５２の後段に
新たに設けている点で、図１０の回路と異なる。
【０００９】図１１の回路も、PMOSトランジスタＱ52か
らなるキーパ回路を備えており、図１０と同様の問題が
生じる。
らなるキーパ回路を備えており、図１０と同様の問題が
生じる。
【００１０】一方、図１２は、２つの入力信号間でノア
演算を行った結果とナンド演算を行った結果とを出力す
るデュアルレールの回路図である。図１２の回路は、並
列接続されてノア演算を行う２つのNMOSトランジスタＱ
56，Ｑ57と、直列接続されてナンド演算を行う２つのNM
OSトランジスタＱ58，Ｑ59と、トランジスタＱ56，Ｑ57
のドレイン端子とトランジスタＱ58のドレイン端子とに
接続され互いにたすき掛けされたPMOSトランジスタＱ6
0，Ｑ61とを有する。
演算を行った結果とナンド演算を行った結果とを出力す
るデュアルレールの回路図である。図１２の回路は、並
列接続されてノア演算を行う２つのNMOSトランジスタＱ
56，Ｑ57と、直列接続されてナンド演算を行う２つのNM
OSトランジスタＱ58，Ｑ59と、トランジスタＱ56，Ｑ57
のドレイン端子とトランジスタＱ58のドレイン端子とに
接続され互いにたすき掛けされたPMOSトランジスタＱ6
0，Ｑ61とを有する。
【００１１】PMOSトランジスタＱ60，Ｑ61は、トランジ
スタＱ56，Ｑ57，Ｑ58の各ドレイン電圧の変動を防止す
るキーパ回路として作用する。
スタＱ56，Ｑ57，Ｑ58の各ドレイン電圧の変動を防止す
るキーパ回路として作用する。
【００１２】しかしながら、図１２の回路は、入力信号
の論理が変化して、それに伴ってトランジスタＱ56，Ｑ
57，Ｑ58の各ドレイン電圧が変化しようとしたときに、
PMOSトランジスタＱ60，Ｑ61はその変化を妨げる方向に
動作するため、出力信号の論理が変化するまでに時間が
かかるという問題があり、PMOSトランジスタＱ60，Ｑ61
のドライブ能力が高い場合には、出力論理が変化しない
おそれもある。
の論理が変化して、それに伴ってトランジスタＱ56，Ｑ
57，Ｑ58の各ドレイン電圧が変化しようとしたときに、
PMOSトランジスタＱ60，Ｑ61はその変化を妨げる方向に
動作するため、出力信号の論理が変化するまでに時間が
かかるという問題があり、PMOSトランジスタＱ60，Ｑ61
のドライブ能力が高い場合には、出力論理が変化しない
おそれもある。
【００１３】一方、図１３は２つの入力信号間でノア演
算を行った結果を示す信号とナンド演算を行った結果を
示す信号とを保持するラッチ負荷回路５３を有する半導
体集積回路の回路図である。
算を行った結果を示す信号とナンド演算を行った結果を
示す信号とを保持するラッチ負荷回路５３を有する半導
体集積回路の回路図である。
【００１４】図１３のラッチ負荷回路５３は、電源端子
とトランジスタＱ57のドレイン端子との間に直列接続さ
れたトランジスタＱ60，Ｑ62と、電源端子とトランジス
タＱ58のドレイン端子との間に直列接続されたトランジ
スタＱ61，Ｑ63と、トランジスタＱ62，Ｑ63のソース端
子間に接続されたトランジスタＱ64とを有する。
とトランジスタＱ57のドレイン端子との間に直列接続さ
れたトランジスタＱ60，Ｑ62と、電源端子とトランジス
タＱ58のドレイン端子との間に直列接続されたトランジ
スタＱ61，Ｑ63と、トランジスタＱ62，Ｑ63のソース端
子間に接続されたトランジスタＱ64とを有する。
【００１５】トランジスタＱ60，Ｑ61は互いにたすき掛
けされ、かつ、トランジスタＱ62，Ｑ63は互いにたすき
掛けされている。
けされ、かつ、トランジスタＱ62，Ｑ63は互いにたすき
掛けされている。
【００１６】トランジスタＱ60とトランジスタＱ62との
接続点ＣＮ１から入力信号のノア演算結果が出力され、
トランジスタＱ61とトランジスタＱ63との接続点ＣＮ２
から入力信号のナンド演算結果が出力される。接続点Ｃ
Ｎ１，ＣＮ２にはそれぞれ、プリチャージ用のトランジ
スタが接続されている。
接続点ＣＮ１から入力信号のノア演算結果が出力され、
トランジスタＱ61とトランジスタＱ63との接続点ＣＮ２
から入力信号のナンド演算結果が出力される。接続点Ｃ
Ｎ１，ＣＮ２にはそれぞれ、プリチャージ用のトランジ
スタが接続されている。
【００１７】ラッチ負荷回路５３は、トランジスタＱ6
0，Ｑ62のドレイン電圧とトランジスタＱ61，Ｑ63のド
レイン電圧をクロック信号ＣＬＫのエッジによりラッチ
する。図１３の半導体集積回路は、互いに論理が異なる
差動信号を出力する。
0，Ｑ62のドレイン電圧とトランジスタＱ61，Ｑ63のド
レイン電圧をクロック信号ＣＬＫのエッジによりラッチ
する。図１３の半導体集積回路は、互いに論理が異なる
差動信号を出力する。
【００１８】しかしながら、図１３の半導体集積回路
は、いずれか一方の論理しか利用しない場合でも、常に
差動信号を出力するため、回路規模が大きくなるという
問題がある。また、差動信号が必要な場合のみ図１３の
半導体集積回路を利用するようにすると、適用範囲が狭
くなり、利用価値が低くなってしまう。
は、いずれか一方の論理しか利用しない場合でも、常に
差動信号を出力するため、回路規模が大きくなるという
問題がある。また、差動信号が必要な場合のみ図１３の
半導体集積回路を利用するようにすると、適用範囲が狭
くなり、利用価値が低くなってしまう。
【００１９】本発明は、このような点に鑑みてなされた
ものであり、その目的は、動作速度が速くて安定動作が
可能な半導体集積回路を提供することにある。
ものであり、その目的は、動作速度が速くて安定動作が
可能な半導体集積回路を提供することにある。
【００２０】
【課題を解決するための手段】上述した課題を解決する
ために、請求項１の発明は、複数の入力信号に対してそ
れぞれ異なる論理演算を行った結果を出力する３つ以上
の第１論理演算手段を備え、前記複数の入力信号の論理
に応じて、前記３つ以上の第１論理演算手段のうちいず
れか一つのみから第１論理の信号を出力させる論理演算
機能を備えた半導体集積回路において、前記３つ以上の
第１論理演算手段のそれぞれに対応して設けられ、対応
する前記第１論理演算手段の出力電圧を第２論理に応じ
た電圧に保持可能な複数のキーパ回路を備え、前記複数
のキーパ回路のそれぞれは、対応する前記第１論理演算
手段以外の第１論理演算手段の出力が前記第１論理のと
きに、対応する前記論理演算手段の出力を強制的に前記
第２論理に設定する。
ために、請求項１の発明は、複数の入力信号に対してそ
れぞれ異なる論理演算を行った結果を出力する３つ以上
の第１論理演算手段を備え、前記複数の入力信号の論理
に応じて、前記３つ以上の第１論理演算手段のうちいず
れか一つのみから第１論理の信号を出力させる論理演算
機能を備えた半導体集積回路において、前記３つ以上の
第１論理演算手段のそれぞれに対応して設けられ、対応
する前記第１論理演算手段の出力電圧を第２論理に応じ
た電圧に保持可能な複数のキーパ回路を備え、前記複数
のキーパ回路のそれぞれは、対応する前記第１論理演算
手段以外の第１論理演算手段の出力が前記第１論理のと
きに、対応する前記論理演算手段の出力を強制的に前記
第２論理に設定する。
【００２１】請求項１の発明では、第１論理演算手段の
出力論理が変化する方向に、対応するキーパ回路を動作
させる。これにより、第１論理演算手段の出力論理は迅
速に変化し、動作速度が速くなる。また、キーパ回路
は、対応する第１論理演算手段以外の第１論理演算手段
の出力が第１論理になると、対応する第１論理演算手段
の出力を強制的に第２論理に設定するため、半導体集積
回路の出力論理が変動するおそれがなくなり、動作が安
定になる。
出力論理が変化する方向に、対応するキーパ回路を動作
させる。これにより、第１論理演算手段の出力論理は迅
速に変化し、動作速度が速くなる。また、キーパ回路
は、対応する第１論理演算手段以外の第１論理演算手段
の出力が第１論理になると、対応する第１論理演算手段
の出力を強制的に第２論理に設定するため、半導体集積
回路の出力論理が変動するおそれがなくなり、動作が安
定になる。
【００２２】請求項２の発明では、プリチャージ手段を
設けることで、第１論理演算手段の出力を第２論理に保
持することができる。また、複数のトランジスタを設け
ることで、対応する第１論理演算手段の出力を強制的に
第２論理に設定することができる。
設けることで、第１論理演算手段の出力を第２論理に保
持することができる。また、複数のトランジスタを設け
ることで、対応する第１論理演算手段の出力を強制的に
第２論理に設定することができる。
【００２３】請求項３および４の発明では、複数のトラ
ンジスタを設ける代わりに、第２論理演算手段とトラン
ジスタを設けることで、対応する第１論理演算手段の出
力を強制的に第２論理に設定することができる。
ンジスタを設ける代わりに、第２論理演算手段とトラン
ジスタを設けることで、対応する第１論理演算手段の出
力を強制的に第２論理に設定することができる。
【００２４】請求項５の発明では、第１論理演算手段と
第１トランジスタとの間に第２トランジスタを接続し、
第１論理演算手段の出力が第１論理の場合のみ、第２ト
ランジスタをオンさせて、第１論理演算手段の出力を第
２トランジスタを介して半導体集積回路から出力させる
ようにしたため、動作が安定化する。
第１トランジスタとの間に第２トランジスタを接続し、
第１論理演算手段の出力が第１論理の場合のみ、第２ト
ランジスタをオンさせて、第１論理演算手段の出力を第
２トランジスタを介して半導体集積回路から出力させる
ようにしたため、動作が安定化する。
【００２５】請求項６および７の発明では、第３トラン
ジスタと電位設定手段を設けることで、半導体集積回路
の出力端子の論理を安定化させることができる。
ジスタと電位設定手段を設けることで、半導体集積回路
の出力端子の論理を安定化させることができる。
【００２６】請求項８の発明は、複数の入力信号に対し
てそれぞれ異なる論理演算を行った結果を出力する２つ
以上の第１論理演算手段を備え、前記複数の入力信号の
論理に応じて、前記２つ以上の第１論理演算手段のうち
少なくともいずれか一つから第１論理の信号を出力させ
る論理演算機能を備えた半導体集積回路において、前記
２つ以上の第１論理演算手段のそれぞれに対応して設け
られる複数のキーパ回路を備え、前記複数のキーパ回路
のそれぞれは、対応する前記第１論理演算手段の出力電
圧を第２論理に応じた電圧に保持可能な第１トランジス
タと、前記複数の第１論理演算手段の出力信号同士で所
定の論理演算を行う第２論理演算手段と、を有し、前記
第２論理演算手段の出力論理に基づいて前記第１トラン
ジスタのオン・オフを制御する。
てそれぞれ異なる論理演算を行った結果を出力する２つ
以上の第１論理演算手段を備え、前記複数の入力信号の
論理に応じて、前記２つ以上の第１論理演算手段のうち
少なくともいずれか一つから第１論理の信号を出力させ
る論理演算機能を備えた半導体集積回路において、前記
２つ以上の第１論理演算手段のそれぞれに対応して設け
られる複数のキーパ回路を備え、前記複数のキーパ回路
のそれぞれは、対応する前記第１論理演算手段の出力電
圧を第２論理に応じた電圧に保持可能な第１トランジス
タと、前記複数の第１論理演算手段の出力信号同士で所
定の論理演算を行う第２論理演算手段と、を有し、前記
第２論理演算手段の出力論理に基づいて前記第１トラン
ジスタのオン・オフを制御する。
【００２７】請求項８の発明では、第２論理演算手段の
出力論理に基づいて第１トランジスタのオン・オフを制
御し、第１論理演算手段の出力論理が変化する方向に、
キーパ回路を動作させるため、半導体集積回路の動作速
度が速くなる。
出力論理に基づいて第１トランジスタのオン・オフを制
御し、第１論理演算手段の出力論理が変化する方向に、
キーパ回路を動作させるため、半導体集積回路の動作速
度が速くなる。
【００２８】請求項９の発明では、第１論理演算手段の
出力論理に応じて、第２論理演算手段の動作を切り替え
るため、第２論理演算手段の出力論理を安定化させるこ
とができる。
出力論理に応じて、第２論理演算手段の動作を切り替え
るため、第２論理演算手段の出力論理を安定化させるこ
とができる。
【００２９】請求項１０の発明では、キーパ回路内にた
すき掛けされた２つのトランジスタを設けるため、第１
論理演算手段の出力論理を安定化させることができる。
すき掛けされた２つのトランジスタを設けるため、第１
論理演算手段の出力論理を安定化させることができる。
【００３０】請求項１１の発明は、複数の入力信号に対
してそれぞれ異なる論理演算を行った結果を出力する２
つ以上の第１論理演算手段を備え、前記複数の入力信号
の論理に応じて、前記２つ以上の第１論理演算手段のう
ち少なくともいずれか一つから第１論理の信号を出力さ
せる論理演算回路において、前記２つ以上の第１論理演
算手段のそれぞれに対応して設けられ、前記複数の第１
論理演算手段の出力信号同士で所定の論理演算を行う第
２論理演算手段と、前記２つ以上の第１論理演算手段の
それぞれに対応して設けられ、直列接続された第１およ
び第２トランジスタと、前記第１および第２トランジス
タの接続点の電圧を所定の電圧に保持可能なプリチャー
ジ手段と、を備え、前記第１および第２トランジスタ
は、前記第２論理演算手段の出力に基づいてオン・オフ
制御され、前記第２論理演算手段は、前記第１トランジ
スタがオンしたときには、対応する前記第１論理演算手
段以外の前記第１論理演算手段の出力に応じた信号を出
力し、前記第１トランジスタがオフしたときには、予め
定めた前記第１論理または前記第２論理の信号を出力す
る。
してそれぞれ異なる論理演算を行った結果を出力する２
つ以上の第１論理演算手段を備え、前記複数の入力信号
の論理に応じて、前記２つ以上の第１論理演算手段のう
ち少なくともいずれか一つから第１論理の信号を出力さ
せる論理演算回路において、前記２つ以上の第１論理演
算手段のそれぞれに対応して設けられ、前記複数の第１
論理演算手段の出力信号同士で所定の論理演算を行う第
２論理演算手段と、前記２つ以上の第１論理演算手段の
それぞれに対応して設けられ、直列接続された第１およ
び第２トランジスタと、前記第１および第２トランジス
タの接続点の電圧を所定の電圧に保持可能なプリチャー
ジ手段と、を備え、前記第１および第２トランジスタ
は、前記第２論理演算手段の出力に基づいてオン・オフ
制御され、前記第２論理演算手段は、前記第１トランジ
スタがオンしたときには、対応する前記第１論理演算手
段以外の前記第１論理演算手段の出力に応じた信号を出
力し、前記第１トランジスタがオフしたときには、予め
定めた前記第１論理または前記第２論理の信号を出力す
る。
【００３１】請求項１１の発明では、第１および第２ト
ランジスタを設けることで、第１論理演算手段の出力論
理を安定化させることができ、かつ、必要な場合のみ、
第１論理演算手段の出力を第２論理演算手段に供給する
ことができ、第２論理演算手段の動作も安定化させるこ
とができる。
ランジスタを設けることで、第１論理演算手段の出力論
理を安定化させることができ、かつ、必要な場合のみ、
第１論理演算手段の出力を第２論理演算手段に供給する
ことができ、第２論理演算手段の動作も安定化させるこ
とができる。
【００３２】請求項１２の発明では、ナンド演算を行う
ことで、複数の出力端子のうち、いずれか一つをローレ
ベルに設定することができる。
ことで、複数の出力端子のうち、いずれか一つをローレ
ベルに設定することができる。
【００３３】請求項１３の発明では、キーパ回路内に第
１〜第４トランジスタを設けることにより、第１論理演
算手段と第２論理演算手段の出力論理を安定化させるこ
とができる。
１〜第４トランジスタを設けることにより、第１論理演
算手段と第２論理演算手段の出力論理を安定化させるこ
とができる。
【００３４】請求項１４の発明では、隣接する２つの第
１論理演算手段の各出力端子間に、常にオン状態を保持
するトランジスタを接続するため、第１論理演算手段の
出力を予め定めた論理に初期設定することができる。
１論理演算手段の各出力端子間に、常にオン状態を保持
するトランジスタを接続するため、第１論理演算手段の
出力を予め定めた論理に初期設定することができる。
【００３５】
【発明の実施の形態】以下、本発明に係る半導体集積回
路について、図面を参照しながら具体的に説明する。
路について、図面を参照しながら具体的に説明する。
【００３６】（第１の実施形態）図１は本発明に係る半
導体集積回路の第１の実施形態の回路図である。図１の
回路は、３つの出力端子のうち、いずれか一つのみをハ
イレベルにするものである。
導体集積回路の第１の実施形態の回路図である。図１の
回路は、３つの出力端子のうち、いずれか一つのみをハ
イレベルにするものである。
【００３７】図１の半導体集積回路は、３つの第１論理
演算回路（第１論理演算手段）１ａ，１ｂ，１ｃと、こ
れら第１論理演算回路１ａ，１ｂ，１ｃの出力論理をそ
れぞれ保持する３つのキーパ回路２ａ，２ｂ，２ｃと、
これら第１論理演算回路１ａ，１ｂ，１ｃの各出力端子
にそれぞれ接続された３つのインバータＩＶａ，ＩＶ
ｂ，ＩＶｃとを有する。
演算回路（第１論理演算手段）１ａ，１ｂ，１ｃと、こ
れら第１論理演算回路１ａ，１ｂ，１ｃの出力論理をそ
れぞれ保持する３つのキーパ回路２ａ，２ｂ，２ｃと、
これら第１論理演算回路１ａ，１ｂ，１ｃの各出力端子
にそれぞれ接続された３つのインバータＩＶａ，ＩＶ
ｂ，ＩＶｃとを有する。
【００３８】第１論理演算回路１ａは、２つの入力信号
/A，Ｂのナンド演算を行う直列接続されたNMOSトランジ
スタＱ１，Ｑ２と、２つの入力信号Ａ，/Bのナンド演算
を行う直列接続されたNMOSトランジスタＱ３，Ｑ４とを
有する。NMOSトランジスタ（Ｑ１，Ｑ２）、（Ｑ３，Ｑ
４）は並列接続されており、第１論理演算回路１ａは、
論理和信号Ａ(0)＝/(/A＋Ｂ)＋/(Ａ・Ｂ)を出力する。
/A，Ｂのナンド演算を行う直列接続されたNMOSトランジ
スタＱ１，Ｑ２と、２つの入力信号Ａ，/Bのナンド演算
を行う直列接続されたNMOSトランジスタＱ３，Ｑ４とを
有する。NMOSトランジスタ（Ｑ１，Ｑ２）、（Ｑ３，Ｑ
４）は並列接続されており、第１論理演算回路１ａは、
論理和信号Ａ(0)＝/(/A＋Ｂ)＋/(Ａ・Ｂ)を出力する。
【００３９】第１論理演算回路１ｂは、直列接続された
NMOSトランジスタＱ５，Ｑ６を有し、２つの入力信号
Ａ，Ｂのナンド演算を行い、Ａ(1)＝/(Ａ・Ｂ)を出力す
る。第１論理演算回路１ｃは、直列接続されたNMOSトラ
ンジスタＱ７，Ｑ８を有し、２つの入力信号/A，/Bのナ
ンド演算を行い、Ａ(2)＝(/A＋/B)を出力する。
NMOSトランジスタＱ５，Ｑ６を有し、２つの入力信号
Ａ，Ｂのナンド演算を行い、Ａ(1)＝/(Ａ・Ｂ)を出力す
る。第１論理演算回路１ｃは、直列接続されたNMOSトラ
ンジスタＱ７，Ｑ８を有し、２つの入力信号/A，/Bのナ
ンド演算を行い、Ａ(2)＝(/A＋/B)を出力する。
【００４０】３つの第１論理演算回路１ａ，１ｂ，１ｃ
の各出力のうち、いずれか一つのみがローレベルにな
り、他はハイレベルになる。
の各出力のうち、いずれか一つのみがローレベルにな
り、他はハイレベルになる。
【００４１】キーパ回路２ａ，２ｂ，２ｃはそれぞれ、
対応する第１論理演算回路１ａ，１ｂ，１ｃの出力電圧
をハイレベルに保持可能なプリチャージ用のPMOSトラン
ジスタ（プリチャージ手段）Ｑ９と、並列接続された２
つのPMOSトランジスタ（複数のトランジスタ）Ｑ10，Ｑ
11とを有する。
対応する第１論理演算回路１ａ，１ｂ，１ｃの出力電圧
をハイレベルに保持可能なプリチャージ用のPMOSトラン
ジスタ（プリチャージ手段）Ｑ９と、並列接続された２
つのPMOSトランジスタ（複数のトランジスタ）Ｑ10，Ｑ
11とを有する。
【００４２】プリチャージ用のPMOSトランジスタＱ９
は、クロック信号ＣＬＫがローレベルのときに、対応す
る第１論理演算回路の出力をハイレベルに保持する。並
列接続された２つのPMOSトランジスタＱ10，Ｑ11のゲー
ト端子はそれぞれ、対応する第１論理演算回路以外の第
１論理演算回路の出力端子に接続されている。
は、クロック信号ＣＬＫがローレベルのときに、対応す
る第１論理演算回路の出力をハイレベルに保持する。並
列接続された２つのPMOSトランジスタＱ10，Ｑ11のゲー
ト端子はそれぞれ、対応する第１論理演算回路以外の第
１論理演算回路の出力端子に接続されている。
【００４３】次に、図１の回路の動作を説明する。クロ
ック信号ＣＬＫがローレベルになると、第１論理演算回
路１ａ，１ｂ，１ｃの出力Ａ(0)，Ａ(1)，Ａ(2)はとも
にハイレベルに保持される。
ック信号ＣＬＫがローレベルになると、第１論理演算回
路１ａ，１ｂ，１ｃの出力Ａ(0)，Ａ(1)，Ａ(2)はとも
にハイレベルに保持される。
【００４４】クロック信号ＣＬＫがハイレベルになる
と、第１論理演算回路１ａ，１ｂ，１ｃの出力のうち、
いずれか一つのみがローレベルになる。今、仮に、第１
論理演算回路１ａの出力がローレベルになったとする。
と、第１論理演算回路１ａ，１ｂ，１ｃの出力のうち、
いずれか一つのみがローレベルになる。今、仮に、第１
論理演算回路１ａの出力がローレベルになったとする。
【００４５】この場合、第１論理演算回路１ｂ，１ｃに
対応するキーパ回路２ｂ，２ｃ内のPMOSトランジスタＱ
10，Ｑ11はともにオンし、第１論理演算回路１ｂ，１ｃ
の出力は強制的にハイレベルに保持される。また、第１
論理演算回路１ａに対応するキーパ回路２ａ内のPMOSト
ランジスタＱ10，Ｑ11はオフし、第１論理演算回路１ａ
の出力は、入力信号の論理が変化しない限り、ローレベ
ルの状態を保持する。
対応するキーパ回路２ｂ，２ｃ内のPMOSトランジスタＱ
10，Ｑ11はともにオンし、第１論理演算回路１ｂ，１ｃ
の出力は強制的にハイレベルに保持される。また、第１
論理演算回路１ａに対応するキーパ回路２ａ内のPMOSト
ランジスタＱ10，Ｑ11はオフし、第１論理演算回路１ａ
の出力は、入力信号の論理が変化しない限り、ローレベ
ルの状態を保持する。
【００４６】このように、第１の実施形態では、いずれ
か一つの第１論理演算回路の出力がローレベルになる
と、他の第１論理演算回路の出力を強制的にハイレベル
に設定するため、いずれか一つの出力端子のみをハイレ
ベルに設定することができる。
か一つの第１論理演算回路の出力がローレベルになる
と、他の第１論理演算回路の出力を強制的にハイレベル
に設定するため、いずれか一つの出力端子のみをハイレ
ベルに設定することができる。
【００４７】また、図９のキーパ回路と異なり、第１論
理演算回路１ａの出力Ａ(0)がハイレベルからローレベ
ルに変化すると、対応するPMOSトランジスタＱ10，Ｑ11
はオフするため、PMOSトランジスタＱ10，Ｑ11が第１論
理演算回路１ａの出力変化を妨げることがない。したが
って、半導体集積回路の動作速度が速くなる。
理演算回路１ａの出力Ａ(0)がハイレベルからローレベ
ルに変化すると、対応するPMOSトランジスタＱ10，Ｑ11
はオフするため、PMOSトランジスタＱ10，Ｑ11が第１論
理演算回路１ａの出力変化を妨げることがない。したが
って、半導体集積回路の動作速度が速くなる。
【００４８】さらに、いずれか一つの第１論理演算回路
の出力がローレベルになると、他の第１論理演算回路の
出力を強制的にハイレベルにするため、複数の出力端子
が同時にハイレベルになることがなく、動作が安定す
る。
の出力がローレベルになると、他の第１論理演算回路の
出力を強制的にハイレベルにするため、複数の出力端子
が同時にハイレベルになることがなく、動作が安定す
る。
【００４９】また図１のような構成にすれば、第１論理
演算手段の数が４つ以上になっても、並列接続されるPM
OSトランジスタＱ10，Ｑ11の数を増やすだけで対応する
ことができ、第１論理演算手段の数に関係なく、回路を
構成でき、適用範囲が広くなる。
演算手段の数が４つ以上になっても、並列接続されるPM
OSトランジスタＱ10，Ｑ11の数を増やすだけで対応する
ことができ、第１論理演算手段の数に関係なく、回路を
構成でき、適用範囲が広くなる。
【００５０】（第２の実施形態）第２の実施形態は、第
１の実施形態の変形例であり、キーパ回路において複数
のPMOSトランジスタの代わりにNORゲートと一つのPMOS
トランジスタとを設けたものである。
１の実施形態の変形例であり、キーパ回路において複数
のPMOSトランジスタの代わりにNORゲートと一つのPMOS
トランジスタとを設けたものである。
【００５１】図２は本発明に係る半導体集積回路の第２
の実施形態の回路図である。図２では図１と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
の実施形態の回路図である。図２では図１と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
【００５２】図２の回路は、PMOSトランジスタＱ11を削
除して、NORゲート（第２論理演算手段）Ｇ１ａ，Ｇ１
ｂ，Ｇ１ｃを新たに設けた点で図１の回路と異なってい
る。NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃはそれぞれ、第
１論理演算回路１ａ，１ｂ，１ｃのそれぞれごとに設け
られている。NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの入力
端子には、対応する第１論理演算回路以外の第１論理演
算回路の出力端子が接続されている。
除して、NORゲート（第２論理演算手段）Ｇ１ａ，Ｇ１
ｂ，Ｇ１ｃを新たに設けた点で図１の回路と異なってい
る。NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃはそれぞれ、第
１論理演算回路１ａ，１ｂ，１ｃのそれぞれごとに設け
られている。NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの入力
端子には、対応する第１論理演算回路以外の第１論理演
算回路の出力端子が接続されている。
【００５３】NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力
は、対応する第１論理演算回路以外の第１論理演算回路
の出力のいずれかがハイレベルになると、ローレベルに
なる。NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力がロー
レベルになると、対応するPMOSトランジスタＱ10がオン
して、対応する第１論理演算回路の出力はローレベルに
なる。
は、対応する第１論理演算回路以外の第１論理演算回路
の出力のいずれかがハイレベルになると、ローレベルに
なる。NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力がロー
レベルになると、対応するPMOSトランジスタＱ10がオン
して、対応する第１論理演算回路の出力はローレベルに
なる。
【００５４】第２の実施形態も、第１の実施形態と同様
に、第１論理演算回路１ａ，１ｂ，１ｃのいずれか一つ
の出力がローレベルになると、他の第１論理演算回路の
出力を強制的にハイレベルに設定するため、図９のよう
なキーパ回路を設けずに、第１論理演算回路１ａ，１
ｂ，１ｃの出力論理を安定に保持することができる。し
たがって、動作速度が速くなるとともに、動作が安定に
なる。
に、第１論理演算回路１ａ，１ｂ，１ｃのいずれか一つ
の出力がローレベルになると、他の第１論理演算回路の
出力を強制的にハイレベルに設定するため、図９のよう
なキーパ回路を設けずに、第１論理演算回路１ａ，１
ｂ，１ｃの出力論理を安定に保持することができる。し
たがって、動作速度が速くなるとともに、動作が安定に
なる。
【００５５】（第３の実施形態）第３の実施形態は、第
２の実施形態の変形例であり、PMOSトランジスタＱ10と
第１論理演算回路１ａ，１ｂ，１ｃの間に、NMOSトラン
ジスタＱ12を接続したものである。
２の実施形態の変形例であり、PMOSトランジスタＱ10と
第１論理演算回路１ａ，１ｂ，１ｃの間に、NMOSトラン
ジスタＱ12を接続したものである。
【００５６】図３は本発明に係る半導体集積回路の第３
の実施形態の回路図である。図３では図１と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
の実施形態の回路図である。図３では図１と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
【００５７】図３のキーパ回路２ａ，２ｂ，２ｃは、図
１のキーパ回路２ａ，２ｂ，２ｃと比較して、PMOSトラ
ンジスタ（第１トランジスタ）Ｑ10と第１論理演算回路
１ａ，１ｂ，１ｃとの間にNMOSトランジスタ（第２トラ
ンジスタ）Ｑ12を接続した点と、隣接する２つの第１論
理演算回路（１ａ，１ｂ）、（１ｂ，１ｃ）の各出力端
子間にNMOSトランジスタ（第３トランジスタ）Ｑ13〜Ｑ
15を接続した点とで異なっている。対応するPMOSトラン
ジスタＱ10とNMOSトランジスタＱ12の各ゲート端子はと
もに、対応するNORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出
力端子に接続されている。
１のキーパ回路２ａ，２ｂ，２ｃと比較して、PMOSトラ
ンジスタ（第１トランジスタ）Ｑ10と第１論理演算回路
１ａ，１ｂ，１ｃとの間にNMOSトランジスタ（第２トラ
ンジスタ）Ｑ12を接続した点と、隣接する２つの第１論
理演算回路（１ａ，１ｂ）、（１ｂ，１ｃ）の各出力端
子間にNMOSトランジスタ（第３トランジスタ）Ｑ13〜Ｑ
15を接続した点とで異なっている。対応するPMOSトラン
ジスタＱ10とNMOSトランジスタＱ12の各ゲート端子はと
もに、対応するNORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出
力端子に接続されている。
【００５８】NMOSトランジスタＱ12は、対応するNORゲ
ートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力がハイレベルになる
とオンし、ローレベルになるとオフする。仮に、第１論
理演算回路１ａの出力がローレベルになると、他の第１
論理演算回路１ｂ，１ｃの出力はハイレベルになるた
め、NORゲートＧ１ａの出力はハイレベルになり、イン
バータＩＶａの出力はハイレベルになる。このため、他
の第１論理演算回路１ｂ，１ｃに対応するPMOSトランジ
スタＱ10がオンして、インバータＩＶｂ，ＩＶｃの出力
はローレベルになる。
ートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力がハイレベルになる
とオンし、ローレベルになるとオフする。仮に、第１論
理演算回路１ａの出力がローレベルになると、他の第１
論理演算回路１ｂ，１ｃの出力はハイレベルになるた
め、NORゲートＧ１ａの出力はハイレベルになり、イン
バータＩＶａの出力はハイレベルになる。このため、他
の第１論理演算回路１ｂ，１ｃに対応するPMOSトランジ
スタＱ10がオンして、インバータＩＶｂ，ＩＶｃの出力
はローレベルになる。
【００５９】NMOSトランジスタＱ13，Ｑ14，Ｑ15は、常
にオン状態にある。これらNMOSトランジスタＱ13，Ｑ1
4，Ｑ15を介して、すべての第１論理演算回路１ａ，１
ｂ，１ｃの出力端子はリング状に接続されている。ただ
し、NMOSトランジスタＱ13，Ｑ14，Ｑ15はドライブ能力
が弱いため、第１論理演算回路１ａ，１ｂ，１ｃの出力
端子は、ゆるやかな短絡状態にあり、ハイレベルのもの
を除いて、ローレベルに保持される。
にオン状態にある。これらNMOSトランジスタＱ13，Ｑ1
4，Ｑ15を介して、すべての第１論理演算回路１ａ，１
ｂ，１ｃの出力端子はリング状に接続されている。ただ
し、NMOSトランジスタＱ13，Ｑ14，Ｑ15はドライブ能力
が弱いため、第１論理演算回路１ａ，１ｂ，１ｃの出力
端子は、ゆるやかな短絡状態にあり、ハイレベルのもの
を除いて、ローレベルに保持される。
【００６０】このように、第３の実施形態は、第１論理
演算回路１ａ，１ｂ，１ｃの出力端子とインバータＩＶ
ａ，ＩＶｂ，ＩＶｃの入力端子との間にNMOSトランジス
タＱ12を接続し、このトランジスタＱ12のオン・オフを
NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力論理により切
替制御するため、第１論理演算回路１ａ，１ｂ，１ｃの
出力がローレベルになった場合のみ、対応するNMOSトラ
ンジスタＱ12がオンしてインバータの出力をハイレベル
にすることができる。
演算回路１ａ，１ｂ，１ｃの出力端子とインバータＩＶ
ａ，ＩＶｂ，ＩＶｃの入力端子との間にNMOSトランジス
タＱ12を接続し、このトランジスタＱ12のオン・オフを
NORゲートＧ１ａ，Ｇ１ｂ，Ｇ１ｃの出力論理により切
替制御するため、第１論理演算回路１ａ，１ｂ，１ｃの
出力がローレベルになった場合のみ、対応するNMOSトラ
ンジスタＱ12がオンしてインバータの出力をハイレベル
にすることができる。
【００６１】すなわち、NMOSトランジスタＱ12がオンし
ない限り、半導体集積回路の出力端子Ｂ(0)〜Ｂ(2)の論
理は第１論理演算回路１ａ，１ｂ，１ｃの出力の影響を
受けないため、動作が安定になる。また、図９のような
キーパ回路が不要になるため、動作速度が速くなる。
ない限り、半導体集積回路の出力端子Ｂ(0)〜Ｂ(2)の論
理は第１論理演算回路１ａ，１ｂ，１ｃの出力の影響を
受けないため、動作が安定になる。また、図９のような
キーパ回路が不要になるため、動作速度が速くなる。
【００６２】（第４の実施形態）第４の実施形態は、第
３の実施形態の変形例であり、キーパ回路を第３の実施
形態とは異なる構成にしたものである。
３の実施形態の変形例であり、キーパ回路を第３の実施
形態とは異なる構成にしたものである。
【００６３】図４は本発明に係る半導体集積回路の第４
の実施形態の回路図である。図４では図３と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
の実施形態の回路図である。図４では図３と共通する構
成部分には同一符号を付しており、以下では相違点を中
心に説明する。
【００６４】図４の半導体集積回路は、図３の回路と比
較して、プリチャージ用のPMOSトランジスタＱ９のドレ
イン端子と接地端子間に２つのNMOSトランジスタＱ16
（第３トランジスタ），Ｑ17（電位設定手段）を直列接
続した点と、隣接する第１論理演算回路（１ａ，１
ｂ）、（１ｂ，１ｃ）の出力端子間のNMOSトランジスタ
Ｑ13〜Ｑ15を省略した点とが異なっている。
較して、プリチャージ用のPMOSトランジスタＱ９のドレ
イン端子と接地端子間に２つのNMOSトランジスタＱ16
（第３トランジスタ），Ｑ17（電位設定手段）を直列接
続した点と、隣接する第１論理演算回路（１ａ，１
ｂ）、（１ｂ，１ｃ）の出力端子間のNMOSトランジスタ
Ｑ13〜Ｑ15を省略した点とが異なっている。
【００６５】NMOSトランジスタＱ17は、クロック信号Ｃ
ＬＫがハイレベルの間はオンするため、NMOSトランジス
タＱ16，Ｑ17の接続点はローレベルに保持される。例え
ば、半導体集積回路の出力端子Ｂ(0)がハイレベルにな
ると、対応するNMOSトランジスタＱ16がオンし、PMOSト
ランジスタＱ10のドレイン端子はローレベルになる。こ
のため、出力端子Ｂ(0)はハイレベルを保持する。
ＬＫがハイレベルの間はオンするため、NMOSトランジス
タＱ16，Ｑ17の接続点はローレベルに保持される。例え
ば、半導体集積回路の出力端子Ｂ(0)がハイレベルにな
ると、対応するNMOSトランジスタＱ16がオンし、PMOSト
ランジスタＱ10のドレイン端子はローレベルになる。こ
のため、出力端子Ｂ(0)はハイレベルを保持する。
【００６６】このように、図４のNMOSトランジスタＱ16
は、出力端子Ｂ(0)〜Ｂ(2)のいずれかがハイレベルにな
ると、その状態を保持するように動作するため、隣接す
る第１論理演算回路（１ａ，１ｂ）、（１ｂ，１ｃ）間
のNMOSトランジスタが不要になる。また、図４の半導体
集積回路は、図３の回路と同様に、NMOSトランジスタＱ
12がオンしない限り、出力端子Ｂ(0)〜Ｂ(2)の論理は第
１論理演算回路１ａ，１ｂ，１ｃの出力の影響を受けな
いため、動作が安定になる。また、図９のようなキーパ
回路が不要になるため、動作速度が向上する。
は、出力端子Ｂ(0)〜Ｂ(2)のいずれかがハイレベルにな
ると、その状態を保持するように動作するため、隣接す
る第１論理演算回路（１ａ，１ｂ）、（１ｂ，１ｃ）間
のNMOSトランジスタが不要になる。また、図４の半導体
集積回路は、図３の回路と同様に、NMOSトランジスタＱ
12がオンしない限り、出力端子Ｂ(0)〜Ｂ(2)の論理は第
１論理演算回路１ａ，１ｂ，１ｃの出力の影響を受けな
いため、動作が安定になる。また、図９のようなキーパ
回路が不要になるため、動作速度が向上する。
【００６７】（第５の実施形態）第５の実施形態は、複
数の第１論理演算回路のうち、少なくともいずれか一つ
の回路がローレベル信号を出力するような半導体集積回
路にキーパ回路を付加したものである。
数の第１論理演算回路のうち、少なくともいずれか一つ
の回路がローレベル信号を出力するような半導体集積回
路にキーパ回路を付加したものである。
【００６８】図５は本発明に係る半導体集積回路の第５
の実施形態の回路図である。図５の半導体集積回路は、
２つの第１論理演算回路１ｄ，１ｅと、第１論理演算回
路１ｄ，１ｅのそれぞれに対応するキーパ回路２ｄ，２
ｅおよびインバータＩＶｄ，ＩＶｅとを備えている。
の実施形態の回路図である。図５の半導体集積回路は、
２つの第１論理演算回路１ｄ，１ｅと、第１論理演算回
路１ｄ，１ｅのそれぞれに対応するキーパ回路２ｄ，２
ｅおよびインバータＩＶｄ，ＩＶｅとを備えている。
【００６９】複数の第１論理演算回路１ｄ，１ｅの出力
は、入力信号の論理が変化しても、すべてが同時にハイ
レベルにならないように設定されている。すなわち、図
５の第１論理演算回路１ｄ，１ｅは、NORデコーダとし
て作用する。
は、入力信号の論理が変化しても、すべてが同時にハイ
レベルにならないように設定されている。すなわち、図
５の第１論理演算回路１ｄ，１ｅは、NORデコーダとし
て作用する。
【００７０】図５の第１論理演算回路１ｄは、並列接続
された複数のトランジスタを有し、/(/X[0]＋/x[1]＋…
＋/X[N-2]＋/X[N-1])を演算する。また、第１論理演算
回路１ｅは、同じく並列接続された複数のトランジスタ
を有し、/(X[0]＋/X[1]＋…＋/X[N-2]＋/X[N-1])を演算
する。
された複数のトランジスタを有し、/(/X[0]＋/x[1]＋…
＋/X[N-2]＋/X[N-1])を演算する。また、第１論理演算
回路１ｅは、同じく並列接続された複数のトランジスタ
を有し、/(X[0]＋/X[1]＋…＋/X[N-2]＋/X[N-1])を演算
する。
【００７１】キーパ回路２ｄはそれぞれ、インバータＩ
Ｖ１と、NANDゲート（第２論理演算手段）Ｇ２と、PMOS
トランジスタ（第１トランジスタ）Ｑ18とを有する。PM
OSトランジスタＱ18は、NANDゲートＧ２の出力に基づい
てオン・オフ制御される。NANDゲートＧ２は、第１論理
演算回路１ｃの出力と第１論理演算回路１ｄの反転出力
との間でNAND演算を行った結果を出力する。
Ｖ１と、NANDゲート（第２論理演算手段）Ｇ２と、PMOS
トランジスタ（第１トランジスタ）Ｑ18とを有する。PM
OSトランジスタＱ18は、NANDゲートＧ２の出力に基づい
てオン・オフ制御される。NANDゲートＧ２は、第１論理
演算回路１ｃの出力と第１論理演算回路１ｄの反転出力
との間でNAND演算を行った結果を出力する。
【００７２】第１論理演算回路１ｄに対応するNANDゲー
トＧ２の出力Ｃは、Ｃ＝/A＋Ｂになる。第１論理演算回
路１ｅに対応するNANDゲートＧ３の出力Ｄは、Ｄ＝Ａ＋
/Bになる。
トＧ２の出力Ｃは、Ｃ＝/A＋Ｂになる。第１論理演算回
路１ｅに対応するNANDゲートＧ３の出力Ｄは、Ｄ＝Ａ＋
/Bになる。
【００７３】第１論理演算回路１ｄの出力がローレベル
になると、対応するNANDゲートＧ２の出力はハイレベル
になり、対応するPMOSトランジスタＱ18はオフする。逆
に、第１論理演算回路１ｄの出力がハイレベルになる
と、他の第１論理演算回路１ｄの出力がローレベルであ
れば、NANDゲートＧ２の出力はローレベルになり、対応
するPMOSトランジスタＱ18がオンして第１論理演算回路
１ｄの出力はハイレベルに保持される。
になると、対応するNANDゲートＧ２の出力はハイレベル
になり、対応するPMOSトランジスタＱ18はオフする。逆
に、第１論理演算回路１ｄの出力がハイレベルになる
と、他の第１論理演算回路１ｄの出力がローレベルであ
れば、NANDゲートＧ２の出力はローレベルになり、対応
するPMOSトランジスタＱ18がオンして第１論理演算回路
１ｄの出力はハイレベルに保持される。
【００７４】図５の半導体集積回路の場合、第１論理演
算回路１ｄの出力がローレベルからハイレベルに変化す
ると、その影響で対応するPMOSトランジスタＱ18はオン
する可能性があるが、その場合でも、PMOSトランジスタ
Ｑ18は第１論理演算回路１ｄの出力をハイレベルに保持
するように動作するため、第１論理演算回路１ｄの出力
はローレベルからハイレベルに迅速に変化し、動作速度
が速くなる。
算回路１ｄの出力がローレベルからハイレベルに変化す
ると、その影響で対応するPMOSトランジスタＱ18はオン
する可能性があるが、その場合でも、PMOSトランジスタ
Ｑ18は第１論理演算回路１ｄの出力をハイレベルに保持
するように動作するため、第１論理演算回路１ｄの出力
はローレベルからハイレベルに迅速に変化し、動作速度
が速くなる。
【００７５】（第６の実施形態）第６の実施形態は、第
５の実施形態の変形例であり、NANDゲートの代わりにPM
OSトランジスタとNMOSトランジスタを設けたものであ
る。
５の実施形態の変形例であり、NANDゲートの代わりにPM
OSトランジスタとNMOSトランジスタを設けたものであ
る。
【００７６】図６は本発明に係る半導体集積回路の第６
の実施形態の回路図である。図６では、図５と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。
の実施形態の回路図である。図６では、図５と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。
【００７７】図６の回路は、図５の回路と比較して、キ
ーパ回路２ｄ，２ｅの構成が異なっている。図６のキー
パ回路２ｄ，２ｅは、NANDゲートＧ２，Ｇ３の代わり
に、直列接続されたPMOSトランジスタ（第２トランジス
タ）Ｑ19とNMOSトランジスタＱ20とを有する。PMOSトラ
ンジスタＱ19は、プリチャージ用のPMOSトランジスタＱ
18とたすき掛けされている。NMOSトランジスタＱ20のソ
ース端子は、対応する第１論理演算回路以外の第１論理
演算回路の出力端子に接続されている。
ーパ回路２ｄ，２ｅの構成が異なっている。図６のキー
パ回路２ｄ，２ｅは、NANDゲートＧ２，Ｇ３の代わり
に、直列接続されたPMOSトランジスタ（第２トランジス
タ）Ｑ19とNMOSトランジスタＱ20とを有する。PMOSトラ
ンジスタＱ19は、プリチャージ用のPMOSトランジスタＱ
18とたすき掛けされている。NMOSトランジスタＱ20のソ
ース端子は、対応する第１論理演算回路以外の第１論理
演算回路の出力端子に接続されている。
【００７８】仮に、図６の第１論理演算回路１ｄの出力
がローレベルになると、PMOSトランジスタＱ19がオン
し、キーパ回路２ｄの出力はハイレベルになる。このと
き、プリチャージ用のPMOSトランジスタＱ18とNMOSトラ
ンジスタＱ20はオフする。
がローレベルになると、PMOSトランジスタＱ19がオン
し、キーパ回路２ｄの出力はハイレベルになる。このと
き、プリチャージ用のPMOSトランジスタＱ18とNMOSトラ
ンジスタＱ20はオフする。
【００７９】一方、第１論理演算回路１ｄの出力がハイ
レベルになると、PMOSトランジスタＱ19がオフするとと
もに、NMOSトランジスタＱ20がオンし、対応する第１論
理演算回路１ｄ以外の第１論理演算回路１ｅの出力信号
がNMOSトランジスタＱ20を介してキーパ回路２ｄから出
力される。
レベルになると、PMOSトランジスタＱ19がオフするとと
もに、NMOSトランジスタＱ20がオンし、対応する第１論
理演算回路１ｄ以外の第１論理演算回路１ｅの出力信号
がNMOSトランジスタＱ20を介してキーパ回路２ｄから出
力される。
【００８０】第６の実施形態も、第５の実施形態と同様
に、第１論理演算回路１ｄ，１ｅの出力論理が変化して
も、キーパ回路２ｄ，２ｅはその変化を妨げない方向に
動作するため、動作速度が速くなる。
に、第１論理演算回路１ｄ，１ｅの出力論理が変化して
も、キーパ回路２ｄ，２ｅはその変化を妨げない方向に
動作するため、動作速度が速くなる。
【００８１】（第７の実施形態）第７の実施形態も、第
５の実施形態の変形例である。
５の実施形態の変形例である。
【００８２】図７は本発明に係る半導体集積回路の第７
の実施形態の回路図である。図７では、図５と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。
の実施形態の回路図である。図７では、図５と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。
【００８３】図７の回路は、キーパ回路２ｄ，２ｅの構
成が図５の回路と異なっており、PMOSトランジスタＱ18
に並列に接続されたプリチャージ用のPMOSトランジスタ
（プリチャージ手段）Ｑ21と、PMOSトランジスタ（第１
トランジスタ）Ｑ18に直列に接続されたNMOSトランジス
タ（第２トランジスタ）Ｑ22とを有する。PMOSトランジ
スタＱ21は、クロック信号ＣＬＫに同期して、周期的に
オン・オフし、オンすると、PMOSトランジスタＱ18，Ｑ
21の接続点は強制的にハイレベルに保持される。
成が図５の回路と異なっており、PMOSトランジスタＱ18
に並列に接続されたプリチャージ用のPMOSトランジスタ
（プリチャージ手段）Ｑ21と、PMOSトランジスタ（第１
トランジスタ）Ｑ18に直列に接続されたNMOSトランジス
タ（第２トランジスタ）Ｑ22とを有する。PMOSトランジ
スタＱ21は、クロック信号ＣＬＫに同期して、周期的に
オン・オフし、オンすると、PMOSトランジスタＱ18，Ｑ
21の接続点は強制的にハイレベルに保持される。
【００８４】NANDゲートＧ２の出力端子がローレベルに
なると、PMOSトランジスタＱ18がオンしてNMOSトランジ
スタＱ21がオフするため、これらトランジスタＱ18，Ｑ
21の接続点はハイレベルになる。このため、NANDゲート
Ｇ２は、他の第１論理演算回路１ｅの出力に応じた信号
を出力する。
なると、PMOSトランジスタＱ18がオンしてNMOSトランジ
スタＱ21がオフするため、これらトランジスタＱ18，Ｑ
21の接続点はハイレベルになる。このため、NANDゲート
Ｇ２は、他の第１論理演算回路１ｅの出力に応じた信号
を出力する。
【００８５】一方、NANDゲートＧ２の出力端子がハイレ
ベルになると、PMOSトランジスタＱ18がオフしてNMOSト
ランジスタＱ21がオンするため、対応する第１論理演算
回路１ｄの出力信号は、NMOSトランジスタＱ21を介して
インバータＩＶ１に入力される。仮に、第１論理演算回
路１ｄの出力信号がローレベルであれば、NANDゲートＧ
２の出力はハイレベルになる。逆に、第１論理演算回路
１ｄの出力信号がハイレベルであれば、NANDゲートＧ２
の出力は他の第１論理演算回路１ｅの出力信号に応じた
論理になる。
ベルになると、PMOSトランジスタＱ18がオフしてNMOSト
ランジスタＱ21がオンするため、対応する第１論理演算
回路１ｄの出力信号は、NMOSトランジスタＱ21を介して
インバータＩＶ１に入力される。仮に、第１論理演算回
路１ｄの出力信号がローレベルであれば、NANDゲートＧ
２の出力はハイレベルになる。逆に、第１論理演算回路
１ｄの出力信号がハイレベルであれば、NANDゲートＧ２
の出力は他の第１論理演算回路１ｅの出力信号に応じた
論理になる。
【００８６】また、図７の隣接する第１論理演算回路１
ｄ，１ｅの出力間には、常にオン状態のNMOSトランジス
タＱ23が接続されている。このトランジスタＱ23は、ド
ライブ能力が弱いため、隣接する２つの第１論理演算回
路１ｄ，１ｅの出力端子は、同電圧になる方向にゆっく
りと変化する。
ｄ，１ｅの出力間には、常にオン状態のNMOSトランジス
タＱ23が接続されている。このトランジスタＱ23は、ド
ライブ能力が弱いため、隣接する２つの第１論理演算回
路１ｄ，１ｅの出力端子は、同電圧になる方向にゆっく
りと変化する。
【００８７】このように、第７の実施形態では、第５の
実施形態の構成に、プリチャージ用のPMOSトランジスタ
Ｑ20と、第１論理演算回路１ｄの出力を通過／遮断する
NMOSトランジスタＱ21とを追加するため、NANDゲートＧ
２の出力がハイレベルのときのみ、第１論理演算回路１
ｄの出力をインバータＩＶ１に供給することができ、出
力論理を安定化させることができる。
実施形態の構成に、プリチャージ用のPMOSトランジスタ
Ｑ20と、第１論理演算回路１ｄの出力を通過／遮断する
NMOSトランジスタＱ21とを追加するため、NANDゲートＧ
２の出力がハイレベルのときのみ、第１論理演算回路１
ｄの出力をインバータＩＶ１に供給することができ、出
力論理を安定化させることができる。
【００８８】また、第１論理演算回路１ｄの出力論理が
変化すると、その変化を妨げない方向にキーパ回路２
ｄ，２ｅが動作するため、動作速度が速くなる。
変化すると、その変化を妨げない方向にキーパ回路２
ｄ，２ｅが動作するため、動作速度が速くなる。
【００８９】（第８の実施形態）第８の実施形態は、第
７の実施形態の変形例であり、キーパ回路内に新たにPM
OSトランジスタとNMOSトランジスタを設けたものであ
る。
７の実施形態の変形例であり、キーパ回路内に新たにPM
OSトランジスタとNMOSトランジスタを設けたものであ
る。
【００９０】図８は本発明に係る半導体集積回路の第８
の実施形態の回路図である。図８では、図７と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。
の実施形態の回路図である。図８では、図７と共通する
構成部分には同一符号を付しており、以下では相違点を
中心に説明する。
【００９１】図８の半導体集積回路は、キーパ回路２
ｄ，２ｅの構成が図７の回路と異なっている。図８のキ
ーパ回路２ｄ，２ｅは、NANDゲートの代わりに、PMOSト
ランジスタＱ18にたすき掛けされたPMOSトランジスタ
（第３トランジスタ）Ｑ24と、NMOSトランジスタＱ22に
たすき掛けされたNMOSトランジスタ（第４トランジス
タ）Ｑ25と、PMOSトランジスタＱ24に並列接続されたプ
リチャージ用のPMOSトランジスタＱ26とを有する。
ｄ，２ｅの構成が図７の回路と異なっている。図８のキ
ーパ回路２ｄ，２ｅは、NANDゲートの代わりに、PMOSト
ランジスタＱ18にたすき掛けされたPMOSトランジスタ
（第３トランジスタ）Ｑ24と、NMOSトランジスタＱ22に
たすき掛けされたNMOSトランジスタ（第４トランジス
タ）Ｑ25と、PMOSトランジスタＱ24に並列接続されたプ
リチャージ用のPMOSトランジスタＱ26とを有する。
【００９２】PMOSトランジスタＱ18とNMOSトランジスタ
Ｑ22は、キーパ回路２ｄ，２ｅの出力論理に応じてオン
・オフ制御される。また、PMOSトランジスタＱ24，Ｑ26
とNMOSトランジスタＱ25の各ドレイン端子は共通に接続
されている。
Ｑ22は、キーパ回路２ｄ，２ｅの出力論理に応じてオン
・オフ制御される。また、PMOSトランジスタＱ24，Ｑ26
とNMOSトランジスタＱ25の各ドレイン端子は共通に接続
されている。
【００９３】キーパ回路２ｄの出力がローレベルになる
と、PMOSトランジスタＱ18がオンしてNMOSトランジスタ
Ｑ22はオフする。このため、PMOSトランジスタＱ18のド
レイン端子がハイレベルになり、PMOSトランジスタＱ24
がオフしてNMOSトランジスタＱ25がオンする。
と、PMOSトランジスタＱ18がオンしてNMOSトランジスタ
Ｑ22はオフする。このため、PMOSトランジスタＱ18のド
レイン端子がハイレベルになり、PMOSトランジスタＱ24
がオフしてNMOSトランジスタＱ25がオンする。
【００９４】これにより、他の第１論理演算回路１ｅの
出力信号が、NMOSトランジスタＱ25を介してキーパ回路
２ｄから出力される。
出力信号が、NMOSトランジスタＱ25を介してキーパ回路
２ｄから出力される。
【００９５】一方、キーパ回路２ｄの出力がハイレベル
になると、PMOSトランジスタＱ18はオフしてNMOSトラン
ジスタＱ22はオンする。このため、PMOSトランジスタＱ
24とNMOSトランジスタＱ25は、第１論理演算回路１ｄの
出力論理に応じて、オン・オフ制御される。
になると、PMOSトランジスタＱ18はオフしてNMOSトラン
ジスタＱ22はオンする。このため、PMOSトランジスタＱ
24とNMOSトランジスタＱ25は、第１論理演算回路１ｄの
出力論理に応じて、オン・オフ制御される。
【００９６】第８の実施形態のキーパ回路２ｄ，２ｅ
は、第７の実施形態と同様に、第１論理演算回路１ｄ，
１ｅの出力論理が変化しても、その論理変化を妨げない
方向に動作するため、動作速度が速くなる。
は、第７の実施形態と同様に、第１論理演算回路１ｄ，
１ｅの出力論理が変化しても、その論理変化を妨げない
方向に動作するため、動作速度が速くなる。
【００９７】上述した第１〜第４の実施形態では、３つ
の第１論理演算回路を有する例を説明したが、第１論理
演算回路の数は４つ以上であってもよいし、２つでもよ
い。
の第１論理演算回路を有する例を説明したが、第１論理
演算回路の数は４つ以上であってもよいし、２つでもよ
い。
【００９８】また、上述した第５〜第８の実施形態で
は、２つの第１論理演算回路を有する例を説明したが、
第１論理演算回路の数は３つ以上であってもよい。
は、２つの第１論理演算回路を有する例を説明したが、
第１論理演算回路の数は３つ以上であってもよい。
【００９９】
【発明の効果】以上詳細に説明したように、本発明によ
れば、いずれかの第１論理演算手段の出力論理が変化す
ると、対応するキーパ回路はその第１論理演算手段の出
力論理が変化する方向に動作するため、第１論理演算手
段の論理変化速度を速めることができる。また、キーパ
回路は、キーパ回路は、対応する第１論理演算手段以外
の第１論理演算手段の出力が第１論理になると、対応す
る第１論理演算手段の出力を強制的に第２論理に設定す
るため、半導体集積回路の出力論理の変動を抑制でき、
動作が安定になる。
れば、いずれかの第１論理演算手段の出力論理が変化す
ると、対応するキーパ回路はその第１論理演算手段の出
力論理が変化する方向に動作するため、第１論理演算手
段の論理変化速度を速めることができる。また、キーパ
回路は、キーパ回路は、対応する第１論理演算手段以外
の第１論理演算手段の出力が第１論理になると、対応す
る第１論理演算手段の出力を強制的に第２論理に設定す
るため、半導体集積回路の出力論理の変動を抑制でき、
動作が安定になる。
【図１】本発明に係る半導体集積回路の第１の実施形態
の回路図。
の回路図。
【図２】本発明に係る半導体集積回路の第２の実施形態
の回路図。
の回路図。
【図３】本発明に係る半導体集積回路の第３の実施形態
の回路図。
の回路図。
【図４】本発明に係る半導体集積回路の第４の実施形態
の回路図。
の回路図。
【図５】本発明に係る半導体集積回路の第５の実施形態
の回路図。
の回路図。
【図６】本発明に係る半導体集積回路の第６の実施形態
の回路図。
の回路図。
【図７】本発明に係る半導体集積回路の第７の実施形態
の回路図。
の回路図。
【図８】本発明に係る半導体集積回路の第８の実施形態
の回路図。
の回路図。
【図９】従来のキーパ回路を示す回路図。
【図１０】ノア演算回路の出力端子にキーパ回路を接続
した従来例を示す回路図。
した従来例を示す回路図。
【図１１】ISSCC'98で発表された回路図。
【図１２】デュアルレールの従来の回路図。
【図１３】ラッチ負荷回路を有する半導体集積回路の回
路図。
路図。
１ａ，１ｂ，１ｃ，１ｄ，１ｅ 第１論理演算回路
２ａ，２ｂ，２ｃ，２ｄ，２ｅ キーパ回路
Ｇ１ａ，Ｇ１ｂ，Ｇ１ｃ NORゲート
Ｇ２，Ｇ３ NANDゲート
Claims (14)
- 【請求項１】複数の入力信号に対してそれぞれ異なる論
理演算を行った結果を出力する３つ以上の第１論理演算
手段を備え、前記複数の入力信号の論理に応じて、前記
３つ以上の第１論理演算手段のうちいずれか一つのみか
ら第１論理の信号を出力させる論理演算機能を備えた半
導体集積回路において、 前記３つ以上の第１論理演算手段のそれぞれに対応して
設けられ、対応する前記第１論理演算手段の出力電圧を
第２論理に応じた電圧に保持可能な複数のキーパ回路を
備え、 前記複数のキーパ回路のそれぞれは、対応する前記第１
論理演算手段以外の第１論理演算手段の出力が前記第１
論理のときに、対応する前記論理演算手段の出力を強制
的に前記第２論理に設定することを特徴とする半導体集
積回路。 - 【請求項２】前記複数のキーパ回路のそれぞれは、 クロックが所定論理のときに、対応する前記第１論理演
算手段の出力電圧を前記第２論理に応じた電圧に保持可
能なプリチャージ手段と、 対応する前記第１論理演算手段以外の第１論理演算手段
の出力論理に応じてオン・オフする複数のトランジスタ
と、を有することを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項３】前記複数のキーパ回路のそれぞれは、 クロックが所定論理のときに、対応する前記第１論理演
算手段の出力電圧を前記第２論理に応じた電圧に保持可
能なプリチャージ手段と、 前記第１論理演算手段のそれぞれに対応して設けられ、
対応する前記第１論理演算手段以外のすべての第１論理
演算手段の出力論理同士で所定の論理演算を行う第２論
理演算手段と、 前記第２論理演算手段の出力論理に応じてオン・オフす
るトランジスタと、を有し、 前記プリチャージ手段の出力端子と、前記トランジスタ
のドレイン端子と、対応する前記第１論理演算手段の出
力端子とは共通して接続され、この接続点から、対応す
る前記第１論理演算手段の出力論理に応じた信号を出力
することを特徴とする請求項１に記載の半導体集積回
路。 - 【請求項４】前記第１論理はローレベルで、かつ前記第
２論理はハイレベルであり、 前記第２論理演算手段は、対応する前記第１論理演算手
段以外の第１論理演算手段の出力論理同士でノア演算を
行い、 前記トランジスタは、PMOSトランジスタであり、このPM
OSトランジスタのゲート端子には対応する前記第２論理
演算手段の出力信号が入力されることを特徴とする請求
項３に記載の半導体集積回路。 - 【請求項５】前記複数のキーパ回路のそれぞれは、 クロックが所定論理のときに、対応する前記第１論理演
算手段の出力論理を前記第２論理にプリチャージするプ
リチャージ手段と、 対応する前記第１論理演算手段以外の第１論理演算手段
の出力論理に基づいて所定の論理演算を行う第２論理演
算手段と、 前記第２論理演算手段の出力論理に応じてオン・オフす
る第１トランジスタと、 対応する前記第１論理演算手段と対応する前記第１トラ
ンジスタとの間に接続され、対応する前記第２論理演算
手段の出力論理に応じてオン・オフする第２トランジス
タと、を有し、 隣接する２つの前記第１論理演算手段の出力端子間に接
続され、常にオン状態を維持する複数の第３トランジス
タをさらに備え、 前記プリチャージ手段の出力端子と、前記第１および第
２トランジスタの接続点とは互いに接続され、この接続
点から、対応する前記第１論理演算手段の出力論理に応
じた信号を出力することを特徴とする請求項１に記載の
半導体集積回路。 - 【請求項６】前記複数のキーパ回路のそれぞれは、 クロックが所定論理のときに、対応する前記第１論理演
算手段の出力電圧を前記第２論理に応じた電圧に保持可
能なプリチャージ手段と、 前記第１論理演算手段の出力論理に応じてオン・オフす
る第１トランジスタと、 対応する前記第１論理演算手段以外の第１論理演算手段
の出力論理に基づいて所定の論理演算を行う第２論理演
算手段と、 対応する前記第１論理演算手段と対応する前記第１トラ
ンジスタとの間に接続され、対応する前記第２論理演算
手段の出力信号に応じてオン・オフする第２トランジス
タと、 対応する前記第１論理演算手段の出力論理に応じた信号
に基づいてオン・オフする第３トランジスタと、 クロックが所定論理のときに、前記第３トランジスタの
ソース電圧を前記第１論理に対応する電圧に設定する電
位設定手段と、を有し、 前記プリチャージ手段の出力端子と、前記第１、第２お
よび第３トランジスタのドレイン端子とは互いに接続さ
れ、この接続点から、対応する前記論理演算手段の出力
信号に応じた信号を出力することを特徴とする請求項１
に記載の半導体集積回路。 - 【請求項７】前記第１論理はローレベルで、かつ前記第
２論理はハイレベルであり、 前記第２論理演算手段は、対応する前記第１論理演算手
段以外の第１論理演算手段の出力同士でノア演算を行
い、 前記第１トランジスタはPMOSトランジスタで、かつ前記
第２トランジスタはNMOSトランジスタであり、これらト
ランジスタのゲート端子に前記第２論理演算手段の出力
信号が入力されることを特徴とする請求項５または６に
記載の半導体集積回路。 - 【請求項８】複数の入力信号に対してそれぞれ異なる論
理演算を行った結果を出力する２つ以上の第１論理演算
手段を備え、前記複数の入力信号の論理に応じて、前記
２つ以上の第１論理演算手段のうち少なくともいずれか
一つから第１論理の信号を出力させる論理演算機能を備
えた半導体集積回路において、 前記２つ以上の第１論理演算手段のそれぞれに対応して
設けられる複数のキーパ回路を備え、 前記複数のキーパ回路のそれぞれは、 対応する前記第１論理演算手段の出力電圧を第２論理に
応じた電圧に保持可能な第１トランジスタと、 前記複数の第１論理演算手段の出力信号同士で所定の論
理演算を行う第２論理演算手段と、を有し、 前記第２論理演算手段の出力論理に基づいて前記第１ト
ランジスタのオン・オフを制御することを特徴とする半
導体集積回路。 - 【請求項９】前記第２論理演算手段は、対応する前記第
１論理演算手段の出力論理が前記第１論理の場合には、
対応する前記第１論理演算手段以外の第１論理演算手段
の出力信号に基づいてナンド演算を行い、かつ、対応す
る前記第１論理演算手段の出力論理が前記第２論理の場
合には、予め定めた前記第１論理または前記第２論理の
信号を出力することを特徴とする請求項８に記載の半導
体集積回路。 - 【請求項１０】前記複数のキーパ回路のそれぞれは、 前記第１トランジスタとたすき掛けされ前記第２論理演
算手段に前記第２論理に応じた電圧を供給可能な第２ト
ランジスタを有し、 前記第２トランジスタは、対応する前記第１論理演算手
段の出力が前記第１論理のときにオンして対応する前記
第２論理演算手段の出力電圧を前記第２論理に応じた電
圧に設定し、 前記第１トランジスタは、前記第２論理演算手段の出力
論理が前記第１論理のときにオンして対応する前記第１
論理演算手段の出力電圧を前記第２論理に応じた電圧に
保持することを特徴とする請求項８に記載の半導体集積
回路。 - 【請求項１１】複数の入力信号に対してそれぞれ異なる
論理演算を行った結果を出力する２つ以上の第１論理演
算手段を備え、前記複数の入力信号の論理に応じて、前
記２つ以上の第１論理演算手段のうち少なくともいずれ
か一つから第１論理の信号を出力させる論理演算回路に
おいて、 前記２つ以上の第１論理演算手段のそれぞれに対応して
設けられ、前記複数の第１論理演算手段の出力信号同士
で所定の論理演算を行う第２論理演算手段と、前記２つ
以上の第１論理演算手段のそれぞれに対応して設けら
れ、直列接続された第１および第２トランジスタと、 前記第１および第２トランジスタの接続点の電圧を所定
の電圧に保持可能なプリチャージ手段と、を備え、 前記第１および第２トランジスタは、前記第２論理演算
手段の出力に基づいてオン・オフ制御され、 前記第２論理演算手段は、前記第１トランジスタがオン
したときには、対応する前記第１論理演算手段以外の前
記第１論理演算手段の出力に応じた信号を出力し、前記
第１トランジスタがオフしたときには、予め定めた前記
第１論理または前記第２論理の信号を出力することを特
徴とする半導体集積回路。 - 【請求項１２】前記第２論理演算手段は、対応する前記
第１および第２トランジスタの接続点の電圧に応じた信
号と、それ以外の前記第１および第２トランジスタの接
続点の電圧に応じた信号との間でナンド演算を行うこと
を特徴とする請求項１１に記載の半導体集積回路。 - 【請求項１３】前記第２論理演算手段は、直列接続され
た第３および第４トランジスタを有し、 前記第３および第４トランジスタは、対応する前記第１
および第２トランジスタの接続点の電圧によりオン・オ
フ制御され、 前記第３および第４トランジスタは、導電型が互いに異
なっており、前記第３トランジスタがオンすると、前記
第２論理演算手段は予め定めた前記第１論理または前記
第２論理の信号を出力し、前記第４トランジスタがオン
すると、前記第２論理演算手段は対応する前記第１論理
演算手段以外の第１論理演算手段の出力信号に応じた信
号を出力することを特徴とする請求項１１に記載の半導
体集積回路。 - 【請求項１４】隣接する２つの前記第１論理演算手段の
各出力端子の間に接続され、常にオン状態を保持するト
ランジスタを備えることを特徴とする請求項１１〜１３
のいずれかに記載の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000053674A JP3533357B2 (ja) | 2000-02-29 | 2000-02-29 | 論理演算機能を備えた半導体集積回路 |
| EP01104472A EP1130780B1 (en) | 2000-02-29 | 2001-02-28 | Semiconductor integrated circuit having logical operation function |
| US09/797,137 US6437603B2 (en) | 2000-02-29 | 2001-02-28 | Semiconductor integrated circuit having logical operation function |
| DE60129264T DE60129264T2 (de) | 2000-02-29 | 2001-02-28 | Integrierte logische Halbleiterschaltung |
| KR10-2001-0010375A KR100392037B1 (ko) | 2000-02-29 | 2001-02-28 | 논리 연산 기능을 포함한 반도체 집적 회로 |
Applications Claiming Priority (1)
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