KR100392037B1 - 논리 연산 기능을 포함한 반도체 집적 회로 - Google Patents

논리 연산 기능을 포함한 반도체 집적 회로 Download PDF

Info

Publication number
KR100392037B1
KR100392037B1 KR10-2001-0010375A KR20010010375A KR100392037B1 KR 100392037 B1 KR100392037 B1 KR 100392037B1 KR 20010010375 A KR20010010375 A KR 20010010375A KR 100392037 B1 KR100392037 B1 KR 100392037B1
Authority
KR
South Korea
Prior art keywords
logic
output
calculating means
transistor
transistors
Prior art date
Application number
KR10-2001-0010375A
Other languages
English (en)
Other versions
KR20010085717A (ko
Inventor
하야까와시게유끼
Original Assignee
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시끼가이샤 도시바 filed Critical 가부시끼가이샤 도시바
Publication of KR20010085717A publication Critical patent/KR20010085717A/ko
Application granted granted Critical
Publication of KR100392037B1 publication Critical patent/KR100392037B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/096—Synchronous circuits, i.e. using clock signals
    • H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Abstract

동작 속도가 빠르고 안정 동작이 가능한 반도체 집적 회로를 제공한다.
본 발명의 반도체 집적 회로는 3개의 제1 논리 연산 회로(1a, 1b, 1c)와, 제1 논리 연산 회로(1a, 1b, 1c)의 출력 논리를 각각 유지하는 키퍼 회로(2a, 2b, 2c)와, 제1 논리 연산 회로(1a, 1b, 1c)의 각 출력 단자에 각각 접속된 3개의 인버터 IVa, IVb, IVc를 포함한다. 어느 하나의 제1 논리 연산 회로의 출력이 로우 레벨이 되면, 다른 제1 논리 연산 회로의 출력을 강제적으로 하이 레벨로 설정되기 때문에 어느 하나의 출력 단자만을 하이 레벨로 설정할 수 있다. 또한, 제1 논리 연산 회로(1a)의 출력 A(0)이 하이 레벨로부터 로우 레벨로 변화하면, 대응하는 PMOS 트랜지스터 Q10, Q11은 오프하기 때문에 PMOS 트랜지스터 Q10, Q11이 제1 논리 연산 회로(1a)의 출력 변화를 방해하지 않고 반도체 집적 회로의 동작 속도가 빨라진다.

Description

논리 연산 기능을 포함한 반도체 집적 회로{SEMICONDUCTOR INTEGRATED CIRCUIT HAVING A LOGIC OPERATION FUNCTION}
본 발명은 프로세서 등의 반도체 집적 회로에 관한 것으로, 특히 논리 연산 결과를 나타내는 신호를 유지하는 키퍼 회로를 포함하는 반도체 집적 회로에 관한 것이다.
반도체 집적 회로의 내부에는 입력 신호의 논리에 따라서 논리가 동적으로 변화하는, 소위 다이내믹·노드라고 불리는 노드가 존재한다. 이 종류의 노드에는 논리가 의도하지 않은 상태로 변화하지 않도록 키퍼 회로가 접속되는 경우가 많다.
도 9는 종래의 키퍼 회로를 나타내는 회로도이고, PMOS 트랜지스터 Q51에서 키퍼 회로를 구성하는 예를 나타내고 있다. 도 9의 키퍼 회로는 인버터 IV51의 입출력단에 접속되어 있고, 인버터 IV51의 출력이 로우 레벨이 되면, 인버터 IV51의 입력을 하이 레벨로 유지한다.
그러나, 도 9의 회로는 인버터 IV51의 입력이 하이 레벨에서 로우 레벨로 변화할 때, PMOS 트랜지스터 Q51은 하이 레벨을 유지하려고 하기 때문에, 인버터IV51의 출력 논리가 로우 레벨이 되기까지 시간이 걸린다는 문제가 있다. 또한, PMOS 트랜지스터 Q51의 드라이브 능력이 충분히 큰 경우에는 인버터 IV51의 출력 논리가 로우 레벨이 되지 않을 우려도 있다.
한편, 도 10은 NOR 연산 회로(51, 52)의 출력 단자에 PMOS 트랜지스터 Q52, Q53으로 이루어지는 키퍼 회로를 접속한 종래예를 나타내는 회로도이고, 특원평 9-166216호의 도 1에 개시되어 있는 회로도이다. 도 10의 PMOS 트랜지스터 Q52, Q53은 인버터 IV52, IV53의 입출력 단자 간에 접속되고, 인버터 IV52, IV53의 출력이 로우 레벨이 되면, PMOS 트랜지스터 Q52, Q53이 온하여 인버터 IV52, IV53의 입력을 하이 레벨로 유지한다.
도 10의 회로인 경우도, 도 9의 회로와 마찬가지로, 입력 신호의 논리가 변화했을 때, 인버터 IV52, IV53의 출력 신호의 논리가 변화하기까지 시간이 걸린다는 문제가 있고, PMOS 트랜지스터 Q52, Q53의 드라이브 능력이 지나치게 크면 입력 신호의 논리가 변화하여도 인버터 IV52, IV53의 출력 신호의 논리가 변화하지 않을 우려가 있다.
한편, 도 11은 ISSCC'98에서 발표된 회로도이다("A 1.0㎓ Single-Issure 64bit Power PC Integer Processor" J. Silberman, et. al, IBM Austin Research Lab. ISSCC Session FP 15. 1, Slide Supplement).
도 11의 회로는 NAND 게이트 G51, G52 대신에 직렬 접속된 PMOS 트랜지스터 Q54와 NMOS 트랜지스터 Q55를 NOR 연산 회로(51, 52)의 후단에 새롭게 설치하고 있는 점에서 도 10의 회로와 다르다.
도 11의 회로도 PMOS 트랜지스터 Q52로 이루어지는 키퍼 회로를 구비하고 있고 도 10과 마찬가지의 문제가 생긴다.
한편, 도 12는 2개의 입력 신호 간에서 NOR 연산을 행한 결과와 NAND 연산을 행한 결과를 출력하는 이중 레일의 회로도이다. 도 12의 회로는 병렬 접속되어 NOR 연산을 행하는 2개의 NMOS 트랜지스터 Q56, Q57과, 직렬 접속되어 NAND 연산을 행하는 2개의 NMOS 트랜지스터 Q58, Q59와, 트랜지스터 Q56, Q57의 드레인 단자와 트랜지스터 Q58의 드레인 단자에 접속되어 서로 교차된 PMOS 트랜지스터 Q60, Q61을 갖는다.
PMOS 트랜지스터 Q60, Q61은 트랜지스터 Q56, Q57, Q58의 각 드레인 전압의 변동을 방지하는 키퍼 회로로서 작용한다.
그러나, 도 12의 회로는 입력 신호의 논리가 변화하고, 그에 따라 트랜지스터 Q56, Q57, Q58의 각 드레인 전압이 변화하려고 할 때에 PMOS 트랜지스터 Q60, Q61은 그 변화를 방해하는 방향으로 동작하기 때문에, 출력 신호의 논리가 변화하기까지 시간이 걸린다는 문제가 있고, PMOS 트랜지스터 Q60, Q61의 드라이브 능력이 높은 경우에는 출력 논리가 변화하지 않을 우려도 있다.
한편, 도 13은 2개의 입력 신호 간에서 NOR 연산을 행한 결과를 나타내는 신호와 NAND 연산을 행한 결과를 나타내는 신호를 유지하는 래치 부하 회로(53)를 구비하는 반도체 집적 회로의 회로도이다.
도 13의 래치 부하 회로(53)는 전원 단자와 트랜지스터 Q57의 드레인 단자 간에 직렬 접속된 트랜지스터 Q60, Q62와, 전원 단자와 트랜지스터 Q58의 드레인단자 간에 직렬 접속된 트랜지스터 Q61, Q63과, 트랜지스터 Q62, Q63의 소스 단자 간에 접속된 트랜지스터 Q64를 갖는다.
트랜지스터 Q60, Q61은 서로 교차되고 또한 트랜지스터 Q62, Q63은 서로 교차되어 있다.
트랜지스터 Q60과 트랜지스터 Q62와의 접속점 CN1에서 입력 신호의 NOR 연산 결과가 출력되고, 트랜지스터 Q61과 트랜지스터 Q63과의 접속점 CN2로부터 입력 신호의 NAND 연산 결과가 출력된다. 접속점 CN1, CN2에는 각각, 프리차지용 트랜지스터가 접속되어 있다.
래치 부하 회로(53)는 트랜지스터 Q60, Q62의 드레인 전압과 트랜지스터 Q61, Q63의 드레인 전압을 클럭 신호 CLK의 엣지에 의해 래치한다. 도 13의 반도체 집적 회로는 서로 논리가 다른 차동 신호를 출력한다.
그러나, 도 13의 반도체 집적 회로는 어느 한쪽의 논리밖에 이용하지 않는 경우라도, 항상 차동 신호를 출력하기 때문에 회로 규모가 커진다는 문제가 있다. 또한, 차동 신호가 필요한 경우만 도 13의 반도체 집적 회로를 이용하도록 하면 적용 범위가 좁아져서 이용 가치가 낮아진다.
본 발명은 이러한 점에 감안하여 이루어지며 그 목적은 동작 속도가 빠르고 안정 동작이 가능한 반도체 집적 회로를 제공하는데 있다.
도 1은 본 발명에 따른 반도체 집적 회로의 제1 실시 형태의 회로도.
도 2는 본 발명에 따른 반도체 집적 회로의 제2 실시 형태의 회로도.
도 3은 본 발명에 따른 반도체 집적 회로의 제3 실시 형태의 회로도.
도 4는 본 발명에 따른 반도체 집적 회로의 제4 실시 형태의 회로도.
도 5는 본 발명에 따른 반도체 집적 회로의 제5 실시 형태의 회로도.
도 6은 본 발명에 따른 반도체 집적 회로의 제6 실시 형태의 회로도.
도 7은 본 발명에 따른 반도체 집적 회로의 제7 실시 형태의 회로도.
도 8은 본 발명에 따른 반도체 집적 회로의 제8 실시 형태의 회로도.
도 9는 종래의 키퍼 회로를 나타내는 회로도.
도 10은 NOR 연산 회로의 출력 단자에 키퍼 회로를 접속한 종래예를 나타내는 회로도.
도 11은 ISSCC'98에서 발표된 회로도.
도 12는 이중 레일의 종래의 회로도.
도 13은 래치 부하 회로를 포함하는 반도체 집적 회로의 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1a, 1b, 1c, 1d, 1e : 제1 논리 연산 회로
2a, 2b, 2c, 2d, 2e : 키퍼 회로
G1a, G1b, G1c : NOR 게이트
G2, G3 : NAND 게이트
상술한 과제를 해결하기 위해서, 본 발명은 복수의 입력 신호에 대하여 각각 다른 논리 연산을 행한 결과를 출력하는 3개 이상의 제1 논리 연산 수단을 구비하고, 상기 복수의 입력 신호의 논리에 따라 상기 3개 이상의 제1 논리 연산 수단 중 어느 하나에서만 제1 논리 신호를 출력시키는 논리 연산 기능을 구비한 반도체 집적 회로에서, 상기 3개 이상의 제1 논리 연산 수단 각각에 대응하여 설치되며, 대응하는 상기 제1 논리 연산 수단의 출력 전압을 제2 논리에 따른 전압으로 유지 가능한 복수의 키퍼 회로를 구비하고, 상기 복수의 키퍼 회로 각각은 대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력이 상기 제1 논리일 때에, 대응하는 상기 논리 연산 수단의 출력을 강제적으로 상기 제2 논리로 설정한다.
본 발명에서는, 제1 논리 연산 수단의 출력 논리가 변화하는 방향으로 대응하는 키퍼 회로를 동작시킨다. 이에 따라, 제1 논리 연산 수단의 출력 논리는 신속하게 변화하여 동작 속도가 빨라진다. 또한, 키퍼 회로는 대응하는 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력이 제1 논리가 되면, 대응하는 제1 논리 연산 수단의 출력을 강제적으로 제2 논리로 설정하기 때문에, 반도체 집적 회로의 출력 논리가 변동할 우려가 없어져서 동작이 안정적이 된다.
본 발명에서는, 프리차지 수단을 설치함으로써, 제1 논리 연산 수단의 출력을 제2 논리로 유지할 수 있다. 또한, 복수의 트랜지스터를 설치함으로써, 대응하는 제1 논리 연산 수단의 출력을 강제적으로 제2 논리로 설정할 수 있다.
본 발명에서는, 복수의 트랜지스터를 설치하는 대신에 제2 논리 연산 수단과 트랜지스터를 설치함으로써, 대응하는 제1 논리 연산 수단의 출력을 강제적으로 제2 논리로 설정할 수 있다.
본 발명에서는, 제1 논리 연산 수단과 제1 트랜지스터 간에 제2 트랜지스터를 접속하고, 제1 논리 연산 수단의 출력이 제1 논리인 경우만, 제2 트랜지스터를 온시켜서, 제1 논리 연산 수단의 출력을 제2 트랜지스터를 통하여 반도체 집적 회로에서 출력시키도록 하였기 때문에 동작이 안정화한다.
본 발명에서는, 제3 트랜지스터와 전위 설정 수단을 설치함으로써, 반도체 집적 회로의 출력 단자의 논리를 안정화시킬 수 있다.
본 발명은, 복수의 입력 신호에 대하여 각각 다른 논리 연산을 행한 결과를 출력하는 2개 이상의 제1 논리 연산 수단을 포함하고, 상기 복수의 입력 신호의 논리에 따라서, 상기 2개 이상의 제1 논리 연산 수단 중 적어도 어느 하나로부터 제1 논리의 신호를 출력시키는 논리 연산 기능을 갖는 반도체 집적 회로에서, 상기 2개 이상의 제1 논리 연산 수단 각각에 대응하여 설치되는 복수의 키퍼 회로를 구비하고, 상기 복수의 키퍼 회로 각각은 대응하는 상기 제1 논리 연산 수단의 출력 전압을 제2 논리에 따른 전압으로 유지 가능한 제1 트랜지스터와, 상기 복수의 제1 논리 연산 수단의 출력 신호끼리로 소정의 논리 연산을 행하는 제2 논리 연산 수단을 포함하고, 상기 제2 논리 연산 수단의 출력 논리에 기초하여 상기 제1 트랜지스터의 온·오프를 제어한다.
본 발명에서는, 제2 논리 연산 수단의 출력 논리에 기초하여 제1 트랜지스터의 온·오프를 제어하고, 제1 논리 연산 수단의 출력 논리가 변화하는 방향으로 키퍼 회로를 동작시키기 때문에 반도체 집적 회로의 동작 속도가 빨라진다.
본 발명에서는, 제1 논리 연산 수단의 출력 논리에 따라서, 제2 논리 연산 수단의 동작을 전환하기 때문에 제2 논리 연산 수단의 출력 논리를 안정화시킬 수있다.
본 발명에서는, 키퍼 회로 내에 교차된 2개의 트랜지스터를 설치하기 때문에, 제1 논리 연산 수단의 출력 논리를 안정화시킬 수 있다.
본 발명은, 복수의 입력 신호에 대하여 각각 다른 논리 연산을 행한 결과를 출력하는 2개 이상의 제1 논리 연산 수단을 포함하고, 상기 복수의 입력 신호의 논리에 따라서, 상기 2개 이상의 제1 논리 연산 수단 중 적어도 어느 하나에서 제1 논리의 신호를 출력시키는 논리 연산 회로에서 상기 2개 이상의 제1 논리 연산 수단 각각에 대응하여 설치되고, 상기 복수의 제1 논리 연산 수단의 출력 신호끼리로 소정의 논리 연산을 행하는 제2 논리 연산 수단과, 상기 2개 이상의 제1 논리 연산 수단 각각에 대응하여 설치되고, 직렬 접속된 제1 및 제2 트랜지스터와, 상기 제1 및 제2 트랜지스터의 접속점의 전압을 소정의 전압으로 유지 가능한 프리차지 수단을 포함하고, 상기 제1 및 제2 트랜지스터는 상기 제2 논리 연산 수단의 출력에 기초하여 온·오프 제어되고, 상기 제2 논리 연산 수단은 상기 제1 트랜지스터가 온했을 때에는 대응하는 상기 제1 논리 연산 수단 이외의 상기 제1 논리 연산 수단의 출력에 따른 신호를 출력하고, 상기 제1 트랜지스터가 오프했을 때에는 미리 정한 상기 제1 논리 또는 상기 제2 논리 신호를 출력한다.
본 발명에서는, 제1 및 제2 트랜지스터를 설치함으로써 제1 논리 연산 수단의 출력 논리를 안정화시킬 수 있고 또한 필요한 경우만, 제1 논리 연산 수단의 출력을 제2 논리 연산 수단에 공급할 수 있고, 제2 논리 연산 수단의 동작도 안정화시킬 수 있다.
본 발명에서는, NAND 연산을 행하는 것으로, 복수의 출력 단자 중 어느 하나를 로우 레벨로 설정할 수 있다.
본 발명에서는, 키퍼 회로 내에 제1 ∼ 제4 트랜지스터를 설치함으로써, 제1 논리 연산 수단과 제2 논리 연산 수단의 출력 논리를 안정화시킬 수 있다.
본 발명에서는 인접하는 2개의 제1 논리 연산 수단의 각 출력 단자 간에 항상 온 상태를 유지하는 트랜지스터를 접속하기 때문에 제1 논리 연산 수단의 출력을 미리 정한 논리로 초기 설정할 수 있다.
<본 발명의 실시 형태>
이하, 본 발명에 따른 반도체 집적 회로에 대하여 도면을 참조하면서 구체적으로 설명한다.
(제1 실시 형태)
도 1은 본 발명에 따른 반도체 집적 회로의 제1 실시 형태의 회로도이다. 도 1의 회로는 3개의 출력 단자 중 어느 하나만을 하이 레벨로 하는 것이다.
도 1의 반도체 집적 회로는, 3개의 제1 논리 연산 회로(제1 논리 연산 수단 ; 1a, 1b, 1c)와, 이들 제1 논리 연산 회로(1a, 1b, 1c)의 출력 논리를 각각 유지하는 3개의 키퍼 회로(2a, 2b, 2c)와, 이들 제1 논리 연산 회로(1a, 1b, 1c)의 각 출력 단자에 각각 접속된 3개의 인버터 IVa, IVb, IVc를 갖는다.
제1 논리 연산 회로(1a)는 2개의 입력 신호 /A, B의 NAND 연산을 행하는 직렬 접속된 NMOS 트랜지스터 Q1, Q2와, 2개의 입력 신호 A, /B의 NAND 연산을 행하는 직렬 접속된 NMOS 트랜지스터 Q3, Q4를 갖는다. NMOS 트랜지스터 (Q1, Q2), (Q3, Q4)는 병렬 접속되어 있고, 제1 논리 연산 회로(1a)는 논리합 신호 A(0)=/(/A+B)+/(A·B)를 출력한다.
제1 논리 연산 회로(1b)는 직렬 접속된 NMOS 트랜지스터 Q5, Q6을 포함하고, 2개의 입력 신호 A, B의 NAND 연산을 행하고 A(1)=/(A·B)를 출력한다. 제1 논리 연산 회로(1c)는 직렬 접속된 NMOS 트랜지스터 Q7, Q8를 포함하고 2개의 입력 신호/A, /B의 NAND 연산을 행하고 A(2)=(/A+/B)를 출력한다.
3개의 제1 논리 연산 회로(1a, 1b, 1c)의 각 출력 중 어느 하나만이 로우 레벨이 되고 다른 하나는 하이 레벨이 된다.
키퍼 회로(2a, 2b, 2c)는 각각 대응하는 제1 논리 연산 회로(1a, 1b, 1c)의 출력 전압을 하이 레벨로 유지 가능한 프리차지용 PMOS 트랜지스터(프리차지 수단) Q9와, 병렬 접속된 2개의 PMOS 트랜지스터(복수의 트랜지스터) Q10, Q11을 구비한다.
프리차지용 PMOS 트랜지스터 Q9는 클럭 신호 CLK가 로우 레벨일 때에 대응하는 제1 논리 연산 회로의 출력을 하이 레벨로 유지시킨다. 병렬 접속된 2개의 PMOS 트랜지스터 Q10, Q11의 게이트 단자는 각각, 대응하는 제1 논리 연산 회로 이외의 제1 논리 연산 회로의 출력 단자에 접속되어 있다.
다음에, 도 1의 회로의 동작을 설명한다. 클럭 신호 CLK가 로우 레벨이 되면, 제1 논리 연산 회로(1a, 1b, 1c)의 출력 A(0), A(1), A(2)는 모두 하이 레벨로 유지된다.
클럭 신호 CLK가 하이 레벨이 되면 제1 논리 연산 회로(1a, 1b, 1c)의 출력중 어느 하나만이 로우 레벨이 된다. 현재, 가령 제1 논리 연산 회로(1a)의 출력이 로우 레벨이 되었다고 하자.
이 경우, 제1 논리 연산 회로(1b, 1c)에 대응하는 키퍼 회로(2b, 2c) 내의 PMOS 트랜지스터 Q10, Q11은 모두 온하고, 제1 논리 연산 회로(1b, 1c)의 출력은 강제적으로 하이 레벨로 유지된다. 또한, 제1 논리 연산 회로(1a)에 대응하는 키퍼 회로(2a) 내의 PMOS 트랜지스터 Q10, Q11은 오프하고, 제1 논리 연산 회로(1a)의 출력은 입력 신호의 논리가 변화하지 않는 한 로우 레벨의 상태를 유지한다.
이와 같이, 제1 실시 형태에서는 어느 하나의 제1 논리 연산 회로의 출력이 로우 레벨이 되면, 다른 제1 논리 연산 회로의 출력을 강제적으로 하이 레벨로 설정하기 때문에 어느 하나의 출력 단자만을 하이 레벨로 설정할 수 있다.
또한, 도 9의 키퍼 회로와 달리 제1 논리 연산 회로(1a)의 출력 A(0)이 하이 레벨에서 로우 레벨로 변화하면, 대응하는 PMOS 트랜지스터 Q10, Q11은 오프하기 때문에, PMOS 트랜지스터 Q10, Q11이 제1 논리 연산 회로(1a)의 출력 변화를 방해하지 않는다. 따라서, 반도체 집적 회로의 동작 속도가 빨라진다.
또한, 어느 하나의 제1 논리 연산 회로의 출력이 로우 레벨이 되면 다른 제1 논리 연산 회로의 출력을 강제적으로 하이 레벨로 되기 때문에 복수의 출력 단자가 동시에 하이 레벨이 되지 않아 동작이 안정된다.
또한 도 1과 같은 구성으로 하면, 제1 논리 연산 수단의 수가 4개 이상으로 되어도 병렬 접속되는 PMOS 트랜지스터 Q10, Q11의 수를 늘리는 것만으로 대응할 수 있어, 제1 논리 연산 수단의 수에 상관없이 회로를 구성할 수 있어 적용 범위가넓어진다.
(제2 실시 형태)
제2 실시 형태는 제1 실시 형태의 변형예이고, 키퍼 회로에서 복수의 PMOS 트랜지스터 대신에 NOR 게이트와 하나의 PMOS 트랜지스터를 설치한 것이다.
도 2는 본 발명에 따른 반도체 집적 회로의 제2 실시 형태의 회로도이다. 도 2에서는 도 1과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에는 상위점을 중심으로 설명한다.
도 2의 회로는 PMOS 트랜지스터 Q11을 삭제하여 NOR 게이트(제2 논리 연산 수단)G1a, G1b, G1c를 새롭게 설치한 점에서 도 1의 회로와 다르다. NOR 게이트 G1a, G1b, G1c는 각각, 제1 논리 연산 회로(1a, 1b, 1c)의 각각마다 설치되어 있다. NOR 게이트 G1a, G1b, G1c의 입력 단자에는 대응하는 제1 논리 연산 회로 이외의 제1 논리 연산 회로의 출력 단자가 접속되어 있다.
NOR 게이트 G1a, G1b, G1c의 출력은 대응하는, 제1 논리 연산 회로 이외의 제1 논리 연산 회로의 출력 중 어느 하나가 하이 레벨이 되면 로우 레벨이 된다. NOR 게이트 G1a, G1b, G1c의 출력이 로우 레벨이 되면 대응하는 PMOS 트랜지스터 Q10이 온하여, 대응하는 제1 논리 연산 회로의 출력은 로우 레벨이 된다.
제2 실시 형태도 제1 실시 형태와 마찬가지로, 제1 논리 연산 회로(1a, 1b, 1c) 중 어느 하나의 출력이 로우 레벨이 되면 다른 제1 논리 연산 회로의 출력을 강제적으로 하이 레벨로 설정하기 때문에, 도 9와 같은 키퍼 회로를 설치하지 않고 제1 논리 연산 회로(1a, 1b, 1c)의 출력 논리를 안정적으로 유지할 수 있다. 따라서, 동작 속도가 빨라짐과 함께 동작이 안정적이 된다.
(제3 실시 형태)
제3 실시 형태는 제2 실시 형태의 변형예이고, PMOS 트랜지스터 Q10과 제1 논리 연산 회로(1a, 1b, 1c) 간에 NMOS 트랜지스터 Q12를 접속한 것이다.
도 3은 본 발명에 따른 반도체 집적 회로의 제3 실시 형태의 회로도이다. 도 3에서는 도 1과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에는 상위점을 중심으로 설명한다.
도 3의 키퍼 회로(2a, 2b, 2c)는 도 1의 키퍼 회로(2a, 2b, 2c)와 비교하여 PMOS 트랜지스터(제1 트랜지스터) Q10과 제1 논리 연산 회로(1a, 1b, 1c) 간에 NMOS 트랜지스터(제2 트랜지스터) Q12를 접속한 점과, 인접하는 2개의 제1 논리 연산 회로(1a, 1b), (1b, 1c)의 각 출력 단자 간에 NMOS 트랜지스터(제3 트랜지스터) Q13 ∼ Q15를 접속한 점에서 다르다. 대응하는 PMOS 트랜지스터 Q10과 NMOS 트랜지스터 Q12의 각 게이트 단자는 모두, 대응하는 NOR 게이트 G1a, G1b, G1c의 출력 단자에 접속되어 있다.
NMOS 트랜지스터 Q12는 대응하는 NOR 게이트 G1a, G1b, G1c의 출력이 하이 레벨이 되면 온하고 로우 레벨이 되면 오프한다. 가령, 제1 논리 연산 회로(1a)의 출력이 로우 레벨이 되면, 다른 제1 논리 연산 회로(1b, 1c)의 출력은 하이 레벨이 되기 때문에, NOR 게이트 G1a의 출력은 하이 레벨이 되어, 인버터 IVa의 출력은 하이 레벨이 된다. 이 때문에, 다른 제1 논리 연산 회로(1b, 1c)에 대응하는 PMOS 트랜지스터 Q10이 온하고 인버터 IVb, IVc의 출력은 로우 레벨이 된다.
NMOS 트랜지스터 Q13, Q14, Q15는 항상 온 상태에 있다. 이들 NMOS 트랜지스터 Q13, Q14, Q15를 통하여 모든 제1 논리 연산 회로(1a, 1b, 1c)의 출력 단자는 링형으로 접속되어 있다. 다만, NMOS 트랜지스터 Q13, Q14, Q15는 드라이브 능력이 약하기 때문에, 제1 논리 연산 회로(1a, 1b, 1c)의 출력 단자는 완화된 단락 상태에 있어 하이 레벨인 것을 제외하고 로우 레벨로 유지된다.
이와 같이, 제3 실시 형태는 제1 논리 연산 회로(1a, 1b, 1c)의 출력 단자와 인버터 IVa, IVb, IVc의 입력 단자 간에 NMOS 트랜지스터 Q12를 접속하고, 이 트랜지스터 Q12의 온·오프를 NOR 게이트 G1a, G1b, G1c의 출력 논리에 의해 전환 제어하기 위해서 제1 논리 연산 회로(1a, 1b, 1c)의 출력이 로우 레벨이 된 경우만, 대응하는 NMOS 트랜지스터 Q12가 온하여 인버터의 출력을 하이 레벨로 할 수 있다.
즉, NMOS 트랜지스터 Q12가 온하지 않는 한 반도체 집적 회로의 출력 단자 B(0) ∼ B(2)의 논리는 제1 논리 연산 회로(1a, 1b, 1c)의 출력의 영향을 받지 않기 때문에 동작이 안정적으로 된다. 또한, 도 9와 같은 키퍼 회로가 불필요해지기 때문에 동작 속도가 빨라진다.
(제4 실시 형태)
제4 실시 형태는, 제3 실시 형태의 변형예이고, 키퍼 회로를 제3 실시 형태와는 다른 구성으로 한 것이다.
도 4는 본 발명에 따른 반도체 집적 회로의 제4 실시 형태의 회로도이다. 도 4에서는 도 3과 공통되는 구성 부분에는 동일 부호를 붙이고 있고 이하에는 상위점을 중심으로 설명한다.
도 4의 반도체 집적 회로는, 도 3의 회로와 비교하여, 프리차지용 PMOS 트랜지스터 Q9의 드레인 단자와 접지 단자 간에 2개의 NMOS 트랜지스터 Q16(제3 트랜지스터), Q17(전위 설정 수단)을 직렬 접속한 점과, 인접하는 제1 논리 연산 회로(1a, 1b), (1b, 1c)의 출력 단자 간의 NMOS 트랜지스터 Q13 ∼ Q15를 생략한 점이 다르다.
NMOS 트랜지스터 Q17은 클럭 신호 CLK가 하이 레벨 간은 온하기 때문에, NMOS 트랜지스터 Q16, Q17의 접속점은 로우 레벨로 유지된다. 예를 들면, 반도체 집적 회로의 출력 단자 B(0)이 하이 레벨이 되면, 대응하는 NMOS 트랜지스터 Q16이 온하고 PMOS 트랜지스터 Q10의 드레인 단자는 로우 레벨이 된다. 이 때문에, 출력 단자 B(0)은 하이 레벨을 유지한다.
이와 같이, 도 4의 NMOS 트랜지스터 Q16은 출력 단자 B(0) ∼ B(2) 중 어느 하나가 하이 레벨이 되면 그 상태를 유지하도록 동작하기 때문에, 인접하는 제1 논리 연산 회로(1a, 1b), (1b, 1c) 간의 NMOS 트랜지스터가 불필요해진다. 또한, 도 4의 반도체 집적 회로는 도 3의 회로와 마찬가지로, NMOS 트랜지스터 Q12가 온하지 않는 한 출력 단자 B(0) ∼ B(2)의 논리는 제1 논리 연산 회로(1a, 1b, 1c)의 출력의 영향을 받지 않기 때문에 동작이 안정적이 된다. 또한, 도 9와 같은 키퍼 회로가 불필요하기 때문에 동작 속도가 향상된다.
(제5 실시 형태)
제5 실시 형태는 복수의 제1 논리 연산 회로 중 적어도 어느 하나의 회로가 로우 레벨 신호를 출력하도록 반도체 집적 회로에 키퍼 회로를 부가한 것이다.
도 5는 본 발명에 따른 반도체 집적 회로의 제5 실시 형태의 회로도이다. 도 5의 반도체 집적 회로는 2개의 제1 논리 연산 회로(1d, 1e)와, 제1 논리 연산 회로(1d, 1e) 각각에 대응하는 키퍼 회로(2d, 2e) 및 인버터 IVd, IVe를 구비하고 있다.
복수의 제1 논리 연산 회로(1d, 1e)의 출력은 입력 신호의 논리가 변화하여도 전부 동시에 하이 레벨이 되지 않도록 설정되어 있다. 즉, 도 5의 제1 논리 연산 회로(1d, 1e)는 NOR 디코더로서 작용한다.
도 5의 제1 논리 연산 회로(1d)는 병렬 접속된 복수의 트랜지스터를 포함하고, /(/X[0]+/X[1]+ … +/X[N-2]+/X[N-1])을 연산한다. 또한, 제1 논리 연산 회로(1e)는 동일하게 병렬 접속된 복수의 트랜지스터를 포함하고, /(X[0]+/X[1]+ … +/X[N-2]+/X[N-1])을 연산한다.
키퍼 회로(2d)는 각각, 인버터 IV1과, NAND 게이트(제2 논리 연산 수단) G2와, PMOS 트랜지스터(제1 트랜지스터) Q18을 구비한다. PMOS 트랜지스터 Q18은 NAND 게이트 G2의 출력에 기초하여 온·오프 제어된다. NAND 게이트 G2는 제1 논리 연산 회로(1c)의 출력과 제1 논리 연산 회로(1d)의 반전 출력 간에서 NAND 연산을 행한 결과를 출력한다.
제1 논리 연산 회로(1d)에 대응하는 NAND 게이트 G2의 출력 C는 C=/A+B가 된다. 제1 논리 연산 회로(1e)에 대응하는 NAND 게이트 G3의 출력 D는 D=A+/B가 된다.
제1 논리 연산 회로(1d)의 출력이 로우 레벨이 되면 대응하는 NAND 게이트 G2의 출력은 하이 레벨이 되고, 대응하는 PMOS 트랜지스터 Q18은 오프한다. 반대로, 제1 논리 연산 회로(1d)의 출력이 하이 레벨이 되면, 다른 제1 논리 연산 회로(1e)의 출력이 로우 레벨이고, NAND 게이트 G2의 출력은 로우 레벨이 되고, 대응하는 PMOS 트랜지스터 Q18이 온하여 제1 논리 연산 회로(1d)의 출력은 하이 레벨로 유지된다.
도 5의 반도체 집적 회로인 경우, 제1 논리 연산 회로(1d)의 출력이 로우 레벨로부터 하이 레벨로 변화하면, 그 영향에 대응하는 PMOS 트랜지스터 Q18은 온할 가능성이 있지만, 그 경우에도 PMOS 트랜지스터 Q18은 제1 논리 연산 회로(1d)의 출력을 하이 레벨로 유지하도록 동작하기 때문에, 제1 논리 연산 회로(1d)의 출력은 로우 레벨에서 하이 레벨로 신속하게 변화하고 동작 속도가 빨라진다.
(제6 실시 형태)
제6 실시 형태는 제5 실시 형태의 변형예이고, NAND 게이트 대신에 PMOS 트랜지스터와 NMOS 트랜지스터를 설치한 것이다.
도 6은 본 발명에 따른 반도체 집적 회로의 제6 실시 형태의 회로도이다. 도 6에서는 도 5와 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에는 상위점을 중심으로 설명한다.
도 6의 회로는 도 5의 회로와 비교하여 키퍼 회로(2d, 2e)의 구성이 다르다. 도 6의 키퍼 회로(2d, 2e)는 NAND 게이트 G2, G3 대신에 직렬 접속된 PMOS 트랜지스터(제2 트랜지스터)Q19와 NMOS 트랜지스터 Q20을 구비한다. PMOS 트랜지스터 Q19는 프리차지용의 PMOS 트랜지스터 Q18과 교차하고 있다. NMOS 트랜지스터 Q20의 소스 단자는 대응하는 제1 논리 연산 회로 이외의 제1 논리 연산 회로의 출력 단자에 접속되어 있다.
가령, 도 6의 제1 논리 연산 회로(1d)의 출력이 로우 레벨이 되면, PMOS 트랜지스터 Q19가 온하고 키퍼 회로(2d)의 출력은 하이 레벨이 된다. 이 때, 프리차지용 PMOS 트랜지스터 Q18과 NMOS 트랜지스터 Q20은 오프한다.
한편, 제1 논리 연산 회로(1d)의 출력이 하이 레벨이 되면 PMOS 트랜지스터 Q19가 오프함과 함께, NMOS 트랜지스터 Q20이 온하고, 대응하는 제1 논리 연산 회로(1d) 이외의 제1 논리 연산 회로(1e)의 출력 신호가 NMOS 트랜지스터 Q20을 통하여 키퍼 회로(2d)에서 출력된다.
제6 실시 형태도, 제5 실시 형태와 마찬가지로, 제1 논리 연산 회로(1d, 1e)의 출력 논리가 변화하여도 키퍼 회로(2d, 2e)는 그 변화를 방해하지 않는 방향으로 동작하기 때문에 동작 속도가 빨라진다.
(제7 실시 형태)
제7 실시 형태도, 제5 실시 형태의 변형예이다.
도 7은 본 발명에 따른 반도체 집적 회로의 제7 실시 형태의 회로도이다. 도 7에서는 도 5와 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에는 상위점을 중심으로 설명한다.
도 7의 회로는 키퍼 회로(2d, 2e)의 구성이 도 5의 회로와 다르며, PMOS 트랜지스터 Q18에 병렬로 접속된 프리차지용 PMOS 트랜지스터(프리차지 수단) Q21과, PMOS 트랜지스터(제1 트랜지스터) Q18에 직렬로 접속된 NMOS 트랜지스터(제2 트랜지스터) Q22를 구비한다. PMOS 트랜지스터 Q21은 클럭 신호 CLK에 동기하여, 주기적으로 온·오프하고 온하면 PMOS 트랜지스터 Q18, Q21의 접속점은 강제적으로 하이 레벨로 유지한다.
NAND 게이트 G2의 출력 단자가 로우 레벨이 되면, PMOS 트랜지스터 Q18이 온하여 NMOS 트랜지스터 Q21이 오프하기 때문에, 이들 트랜지스터 Q18, Q21의 접속점은 하이 레벨이 된다. 이 때문에, NAND 게이트 G2는 다른 제1 논리 연산 회로(1e)의 출력에 따른 신호를 출력한다.
한편, NAND 게이트 G2의 출력 단자가 하이 레벨이 되면, PMOS 트랜지스터 Q18이 오프하여 NMOS 트랜지스터 Q21이 온하기 때문에, 대응하는 제1 논리 연산 회로(1d)의 출력 신호는 NMOS 트랜지스터 Q21을 통하여 인버터 IV1에 입력된다. 가령, 제1 논리 연산 회로(1d)의 출력 신호가 로우 레벨이면, NAND 게이트 G2의 출력은 하이 레벨이 된다. 반대로, 제1 논리 연산 회로(1d)의 출력 신호가 하이 레벨이면, NAND 게이트 G2의 출력은 다른 제1 논리 연산 회로(1e)의 출력 신호에 따른 논리가 된다.
또한, 도 7의 인접하는 제1 논리 연산 회로(1d, 1e)의 출력 간에는 항상 온 상태인 NMOS 트랜지스터 Q23이 접속되어 있다. 이 트랜지스터 Q23은 드라이브 능력이 약하기 때문에, 인접하는 2개의 제1 논리 연산 회로(1d, 1e)의 출력 단자는 동 전압이 되는 방향으로 천천히 변화한다.
이와 같이, 제7 실시 형태에서는 제5 실시 형태의 구성에 프리차지용 PMOS 트랜지스터 Q20과, 제1 논리 연산 회로(1d)의 출력을 통과/차단하는 NMOS 트랜지스터 Q21을 추가하기 때문에, NAND 게이트 G2의 출력이 하이 레벨일 때만 제1 논리 연산 회로(1d)의 출력을 인버터 IV1에 공급할 수 있어 출력 논리를 안정화시킬 수 있다.
또한, 제1 논리 연산 회로(1d)의 출력 논리가 변화하면 그 변화를 방해하지 않는 방향으로 키퍼 회로(2d, 2e)가 동작하기 때문에 동작 속도가 빨라진다.
(제8 실시 형태)
제8 실시 형태는 제7 실시 형태의 변형예이고, 키퍼 회로 내에 새롭게 PMOS 트랜지스터와 NMOS 트랜지스터를 설치한 것이다.
도 8은 본 발명에 따른 반도체 집적 회로의 제8 실시 형태의 회로도이다. 도 8에서는 도 7과 공통되는 구성 부분에는 동일 부호를 붙이고 있고, 이하에는 상위점을 중심으로 설명한다.
도 8의 반도체 집적 회로는 키퍼 회로(2d, 2e)의 구성이 도 7의 회로와 다르다. 도 8의 키퍼 회로(2d ,2e)는 NAND 게이트 대신에 PMOS 트랜지스터 Q18에 교차하는 PMOS 트랜지스터(제3 트랜지스터) Q24와, NMOS 트랜지스터 Q22에 교차하는 NMOS 트랜지스터(제4 트랜지스터) Q25와, PMOS 트랜지스터 Q24에 병렬 접속된 프리차지용 PMOS 트랜지스터 Q26을 구비한다.
PMOS 트랜지스터 Q18과 NMOS 트랜지스터 Q22는 키퍼 회로(2d, 2e)의 출력 논리에 따라 온·오프 제어된다. 또한, PMOS 트랜지스터 Q24, Q26과 NMOS 트랜지스터 Q25의 각 드레인 단자는 공통으로 접속되어 있다.
키퍼 회로(2d)의 출력이 로우 레벨이 되면, PMOS 트랜지스터 Q18이 온하여NMOS 트랜지스터 Q22는 오프한다. 이 때문에, PMOS 트랜지스터 Q18의 드레인 단자가 하이 레벨이 되며 PMOS 트랜지스터 Q24가 오프하여 NMOS 트랜지스터 Q25가 온한다.
이에 따라, 다른 제1 논리 연산 회로(1e)의 출력 신호가 NMOS 트랜지스터 Q25를 통하여 키퍼 회로(2d)에서 출력된다.
한편, 키퍼 회로(2d)의 출력이 하이 레벨이 되면, PMOS 트랜지스터 Q18은 오프하여 NMOS 트랜지스터 Q22는 온한다. 이 때문에, PMOS 트랜지스터 Q24와 NMOS 트랜지스터 Q25는 제1 논리 연산 회로(1d)의 출력 논리에 따라 온·오프 제어된다.
제8 실시 형태의 키퍼 회로(2d, 2e)는 제7 실시 형태와 마찬가지로, 제1 논리 연산 회로(1d, 1e)의 출력 논리가 변화하여도 그 논리 변화를 방해하지 않는 방향으로 동작하기 때문에 동작 속도가 빨라진다.
상술한 제1 ∼ 제4 실시 형태에서는 3개의 제1 논리 연산 회로를 구비하는 예를 설명하였지만, 제1 논리 연산 회로의 수는 4개 이상이어도 되며 2개라도 상관없다.
또한, 상술한 제5 ∼ 제8 실시 형태에서는 2개의 제1 논리 연산 회로를 구비하는 예를 설명하였지만, 제1 논리 연산 회로의 수는 3개 이상이어도 된다.
이상 상세하게 설명한 바와 같이, 본 발명에 따르면 어느 하나의 제1 논리 연산 수단의 출력 논리가 변화하면 대응하는 키퍼 회로는 그 제1 논리 연산 수단의 출력 논리가 변화하는 방향으로 동작하기 때문에, 제1 논리 연산 수단의 논리 변화속도를 빠르게 할 수 있다. 또한, 키퍼 회로는 키퍼 회로는 대응하는 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력이 제1 논리가 되면 대응하는 제1 논리 연산 수단의 출력을 강제적으로 제2 논리로 설정하기 때문에 반도체 집적 회로의 출력 논리의 변동을 억제할 수 있어 동작이 안정적이 된다.

Claims (14)

  1. 복수의 입력 신호에 대하여 각각 다른 논리 연산을 행한 결과를 출력하는 3개 이상의 제1 논리 연산 수단을 포함하고, 상기 복수의 입력 신호의 논리에 따라 상기 3개 이상의 제1 논리 연산 수단 중 어느 하나만으로 제1 논리의 신호를 출력시키는 논리 연산 기능을 포함한 반도체 집적 회로에 있어서,
    상기 3개 이상의 제1 논리 연산 수단의 각각에 대응하게 설치하여, 대응하는 상기 제1 논리 연산 수단의 출력 전압을 제2 논리에 따른 전압으로 유지 가능한 복수의 키퍼 회로
    를 포함하고,
    상기 복수의 키퍼 회로의 각각은 대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력이 상기 제1 논리일 때에, 대응하는 상기 논리 연산 수단의 출력을 강제적으로 상기 제2 논리로 설정하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 복수의 키퍼 회로의 각각은,
    클럭이 소정 논리일 때에 대응하는 상기 제1 논리 연산 수단의 출력 전압을 상기 제2 논리에 따른 전압으로 유지 가능한 프리차지 수단과,
    대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력 논리에 따라 온·오프하는 복수의 트랜지스터를
    포함하는 반도체 집적 회로.
  3. 제1항에 있어서,
    상기 복수의 키퍼 회로의 각각은,
    클럭이 소정 논리일 때에 대응하는 상기 제1 논리 연산 수단의 출력 전압을 상기 제2 논리에 따른 전압으로 유지 가능한 프리차지 수단과,
    상기 제1 논리 연산 수단의 각각에 대응하게 설치되고, 대응하는 상기 제1 논리 연산 수단 이외의 모든 제1 논리 연산 수단의 출력 논리끼리로 소정의 논리 연산을 행하는 제2 논리 연산 수단과,
    상기 제2 논리 연산 수단의 출력 논리에 따라 온· 오프하는 트랜지스터를 포함하고,
    상기 프리차지 수단의 출력 단자와, 상기 트랜지스터의 드레인 단자와, 대응하는 상기 제1 논리 연산 수단의 출력 단자와는 공통되어 접속되고, 이 접속점으로부터 대응하는 상기 제1 논리 연산 수단의 출력 논리에 따른 신호를 출력하는 반도체 집적 회로.
  4. 제3항에 있어서,
    상기 제1 논리는 로우 레벨이고 또한 상기 제2 논리는 하이 레벨이고,
    상기 제2 논리 연산 수단은, 대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력 논리끼리로 NOR 연산을 행하고,
    상기 트랜지스터는 PMOS 트랜지스터이고, 이 PMOS 트랜지스터의 게이트 단자에는 대응하는 상기 제2 논리 연산 수단의 출력 신호가 입력되는 반도체 집적 회로.
  5. 제1항에 있어서,
    상기 복수의 키퍼 회로의 각각은,
    클럭이 소정 논리일 때에, 대응하는 상기 제1 논리 연산 수단의 출력 논리를 상기 제2 논리에 프리차지하는 프리차지 수단과,
    대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력 논리에 기초하여 소정의 논리 연산을 행하는 제2 논리 연산 수단과,
    상기 제2 논리 연산 수단의 출력 논리에 따라 온·오프하는 제1 트랜지스터와,
    대응하는 상기 제1 논리 연산 수단과 대응하는 상기 제1 트랜지스터 간에 접속되고 대응하는 상기 제2 논리 연산 수단의 출력 논리에 따라 온·오프하는 제2 트랜지스터를 포함하고,
    인접하는 2개의 상기 제1 논리 연산 수단의 출력 단자사이에 접속되고, 항상 온 상태를 유지하는 복수의 제3 트랜지스터를 더 포함하고,
    상기 프리차지 수단의 출력 단자와, 상기 제1 및 제2 트랜지스터의 접속점과는 서로 접속되며, 이 접속점으로부터 대응하는 상기 제1 논리 연산 수단의 출력 논리에 따른 신호를 출력하는 반도체 집적 회로.
  6. 제1항에 있어서,
    상기 복수의 키퍼 회로의 각각은,
    클럭이 소정 논리일 때 대응하는 상기 제1 논리 연산 수단의 출력 전압을 상기 제2 논리에 따른 전압으로 유지 가능한 프리차지 수단과,
    상기 제1 논리 연산 수단의 출력 논리에 따라서 온·오프하는 제1 트랜지스터와,
    대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력 논리에 기초하여 소정의 논리 연산을 행하는 제2 논리 연산 수단과,
    대응하는 상기 제1 논리 연산 수단과 대응하는 상기 제1 트랜지스터 간에 접속되며, 대응하는 상기 제2 논리 연산 수단의 출력 신호에 따라 온·오프하는 제2 트랜지스터와,
    대응하는 상기 제1 논리 연산 수단의 출력 논리에 따른 신호에 기초하여 온·오프하는 제3 트랜지스터와,
    클럭이 소정 논리일 때에, 상기 제3 트랜지스터의 소스 전압을 상기 제1 논리에 대응하는 전압으로 설정하는 전위 설정 수단을 포함하고,
    상기 프리차지 수단의 출력 단자와, 상기 제1, 제2 및 제3 트랜지스터의 드레인 단자와는 서로 접속되며, 이 접속점으로부터 대응하는 상기 논리 연산 수단의 출력 신호에 따른 신호를 출력하는 반도체 집적 회로.
  7. 제5항 또는 제6항에 있어서,
    상기 제1 논리는 로우 레벨이고 또한 상기 제2 논리는 하이 레벨이고,
    상기 제2 논리 연산 수단은 대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력끼리로 NOR 연산을 행하고,
    상기 제1 트랜지스터는 PMOS 트랜지스터이고 또한 상기 제2 트랜지스터는 NMOS 트랜지스터이며, 이들 트랜지스터의 게이트 단자에 상기 제2 논리 연산 수단의 출력 신호가 입력되는 반도체 집적 회로.
  8. 복수의 입력 신호에 대하여 각각 다른 논리 연산을 행한 결과를 출력하는 2개 이상의 제1 논리 연산 수단을 포함하고, 상기 복수의 입력 신호의 논리에 따라서, 상기 2개 이상의 제1 논리 연산 수단중 적어도 어느 하나로부터 제1 논리의 신호를 출력시키는 논리 연산 기능을 포함한 반도체 집적 회로에 있어서,
    상기 2개 이상의 제1 논리 연산 수단의 각각에 대응하여 설치되는 복수의 키퍼 회로
    를 포함하고,
    상기 복수의 키퍼 회로의 각각은,
    대응하는 상기 제1 논리 연산 수단의 출력 전압을 제2 논리에 따른 전압으로 유지 가능한 제1 트랜지스터와,
    상기 복수의 제1 논리 연산 수단의 출력 신호끼리로 소정의 논리 연산을 행하는 제2 논리 연산 수단을 포함하고,
    상기 제2 논리 연산 수단의 출력 논리에 기초하여 상기 제1 트랜지스터의 온·오프를 제어하는 반도체 집적 회로.
  9. 제8항에 있어서,
    상기 제2 논리 연산 수단은, 대응하는 상기 제1 논리 연산 수단의 출력 논리가 상기 제1 논리인 경우에는 대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력 신호에 기초하여 NAND 연산을 행하고 또한 대응하는 상기 제1 논리 연산 수단의 출력 논리가 상기 제2 논리인 경우에는 미리 정한 상기 제1 논리 또는 상기 제2 논리의 신호를 출력하는 반도체 집적 회로.
  10. 제8항에 있어서,
    상기 복수의 키퍼 회로의 각각은,
    상기 제1 트랜지스터와 교차하여 상기 제2 논리 연산 수단에 상기 제2 논리에 따른 전압을 공급 가능한 제2 트랜지스터를 포함하고,
    상기 제2 트랜지스터는 대응하는 상기 제1 논리 연산 수단의 출력이 상기 제1 논리일 때에 온하여 대응하는 상기 제2 논리 연산 수단의 출력 전압을 상기 제2 논리에 따른 전압으로 설정하고,
    상기 제1 트랜지스터는 상기 제2 논리 연산 수단의 출력 논리가 상기 제1 논리일 때에 온하여 대응하는 상기 제1 논리 연산 수단의 출력 전압을 상기 제2 논리에 따른 전압에 유지하는 반도체 집적 회로.
  11. 복수의 입력 신호에 대하여 각각 다른 논리 연산을 행한 결과를 출력하는 2개 이상의 제1 논리 연산 수단을 포함하고, 상기 복수의 입력 신호의 논리에 따라서, 상기 2개 이상의 제1 논리 연산 수단중 적어도 어느 하나로부터 제1 논리 신호를 출력시키는 논리 연산 회로에 있어서,
    상기 2개 이상의 제1 논리 연산 수단의 각각에 대응하게 설치되며, 상기 복수의 제1 논리 연산 수단의 출력 신호끼리로 소정의 논리 연산을 행하는 제2 논리 연산 수단과,
    상기 2개 이상의 제1 논리 연산 수단의 각각에 대응하게 설치되며, 직렬 접속된 제1 및 제2 트랜지스터와,
    상기 제1 및 제2 트랜지스터의 접속점의 전압을 소정의 전압으로 유지 가능한 프리차지 수단
    을 포함하고,
    상기 제1 및 제2 트랜지스터는 상기 제2 논리 연산 수단의 출력에 기초하여 온·오프 제어되고,
    상기 제2 논리 연산 수단은 상기 제1 트랜지스터가 온했을 때에는 대응하는 상기 제1 논리 연산 수단 이외의 상기 제1 논리 연산 수단의 출력에 따른 신호를 출력하고, 상기 제1 트랜지스터가 오프했을 때에는 미리 정한 상기 제1 논리 또는 상기 제2 논리의 신호를 출력하는 반도체 집적 회로.
  12. 제11항에 있어서,
    상기 제2 논리 연산 수단은 대응하는 상기 제1 및 제2 트랜지스터의 접속점의 전압에 따른 신호와, 그 이외의 상기 제1 및 제2 트랜지스터의 접속점의 전압에 따른 신호사이에서 NAND 연산을 행하는 반도체 집적 회로.
  13. 제11항에 있어서,
    상기 제2 논리 연산 수단은 직렬 접속된 제3 및 제4 트랜지스터를 포함하고,
    상기 제3 및 제4 트랜지스터는 대응하는 상기 제1 및 제2 트랜지스터의 접속점의 전압에 의해 온·오프 제어되고,
    상기 제3 및 제4 트랜지스터는 도전형이 서로 다르며, 상기 제3 트랜지스터가 온하면, 상기 제2 논리 연산 수단은 미리 정한 상기 제1 논리 또는 상기 제2 논리의 신호를 출력하고, 상기 제4 트랜지스터가 온하면 상기 제2 논리 연산 수단은 대응하는 상기 제1 논리 연산 수단 이외의 제1 논리 연산 수단의 출력 신호에 따른 신호를 출력하는 반도체 집적 회로.
  14. 제11항 내지 제13항중 어느 한 항에 있어서,
    인접하는 2개의 상기 제1 논리 연산 수단의 각 출력 단자사이에 접속되며, 항상 온 상태를 유지하는 트랜지스터를 포함하는 반도체 집적 회로.
KR10-2001-0010375A 2000-02-29 2001-02-28 논리 연산 기능을 포함한 반도체 집적 회로 KR100392037B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2000053674A JP3533357B2 (ja) 2000-02-29 2000-02-29 論理演算機能を備えた半導体集積回路
JP2000-053674 2000-02-29

Publications (2)

Publication Number Publication Date
KR20010085717A KR20010085717A (ko) 2001-09-07
KR100392037B1 true KR100392037B1 (ko) 2003-07-23

Family

ID=18575024

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0010375A KR100392037B1 (ko) 2000-02-29 2001-02-28 논리 연산 기능을 포함한 반도체 집적 회로

Country Status (5)

Country Link
US (1) US6437603B2 (ko)
EP (1) EP1130780B1 (ko)
JP (1) JP3533357B2 (ko)
KR (1) KR100392037B1 (ko)
DE (1) DE60129264T2 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003188714A (ja) * 2001-12-20 2003-07-04 Ntt Electornics Corp 多入力論理ゲート
US7064584B2 (en) 2003-04-28 2006-06-20 Via Technologies, Inc. P-domino output latch with accelerated evaluate path
US7034578B2 (en) 2003-04-28 2006-04-25 Via Technologies, Inc. N-domino output latch with accelerated evaluate path
US7170328B2 (en) * 2004-11-05 2007-01-30 International Business Machines Corporation Scannable latch
KR102596875B1 (ko) * 2016-11-23 2023-11-01 삼성전자주식회사 플립 플롭

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01130618A (ja) * 1987-11-02 1989-05-23 Advanced Micro Devicds Inc Ｃｍｏｓラッチ回路
JPH0884066A (ja) * 1994-09-13 1996-03-26 Hitachi Ltd ダイナミック論理回路
JPH11154857A (ja) * 1997-11-19 1999-06-08 Denso Corp 演算回路
KR19990072238A (ko) * 1998-02-06 1999-09-27 포만 제프리 엘 기록드라이버장치,데이터기록방법,프리챠지장치및방법,전하유지장치및방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2546228B2 (ja) 1985-12-20 1996-10-23 株式会社日立製作所 選択回路
JP2001507887A (ja) * 1996-12-27 2001-06-12 インテル・コーポレーション 最初と最後のステージにクロックを有し、最後のステージにラッチを有する単相ドミノ時間借用論理回路
JP3763936B2 (ja) 1997-06-23 2006-04-05 株式会社東芝 アドレスデコード回路
US6107834A (en) * 1998-10-30 2000-08-22 Intel Corporation Charge sharing protection for domino circuits
US6292029B1 (en) * 1999-12-23 2001-09-18 Intel Corporation Method and apparatus for reducing soft errors in dynamic circuits
US6282140B1 (en) * 2000-06-08 2001-08-28 Systems Integration Inc. Multiplexor having a single event upset (SEU) immune data keeper circuit

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01130618A (ja) * 1987-11-02 1989-05-23 Advanced Micro Devicds Inc Ｃｍｏｓラッチ回路
JPH0884066A (ja) * 1994-09-13 1996-03-26 Hitachi Ltd ダイナミック論理回路
JPH11154857A (ja) * 1997-11-19 1999-06-08 Denso Corp 演算回路
KR19990072238A (ko) * 1998-02-06 1999-09-27 포만 제프리 엘 기록드라이버장치,데이터기록방법,프리챠지장치및방법,전하유지장치및방법

Also Published As

Publication number Publication date
EP1130780A2 (en) 2001-09-05
US6437603B2 (en) 2002-08-20
EP1130780A3 (en) 2003-08-13
DE60129264T2 (de) 2008-03-13
DE60129264D1 (de) 2007-08-23
JP2001244808A (ja) 2001-09-07
KR20010085717A (ko) 2001-09-07
US20020003438A1 (en) 2002-01-10
EP1130780B1 (en) 2007-07-11
JP3533357B2 (ja) 2004-05-31

Similar Documents

Publication Publication Date Title
US5583456A (en) Differentially coupled AND/NAND and XOR/XNOR circuitry
US5258666A (en) CMOS clocked logic decoder
US6801064B1 (en) Buffer circuit using low voltage transistors and level shifters
KR100219743B1 (ko) 레벨인버터회로
US5825215A (en) Output buffer circuit
US20080054982A1 (en) Low power level shifter and method thereof
JPH11273384A (ja) 半導体装置
KR100218336B1 (ko) 레벨 시프터
KR20180092804A (ko) 레벨 시프터
US4314166A (en) Fast level shift circuits
US5294847A (en) Latching sense amplifier
US20060066380A1 (en) Level converting circuit
US20040207450A1 (en) Voltage level shifter and system mounting voltage level shifter therein
KR100392037B1 (ko) 논리 연산 기능을 포함한 반도체 집적 회로
US20030117207A1 (en) Level shifter having plurality of outputs
US20040104756A1 (en) Voltage level shifter circuit having high speed and low switching power
JPH06216759A (ja) 半導体集積回路装置
US6756813B2 (en) Voltage translator
US20070279091A1 (en) Digital Voltage Level Shifter
US20080030253A1 (en) Level shifter circuit
US5332936A (en) Composite logic circuit
US4860327A (en) Latch circuit constructed with MOS transistors and shift register using the latch circuits
US6426658B1 (en) Buffers with reduced voltage input/output signals
WO2017183275A1 (ja) 半導体集積回路
EP0388074A1 (en) Cmos level shifting circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110617

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee