KR100219743B1 - 레벨인버터회로 - Google Patents

레벨인버터회로 Download PDF

Info

Publication number
KR100219743B1
KR100219743B1 KR1019920004603A KR920004603A KR100219743B1 KR 100219743 B1 KR100219743 B1 KR 100219743B1 KR 1019920004603 A KR1019920004603 A KR 1019920004603A KR 920004603 A KR920004603 A KR 920004603A KR 100219743 B1 KR100219743 B1 KR 100219743B1
Authority
KR
South Korea
Prior art keywords
transistor
potential
channel
pair
transistor pair
Prior art date
Application number
KR1019920004603A
Other languages
English (en)
Other versions
KR920019090A (ko
Inventor
요한 히르터
Original Assignee
피터 토마스
지멘스 악티엔게젤샤프트
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 피터 토마스, 지멘스 악티엔게젤샤프트 filed Critical 피터 토마스
Publication of KR920019090A publication Critical patent/KR920019090A/ko
Application granted granted Critical
Publication of KR100219743B1 publication Critical patent/KR100219743B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/10—Modifications for increasing the maximum permissible switched voltage
    • H03K17/102—Modifications for increasing the maximum permissible switched voltage in field-effect transistor switches
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356147—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit using pass gates

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Amplifiers (AREA)
  • Thin Film Transistor (AREA)

Abstract

모놀리식 집적 레벨 인버터회로는 제 1전위차 신호를 제 2전위차 신호로 인버터한다. 상기 회로는 6쌍의 트랜지스터를 포함한다.

Description

레벨 인버터 회로
제 1도 및 제 3도은 본 발명의 유리한 실시예의 개략 회로 다이어그램.
제 2도는 입출력 신호의 다이어그램.
*도면의 주요부분에 대한 부호의 설명
A,A : 입력 신호 B,B . 출력 신호
Tn : n-채널 트랜지스터 Tp : p-채널 트랜지스터
본 발명은 모놀리식 집적 레벨 인버터 회로에 관한 것이다.
현대 전자 공학에서 칩내에서 여러 가지 공급 전압 및 신호 레벨로 작동하는 다양한 반도체 기술이 존재한다. 상기 전압 및 레벨은 레벨 인버터 회로에 의하여 칩이 온상태로 될 수 있다.
출원번호 제 DE 37 29 925 Al 호의 독일연방공화국 공개 공보에는 모놀리식 집적 GMOS형 레벨 인버터 회로가 기재되어 있다. 만약 상기 회로가 (약 Im까지) 작은 구조로 제작된다면, 6 내지 10V보다 큰 전위차가 발생하는 n-채널 트랜지스터에서 공지된 문제점인 열전하 캐리어(열전자)가나타난다. 참고문헌은 또한 ESSDERC 86의 191쪽부터 시작하는 H,Terletzki와 L, Risch의 논문 열 전하 감소를 위한 2중-게이트 인버터의 작동상태이다. n-채널 트랜지스터에서 열 전자는 동작 전압(Vth)에서의 증가 및드레인 대 소스 전류(Ids)에서의 감소와 같은 바람직하지 않은 저하 현상이나타난다. 그와 같은 것은 P-채널 트랜지스터(열홀)에서도 동일하다.
상기 효과를 피하기 위해서 출원번호 제 DE 37 33 046 Al 호의 독일연방공화국 공개 공보에는 각 게이트에 일정 전위가 인가된 모두 동일 채널형의 트랜지스터가 추가로 제공되는 것이 공지되어 있다.
가능한한 가장 작은 두께의 MOS 트랜지스터의 게이트용 유전체 특히 25㎜의 두께 및 더 작은 두께의 유전체가 현재 일반적으로 이용되고 있다. 그 다음에 동작 중에는 높은 전계 세기가 게이트 및 채널 영역 사이에서 발생한다, 그것은 게이트 유전체의 바람직하지 않은 브레이크 다운을 가져오고, 따라서 트랜지스터를 변질시켜 파괴되는 원인이 될 수 있다.
따라서 본 발명의 목적은, 상기 일반 유형의 지금까지 공지된 소자의 기재된 단점을 극복하고, 그리고 상기 전기 스트레스에 민감하지 않은 또는다른 말로 비교적 높은 전압이 이용될 때 영향을 받지 않고 열 전자 및 열흘 그리고 게이트 브레이크다운의 위험의 발생을 크게 줄이는 모놀리식 집적 레벨 인버터 회로를 제공하는데 있다.
전술한 목적 및 다른 목적을 해결하기 위해, 본 발명에 따라 다음을 포함하는 모놀리식 집적 레벨 인버터 회로가 제공된다. 즉, 소스, 드레인, 게이트 및 채널 통로를 각각 가진 제 1, 제 2, 제 3, 제 4, 제 5, 제 6 트랜지스터 쌍 ; 제 1 채널형인 제 1 및 제 2 트랜지스터 쌍으로된 트랜지스터 및 제 2 채널형인 제 3, 제 4, 제 5 및 제 6 트랜지스터 쌍으로된 트랜지스터 ; 제 1 전위로 인가된 제 1 트랜지스터 쌍의 트랜지스터 소스 ; 제 1 전위 및 제 2 전위의 레벨을 갖는 입력 신호 및 상보형 입력 신호를 각각 수신하는 제 1 트랜지스터 쌍의 트랜지스터 게이트 ; 제 2 트랜지스터 쌍의 각 하나의 트랜지스터 소스에 각각 접속된 제 1 트랜지스터 쌍의 트랜지스터 드레인 ; 제 2 전위로 인가된 제 2 트랜지스터 쌍의 트랜지스터 게이트 ; 제4 트랜지스터 쌍의 한 트랜지스터 드레인에서 레벨 인버터 회로의 출력 신호를 위해 제 2 회로 노드를 규정짓는 제 4 트랜지스터 쌍의 한 트랜지스터채널 통로에 직렬로 접속된 제 3 트랜지스터 쌍의 한 트랜지스터 채널 통로 ; 제 4 트랜지스터 쌍의 다른 트랜지스터 드레인에서 레벨 인버터 회로의 출력 신호를 위해 제 2 회로 노드를 규정짓는 제 4 트랜지스터 쌍의 다른 트랜지스터의 채널 통로에 직렬로 접속된 제 3 트랜지스터 쌍의 다른 트랜지스터 채널 통로 ; 제 4 트랜지스터 쌍의 다른 트랜지스터 드레인에 접속된 제 4 트랜지스터 쌍의 한 트랜지스터 게이트 및 제 4 트랜지스터 쌍의 한 트랜지스터 드레인에 접속된 제 4 트랜지스터 쌍의 다른 트랜지스터 게이트; 제 3 전위로 인가된 제 4 트랜지스터 쌍의 트랜지스터 소스 ; 제 2 전위로인가된 제 3 트랜지스터 쌍의 트랜지스터 드레인 ; 제 6 트랜지스터 쌍의 한트랜지스터 채널 통로에 직렬로 접속된 제 5 트랜지스터 쌍의 한 트랜지스터 채널 통로 및 제 6 트랜지스터 쌍의 다른 트랜지스터 채널 통로에 직렬로 접속된 제 5 트랜지스터 쌍의 다른 트랜지스터 채널 통로 ; 제 3 트랜지스터 쌍의 트랜지스터 각 하나의 게이트에 각각 접속된 제 5 트랜지스터 쌍의 트랜지스터 드레인 ; 제 2 전위로 인가된 제 5 트랜지스터 쌍의 트랜지스터 게이트 ; 그리고 제 6 트랜지스터 쌍의 다른 트랜지스터 소스와 상기 회로 노드의 하나에 접속된 제 6 트랜지스터 쌍의 한 트랜지스터 게이트, 그리고 제 6 트랜지스터 쌍의 한 트랜지스터 소스와 회로 노드의 다른 하나에접속된 제 6 트랜지스터 쌍의 다른 트랜지스터 게이트를 포함하는 모놀리식집적 레벨 인버터 회로가 제공된다.
본 발명의 다른 특징에 따라, 트랜지스터의 제 1 채널형은 n-채널형이고, 그리고 트랜지스터의 제 2 채널형은 P-채널형 이다.
본 발명의 추가 특징에 따라, 제 2 전위가 제 1 전위보다 더 높고 제3 전위보다 더 낮다.
본 발명의 추가 특징에 따라, 트랜지스터의 제 1 채널형은 p-채널형이고, 그리고 트랜지스터의 제 2 채널형은 n-채널형 이다.
본 발명의 추가 특징에 따라, 제 2 전위가 제 1 전위보다 더 낮고 제3 전위보다 더 높다.
본 발명의 또 다른 특징에 따라, p-채널 트랜지스터가 세개의 전위중 가장 높은 전위로 인가되거나 또는 세계의 전위보다 높은 전위로 인가된 기판부를 가진다.
본 발명의 또 다른 특징에 따라, n-채널 트랜지스터가 세개의 전위중 가장 높은 전위로 인가되거나 또는 세계의 전위보다 높은 전위로 인가된 기판부를 가진다.
본 발명의 부수하는 특징에 따라, 상기 입력 신호는 제 12 전위와 같은 일정 전위값을 갖은 신호이다.
본 발명의 특징으로 고려되는 다른 특징은 종속항에 설명되어 있다
본 발명이 이곳에서 레벨 인버터 회로를 실현하는 것과 같이 설명되고 기재되어 있을 지라도, 다양한 변경 및 구조 변화는 본 발명의 기술적 사상에서 벗어남이 없이, 그리고 청구범위와 같은 범위의 한계내에서 실시할 수 있으므로 상세한 설명에 제한되지 않는다.
그러나, 본 발명의 추가 목적 및 장점과 함께 본 발명의 동작의 방법 및 구조는 첨부된 도면과 관련하여 상세한 실시예의 추가 설명을 더 명확히 이해할 수 있다.
지금 상세히 도시된 도면을 참조하여, 특히 제 1도를 참조하면, 제 1 전위(VSS0)로 인가된 소스를 가진 n-채널 트랜지스터(T1,T2)로 구성된 제 1 트랜지스터 쌍(TP1)을 포함하는 본 발명에 따른 레벨 인버너 회로의 실시예가 도시되어 있다. 동작 동안 입력 신호가 한 트랜지스터(T1)의 게이트에 인가될 수 있다.
상기 신호의 한 레벨, 예컨대 저레벨은 제 1 전위(VSS0)를 가지며,그것의 다른 레벨, 예컨대 고레벨은 제2 전위(VSS0)를 가진다. 제 1 전위(VSS0)의 값은 (이 경우 이는 접지라고 함) 0V일 수 있는 한편, 제 2 전위(VDD0)의 값은 예컨대 3V이다. 동작시, 입력 신호(A)에 상보형인 입력 신호(A)는 다른 트랜지스터(T2)의 게이트에 인가될 수 있다.
또한, 레벨 인버터 회로는 다시 n-채널형인 트랜지스터(Tn)로 구성된 제 2트랜지쓰터 쌍(TP2)을 포함한다. 제 1 트랜지스터 쌍(TP1)의 트랜지스터(T1,T2)의 드레인은 제 2 트랜지스터 쌍(TP2)과 결합된 트랜지스터(Tn)의 소스와 각각 접속된다. 제2 트랜지스터 쌍(TP2)의 트랜지스터(Tn)의 게이트는 제 2 전위(VDD0)로 인가된다.
레벨 인버터 회로는 또한 트랜지스터(T5,T6)로 구성된 제 3 트랜지스터 쌍(TP3) 및 트랜지스터(T3,T4)로 구성된 제 4 트랜지스터 쌍(TP4)을 포함한다. 상기 트랜지스터들(T3내지 T6)은 p-채널 트랜지스터이다. 제 3 및 제 4 트랜지스터 쌍(TP3,TP4)의 트랜지스터(T5 및 T3)의 채널 통로는 서로 직렬로 접속된다.
대응하여 제 3 및 제 4 트랜지스터 쌍(TP3,TP4)의 트랜지스터(T6 및T4)의 채널 통로는 마찬가지로 직렬로 접속된다. 레벨 인버터 회로의 출력신호(B,B)에 대한 제 1 및 제 2 회로 노드(1,2)는 제 4 트랜지스터 쌍(TP4)의 트랜지스터(T3,T4)의 드레인(대응하여 제 3 트랜지스터 쌍(TP3)의 트랜지스터(T5,T6)의 소스)에서 만들어진다, 출력 신호(B,B)는 서로 상보형 이다.제 4 트랜지스터 쌍(TP4)의 제 1 트랜지스터(T3)의 게이트는 제 4 트랜지스터 쌍(TP4)의 제 2 트랜지스터(T4)의 드레인에 접속된다. 대응하여 제 4 트랜지스터 쌍(TP4)의 제 2 트랜지스터(T4)의 게이트는 또한 제 4 트랜지스터쌍(TP4)의 제 1 트랜지스터(T3)의 드레인에 접속된다. 제 4 트랜지스터 쌍(TP4)의 트랜지스터(T3,T4)의 게이트 및 드레인은 서로 교차하여 접속되고, 그리고 두개의 회로 노드(2,1)의 각 하나와 결합되고, 그리고 제 3 트랜지스터 쌍(TP3)의 트랜지스터(T6,T5)의 각 하나의 소스와 각각 결합된다. 제 4 트랜지스터 쌍(TP4)의 트랜지스터(T3,T4)소스는 제 3 전위(VDD1)로 인가된다. 제 3 트랜지스터 쌍(TP3)의 트랜지스터(T5,T6)드레인은 제 2 전위(VDD0)로 인가되고, 따라서 또한 제 2 트랜지스터 쌍(TP2)의 트랜지스터(Tn)게이트에 접속된다.
더욱이, 레벨 인버터 회로는 2개의 트랜지스터(TP)로 구성된 제 5 트랜지스터 쌍(TP5) 및 2개의 트랜지스터(T7,T8)로 구성된 제6 트랜지스터(TP6)를 포함한다. 한 트랜지스터의 각 쌍, 즉, 제 5 트랜지스터 쌍(TP5)의 한 트랜지스터(TP) 및 제 6 트랜지스터 쌍(TP6)의 한 트랜지스터(T7 또는 T8)는 그들 채널 통로를 통해 서로 직렬로 접속된다. 제 5 트랜지스터 쌍(TP5)의 각 트랜지스터(TP)의 드레인은 제 3 트랜지스터 쌍(TP3)의 두 트랜지스터 (T5,T6)의 각각(T5 또는 T6)의 게이트에 접속되고, 제 2 트랜지스터 쌍(TP2)의 트랜지스터(Tn)의 각각의 드레인에 접속된다. 제 5 트랜지스터 쌍(TP5)의 드 트랜지스터 게이트는 제 2 전위(VDD0)로 인가된다. 제 6 트랜지스터 쌍(TP6)의 제 1 트랜지스터(T7) 게이트는 제 2 회로 노드(2)에 접속되고, 제 4 트랜지스터 쌍(TP4)의 트랜지스터(TP4)의 게이트에 접속된다. 제 6 트랜지스터 쌍(TP6)의 제 1 트랜지스터 게이트는 제 6 트랜지스터 쌍(TP6)의 제2 트랜지스터(T8) 게이트는 제 1 회로 노드(1)에 접속되고, 제 4 트랜지스터 쌍(TP4)의 트랜지스터(T4)의 트랜지스터(T4)의 게이트에 마찬가지로 제 6트랜지스터 쌍(TP6)의 제 1 트랜지스터(T7) 소스에 접속된다. 제 6 트랜지스터 쌍(TP6)의 트랜지스터(T7,T8)의 게이트 및 소스는 따라서 서로 교차하여 각각 접속된다.
제 1도의 실시예에서, 먼저 두개의 트랜지스터 쌍(TP1,TP2)의 트랜지스터(T1,T2,Tn)는 상술한 바와 같이 n-채널 트랜지스터이다. 대응하여 제 3내지 제 6 트랜지스터 쌍(TP3-TP6)의 트랜지스터(T3 내지T8 및 TP)는 p-채널 트랜지스터이다. 제 2 전위(VDD0)가 제 1 전위(VSS0)보다 높고, 그리고제 3 전위(VDD1)보다 낮다면 유리하다. 제 1도에 도시된 레벨 인버터 회로의 실시예의 기능은 입력 신호(A,A) 및 출력 신호(B,B)에 대한 제 2도에 도시된 신호 파형과 관련하여 아래에 기재되어 있다. 예컨대, 세개의 전위(VSS0, VDD0 및 VDD1)를 다음 값으로 가정한다 : 즉, 제 1 전위(VSS0)=OV : 저1 2 전위nfDDO)=3V, 제 3 전위(VDD1)=8V.
제 1 시간(t1)까지, 한 입력 신호(A)는 제 1 전위(VSS0)=0V의 낮은값을 가지고 대응하여 다른 입력 신호(A)는 제 2 전위(VDD0)=3V의 높은 값을 가진다. 제 1 트랜지스터 쌍(TP1)의 트랜지스터(T1)는 차단된다. 레띨인버터 회로의 다음 트랜지스터, 즉, 제 1 트랜지스터 쌍(TP1)의 트랜지스터(T2), 거기에 접속된 제 2 트랜지스터 쌍(TP2)의 트랜지스터(Tn), 제 3 트랜지스터 쌍(TP3)의 트랜지스터(T6)는 도통되게 된다. 제 3 트랜지스터 쌍(TP3)의 트랜지스터(T6)를 제 2 전위(VDD0)=3V로 인가하기 위해 제 2 회로노드(2)는 제 2 전위PIDDO)=3V의 값으로 가정한다. 이것은 한 출력 신호(B)의 낮은 레벨에 해당한다. 제 4 트랜지스터 쌍(TP4)의 제 3 트랜지스터(T3)가 차례로 도통되기 위하여 제 I 회로 노드(1), 그리고 제 1 출력 신호(B)와 상보형인 다른 출력 신호(B)가 제 3 전위(VDD1)=8V의 값으로 가정하고 제 2출력 신호(B)의 높은 레벨과 같다.
결국, 다음의 트랜지스터들은 차단된다 : 제 4 트랜지스터 쌍(TP4)의트랜지스터(T4), 제 6 트랜지스터 쌍(TP6)의 트랜지스터(T8), 그리고 그들에접속된 제 5 트랜지스터 쌍(TP5)의 트랜지스터(TP), 다른 한편 제 6 트랜지스터 쌍(TP6)의 트랜지스터(T7)는 도통되고, 따라서 제 5 트랜지스터 쌍(TP5)의 트랜지스터(TP)는 또한 그것에 접속된다. 따라서, 제 3 전위(VDD1)=8V는 제 3 트랜지스터 쌍(TP3)의 트랜지스터(T5) 게이트에 인가되고, 결국 상기 트랜지스터(T5)는 차단된다.
제 1 시간(t1) 및 제 2 시간(t2) 간에서, 제 1 입력 신호(A)는 제 2 전위(VDD0)=3V의 높은 레벨을 가진다. 대응하여 제 1 입력 신호(A)에 상보형인 제 2 입렬 신호(A)는 제 1 전위(VSS0)=0V의 낮은 레벨을 갖는다. 이러한 상태는 제 1 시간(11)까지 유지되는 이미 기재된 상태의 정확한 반전 상태이다. 이러한 이유 때문에 6개의 트랜지스터 쌍(TP1 내지 TP6) 각각에서, 제 1 트랜지스터T1, Tn(트랜지스터(T1)에 접속된), T5, T3, TP(트랜지스터(T7)에 접속된 하나) 및 T7)는 각 다른 트랜지스터(T2, Tn(T2에 접속된)),T6, T4, TP(하나는 트랜지스터(T8)에 접속된), T8에 대해 제 1시간(t1) 전에 가정된 상태로 가정하고, 역(회로 및 신호에 대해 대칭으로 주어지고 본 기술에 숙달된 사람을 위해 더 이상 상세히 설명할 필요가 없는)도 또한 같다. 따라서, 높은 레벨로서 제 1 출력 신호(B)는 제 3 전위(VDD1)=8V의 값을 가지는 한편, 출력 신호(B)에 상보형인 제 2 출력 신호(B)는 낮은 레벨로서 제2 전위(VDD0)=3V의 값을 가진다.
같은 회로 및 신호 상태는 이미 기재된 시간으로서 제 2 시간(t2)에서 제 1 시간(t1)까지 유지된다.
전체적으로 고려해 보면, 입력 신호(A,A)는 제 1 전위(VSS0) 및 제 2전위(VDD0)의 값을 가진 신호 레벨을 가지며, 출력 신호(B,B)는 제 2 전위(VDD0) 및 제 3 전위(VDD1)의 값을 가진 신호 레벨을 가진다.
열 전자 또는 열 홀의 발생은, 본 발명에 의하여 최대 발생 전압(제3 전위(VDD1) 마이너스 제 1 전위(VSS0))이 인가된 모든 회로 세그먼트 가동일 전도 형태를 갖는 2개의 트랜지스터를 포함함으로써 제거되고, 상기 동일 전도형 트랜지스터는 트랜지스터(T7) 및 트랜지스터(T7)에 접속된 트랜지스터(TP), 그리고 트랜지스터(T8) 및 트랜지스터(T8)에 접속된 트랜지스터(TP), 그리고 트랜지스터(T1) 및 트랜지스터(Tf)에 접속된 트랜지스터(Tn)그리고 트랜지스터(T2) 및 트랜지스터(T2)에 접속된 트랜지스터(Tn)이다.게이트 유전체 브레이크다운의 위험은, 제 3 전위(VDD1) 마이너스제 2 전위(VDD0)보다 큰, 또는 제 2 전위(VDD0) 마이너스 제 1 전위(VSS0)보다 더 큰 전압이 어떤 게이트 유전체에 나타나지 않는 것을 제공하는 본발명에 의하며 제거된다.
제 3도에 도시된 본 발명의 실시예에서, 제 1 트랜지스터 쌍(TP1)의 트랜지스터(T4,T2) 및 제 2 트랜지스터 쌍(TP2)의 트랜지스터(TP)가 P-채널트랜지스터인 한편, 제 2, 제 4, 제 6 트랜지스터 쌍(TP3,TP4,TP6)의 트랜지스터(T3 내지 T8) 및 제 5 트랜지스터 쌍(TP5)의 트랜지스터(Tn)는 n-채널트랜지스터이다. 상기 경우에 VSS0으로 표시된 제 2 전위값은 VDD0으로표시된 제 1 전위 값보다 낮고 VSS1로 표시된 제 3 전위 값보다 높다. 제 3도의 실시예를 고려하면, 예컨대 제 2 전위(VSS0)-OV 및 제 1 전위(VDD0)=3V의 레벨값을 가진 입력 신호(A,A)는, 예컨대 제 3 전위(VSS1)=-5V 및 제2 전위(VSS0)=0V의 레벨값을 가진 출력 신호(B,B)로 변환될 수 있다.
래치업(latch up) 효과가 나타남을 피하기 위해서는, 본 발명의 특별한 실시예와 관계없이(제 1도의 트랜지스터(T3 내지 T8 및 TP) : 및 제 3도의 트랜지스터(T1,T2,TP)) p-채널 트랜지스터인 이들 트랜지스터의 기판부를 세개의 전위 VSS0, VDD0, VDD1 또는 VDD0, VSS0, VSS1)의 가장 높은 전위또는 더 높은 전위로 인가하는 것이 유리하다. 마찬가지로, (제 1도의 트랜지스터(T1,T2,Tn) : 및 제 3도의 트랜지스터(T3 내지 T8 및 Tn)) n-채널 트랜지스터인 기판부를 세개의 전위 VSS0, VDD0, VDD1 또는 VDD0, VSS0, VSS1)의 가장 낮은 전위 또는 더 낮은 전위로 인가하는 것이 유리하다.
제 1도의 실시예의 경우에서 이런 것들은 제 3 전위(VDD1) 및 제 1전위(VSS0)이다. 제 3도의 실시예의 경우에서는 제 4 전위 (VDD0) 및 제 3전위(VSS1)이다.
동작 동안, 본 발명에 따른 레벨 인버터는 (VSS0)값과 제 3 전위(VDD1 또는 VSS1)값출력 신호(B,B)에 제공한다. 만약, 일반적으로 DRAM의 다른 회로 부분 이상 상승되는 높은 레벨을 스위치하도록 하는 DRAM에서 단어선(word line)구동 회로로서 레벨 인버터 회로의 출력측에 접속된 또 다른 회로가 본 발명의 레벨 인버터 회로로 동작되어진다면, 그러면 그(양논리(positive logic)로 가정한) 다른 회로의 전형적인 낮은 레벨보다 높아진다. 그러나, 이러한 것은 만약 상기 다른 회로의 입력 단계의 스위칭 동작을 고려한다면, 또는 다른 말로 만약 낮은 레벨을 가진 레벨 인버터 회로의 출력 신호(B,B)의 하나가 회로에 인가된다 할지라도 낮은 레벨 통로가 차단되도록 설정된 상기 입력 단계가 차단된다면 아무 문제될 바가 없다. 그러나, 상기 설비는 단지 간단한 크기의 설비이다. 다른 말로, 당업자의 능력내에 있다.
따라서, 븐 발명에 따른 레벨 인버터 회로는 또한 DRAMs에서 특히DRAM 단어선 회로에서 이용될 수 있다.
본 발명은 그 레벨에서 어떤 시간에 다른 변화를 나타내지는 않는 대신 일정 전위의 레벨을 가지는 입력 신호(A,A)에 응용할 수 있다. 본 발명에 따른 레벨 인버터 회로의 기능은 순수한 전위 이동 기능이다.

Claims (14)

  1. 모놀리식 집적 레벨 인버터 회로에 있어서,
    소스, 드레인, 게이트 및 채널 통로를 각각 가진 제 1, 제 2, 제 3, 제4, 제 5, 제 6 트랜지스터 쌍을 포함하고,
    상기 제 1 및 제 2 트랜지스터 쌍의 트랜지스터는 제 1 채널형이고,
    상기 제 3, 제 4, 제 5 및 제 6 트랜지스터 쌍의 상기 트랜지스터는 제 2 채널형이며,
    상기 제 1 트랜지스터 쌍의 상기 트랜지스터는 게이트는 제 1 전위 및 제 2 전위의 레벨을 갖는 입력 신호 및 상보형 입력 신호를 각각 수신하고,
    상기 제 1 트랜지스터 쌍의 상기 트랜지스터 쌍의 상기 트랜지스터 드레인은 상기 제 2 트랜지스처 쌍의 각 하나의 상기 트랜지스터 소스에 각각 접속되고,
    상기 제 2 트랜지스터 쌍의 상기 트랜지스터 게이트는 제 2 전위로 인가되고,
    상기 제 3 트랜지스터 쌍의 상기 한 트랜지스터 채널 통로는 상기 제 4 트랜지스터 쌍의 상기 한 트랜지스터 드레인에서 레벨 인버터 회로의 출력 신호를 위한 제 1 회로 노드를 규정짓는 상기 제 4 트랜지스터 쌍의 상기 한 트랜지스터 채널 통로에 직렬로 접속되고,
    상기 제 3 트랜지스터 쌍의 다른 트랜지스터 채널 통로는 상기 제 4 트랜지스터 쌍의 상기 다른 트랜지스터 드레인에서 레벨 인버터 회로의 출력 신호를 위한 제 2 회로 노드를 규정짓는 상기 제 4 트랜지스터 쌍의 상기 다른 트랜티스터 채널 통로에 직렬로 접속되고,
    상기 제 4 트랜지스터 쌍의 상기 한 트랜지스터 게이트는 상기 제 4 트랜지스터 쌍의 다른 트랜지스터 드레인에 접속되고, 상기 제 4 트랜지스터 쌍의 다른 트랜지스터 게이트는 상기 제 4 트랜지스터 쌍의 한 트랜지스터 드레인에 접속되고,
    상기 제 4 트랜지스터 쌍의 상기 트랜지스터 소스는 제 3 전위로 인가되고,
    상기 제 3 트랜지스터 쌍의 상기 트랜지스터 드레인은 제 2 전위로 인가되고,
    상기 제 5 트랜지스터 쌍의 상기 트랜지스터 채널 통로는 상기 제 6 트랜지스터 쌍의 한 트랜지스터 채널 통로에 직렬로 접속되고, 상기 제 5 트랜지스터 쌍의 다른 트랜지스터 채널 통로는 상기 제 6 트랜지스터 쌍의 다른 트랜지스터 채널 통로에 직렬로 접속되고,
    상기 제 5 트랜지스터 쌍의 상기 트랜지스터 게이트는 제 2 전위로 인가되고, 및
    상기 제 6 트랜지스터 쌍의 상기 트랜지스터 게이트는 상기 제 6 트랜지스터 쌍의 상기 다른 트랜지스터 소스와 상기 회로 노드의 하나에 접속되고, 그리고 상기 제 6 트랜지스터 쌍의 다른 트랜지스터 게이트는 상기 제 6 트랜지스터 쌍의 한 트랜지스터 소스와 상기 회로 노드의 다른 하나에 접속되는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  2. 제 1항에 있어서,
    상기 트랜지스터의 제 1 터널형은 n-채널이고, 그리고 상기 트랜지스터의 제 2 채널형은 p-채널인 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  3. 제 1항 또는 제 2항에 있어서,
    상기 제 2 전위가 상기 제 1 전위보다 더 높고, 그리고 상기 제 3 전위보다 더 낮은 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로,
  4. 제 1항에 있어서,
    상기 트랜지스터의 제 1 채널형은 p-채널이고, 그리고 상기 트랜지스터의 제 2 채널형은 n-채널인 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  5. 제 1항 또는 제 4항에 있어서,
    상기 제 2 전위가 상기 제 1 전위보다 더 낮고 상기 제 3 전위보다 더 높은 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  6. 제 2항에 있어서,
    상기 p-채널 트랜지스터가 세 개의 전위 중에서 가장 높은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀라식 집적 레벨 인버터 회로.
  7. 제 2항에 있어서,
    상기 p-채널 트랜지스터가 세 개의 전위보다 더 높은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  8. 제 4항에 있어서,
    상기 p-채널 트랜지스터가 세 개의 전위 중에서 가장 높은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  9. 제 4항에 있어서,
    상기 p-채널 트랜지스터가 세 개의 전위보다 더 높은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  10. 제 2항에 있어서,
    상기 n-채널 트랜지스터가 세 개의 전위 중에서 가장 낮은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  11. 제 2항에 있어서,
    상기 n-채널 트랜지스터가 세 개의 전위보다 더 낮은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  12. 제 4항에 있어서,
    상기 n-채널 트랜지스터가 세 개의 전위 중에서 가장 낮은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  13. 제 4항에 있어서,
    상기 n-채널 트랜지스터가 세 개의 전위보다 더 낮은 전위로 인가된 기판부를 가지는 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
  14. 제 1항에 있어서,
    상기 입력 신호가 제 1 전위 및 제 2 전위와 동일한 일정 전위값을 가지는 신호인 것을 특징으로 하는 모놀리식 집적 레벨 인버터 회로.
KR1019920004603A 1991-03-22 1992-03-20 레벨인버터회로 KR100219743B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP91104578.9 1991-03-22
EP91104578A EP0504470B1 (de) 1991-03-22 1991-03-22 Pegelumsetzschaltung

Publications (2)

Publication Number Publication Date
KR920019090A KR920019090A (ko) 1992-10-22
KR100219743B1 true KR100219743B1 (ko) 1999-09-01

Family

ID=8206566

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019920004603A KR100219743B1 (ko) 1991-03-22 1992-03-20 레벨인버터회로

Country Status (8)

Country Link
US (1) US5245228A (ko)
EP (1) EP0504470B1 (ko)
JP (1) JP3118071B2 (ko)
KR (1) KR100219743B1 (ko)
AT (1) ATE134802T1 (ko)
DE (1) DE59107478D1 (ko)
HK (1) HK1000930A1 (ko)
TW (1) TW201369B (ko)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0703665B1 (en) * 1994-09-21 2003-06-11 NEC Electronics Corporation Voltage level shift circuit
US5486785A (en) * 1994-09-30 1996-01-23 Mitsubishi Semiconductor America, Inc. CMOS level shifter with feedforward control to prevent latching in a wrong logic state
US5570042B1 (en) * 1995-01-03 2000-10-17 Sgs Thomson Micro Electronics Pecl input buffer
US5530392A (en) * 1995-04-11 1996-06-25 Cirrus Logic, Inc. Bus driver/receiver circuitry and systems and methods using the same
US5666070A (en) * 1995-05-10 1997-09-09 Micron Technology, Inc. Low power, high speed level shifter
US5528173A (en) * 1995-05-10 1996-06-18 Micron Technology, Inc. Low power, high speed level shifter
JP3662326B2 (ja) * 1996-01-09 2005-06-22 株式会社ルネサステクノロジ レベル変換回路
US5698993A (en) * 1996-03-28 1997-12-16 Industrial Technology Research Institute CMOS level shifting circuit
DE19731704C1 (de) * 1997-07-23 1998-10-08 Siemens Ag Pegelwandler
JP4074690B2 (ja) 1997-09-17 2008-04-09 株式会社ルネサステクノロジ 電圧レベル変換回路
US6002290A (en) * 1997-12-23 1999-12-14 Sarnoff Corporation Crisscross voltage level shifter
US7330017B2 (en) 2004-01-29 2008-02-12 Enpirion, Inc. Driver for a power converter and a method of driving a switch thereof
US7521907B2 (en) 2006-03-06 2009-04-21 Enpirion, Inc. Controller for a power converter and method of operating the same
US7331885B2 (en) * 2006-03-23 2008-02-19 Thomas Mark A Bunting bat
US7893676B2 (en) * 2006-07-20 2011-02-22 Enpirion, Inc. Driver for switch and a method of driving the same
US7948280B2 (en) * 2006-10-20 2011-05-24 Enpirion, Inc. Controller including a sawtooth generator and method of operating the same
US7876080B2 (en) * 2007-12-27 2011-01-25 Enpirion, Inc. Power converter with monotonic turn-on for pre-charged output capacitor
US8692532B2 (en) 2008-04-16 2014-04-08 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8686698B2 (en) 2008-04-16 2014-04-01 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8410769B2 (en) * 2008-04-16 2013-04-02 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US7679342B2 (en) * 2008-04-16 2010-03-16 Enpirion, Inc. Power converter with power switch operable in controlled current mode
US9246390B2 (en) 2008-04-16 2016-01-26 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8541991B2 (en) * 2008-04-16 2013-09-24 Enpirion, Inc. Power converter with controller operable in selected modes of operation
US8797790B1 (en) * 2008-10-01 2014-08-05 Altera Corporation Memory elements with soft error upset immunity
US9548714B2 (en) 2008-12-29 2017-01-17 Altera Corporation Power converter with a dynamically configurable controller and output filter
US8698463B2 (en) 2008-12-29 2014-04-15 Enpirion, Inc. Power converter with a dynamically configurable controller based on a power conversion mode
US8867295B2 (en) 2010-12-17 2014-10-21 Enpirion, Inc. Power converter for a memory module
US9509217B2 (en) 2015-04-20 2016-11-29 Altera Corporation Asymmetric power flow controller for a power converter and method of operating the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2201059B (en) * 1987-02-07 1991-01-23 Motorola Inc A protection circuit
DE3729925A1 (de) * 1987-09-07 1989-03-23 Siemens Ag Pegelumsetzschaltung
DE3733046A1 (de) * 1987-09-30 1989-04-13 Siemens Ag Schaltungsanordnung mit einer pegelumsetzschaltung
US4845381A (en) * 1987-10-01 1989-07-04 Vlsi Technology, Inc. Voltage level shifting circuit
JPH01109824A (ja) * 1987-10-22 1989-04-26 Nec Corp レベル変換回路
JPH01226218A (ja) * 1988-03-07 1989-09-08 Canon Inc レベルシフト用集積回路
JPH07101553B2 (ja) * 1989-02-15 1995-11-01 三菱電機株式会社 バッファ回路およびその動作方法
US4978870A (en) * 1989-07-19 1990-12-18 Industrial Technology Research Institute CMOS digital level shifter circuit
US5017815A (en) * 1989-12-20 1991-05-21 At&T Bell Laboratories Sense amplifier with selective pull up

Also Published As

Publication number Publication date
KR920019090A (ko) 1992-10-22
TW201369B (ko) 1993-03-01
ATE134802T1 (de) 1996-03-15
US5245228A (en) 1993-09-14
DE59107478D1 (de) 1996-04-04
JP3118071B2 (ja) 2000-12-18
EP0504470A1 (de) 1992-09-23
JPH05136685A (ja) 1993-06-01
HK1000930A1 (en) 1998-05-08
EP0504470B1 (de) 1996-02-28

Similar Documents

Publication Publication Date Title
KR100219743B1 (ko) 레벨인버터회로
KR100578584B1 (ko) 고전압 ｃｍｏｓ 레벨 시프터
US6208171B1 (en) Semiconductor integrated circuit device with low power consumption and simple manufacturing steps
US5321324A (en) Low-to-high voltage translator with latch-up immunity
US5430335A (en) Simplified low-noise output buffer circuit
US5381061A (en) Overvoltage tolerant output buffer circuit
US6194920B1 (en) Semiconductor circuit
US6040729A (en) Digital output buffer for multiple voltage system
KR19980081521A (ko) 낮은 항복 전압을 갖는 출력 버퍼 회로
US4390803A (en) Semiconductor driver circuit
JPH0440798B2 (ko)
KR20040098566A (ko) 레벨시프트회로
US4717847A (en) TTL compatible CMOS input buffer
US4461963A (en) MOS Power-on reset circuit
US4346310A (en) Voltage booster circuit
US5565795A (en) Level converting circuit for reducing an on-quiescence current
KR100218336B1 (ko) 레벨 시프터
US5095230A (en) Data output circuit of semiconductor device
EP0346898B1 (en) Power supply switching circuit
US5929679A (en) Voltage monitoring circuit capable of reducing power dissipation
US20040207450A1 (en) Voltage level shifter and system mounting voltage level shifter therein
KR100226486B1 (ko) 고출력 전압 생성용 반도체 회로
US5332936A (en) Composite logic circuit
US6456150B1 (en) Circuit for biasing a bulk terminal of a MOS transistor
US20020140455A1 (en) Level shift circuit for stepping up logic signal amplitude with improved operating speed

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110602

Year of fee payment: 13

EXPY Expiration of term