JPH01226218A - レベルシフト用集積回路 - Google Patents

レベルシフト用集積回路

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JPH01226218A
JPH01226218A JP63051545A JP5154588A JPH01226218A JP H01226218 A JPH01226218 A JP H01226218A JP 63051545 A JP63051545 A JP 63051545A JP 5154588 A JP5154588 A JP 5154588A JP H01226218 A JPH01226218 A JP H01226218A
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mosfet
gate
integrated circuit
type mos
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JP63051545A
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Tetsuya Tateno
徹也 立野
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    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356017—Bistable circuits using additional transistors in the input circuit
    • H—ELECTRICITY
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    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野〕 本発明は、小さい論理振幅を大きい論理振幅にレベルシ
フトする集積回路に関するものである。
（従来の技術） 第２図は従来例の回路図であり、この回路は小ざい論理
振幅Ｖ。ｏ−ｖｓｓ＋から大きい論理振幅Ｖｏｏ−Ｖ８
ｓ□にレベルシフトするものである。
図において、Ｐｌは第１のＰ型ＭＯ３ＦＥＴ（以下Ｐ１
と略称する）であり、Ｎ１は第１のＮ型ＭＯＳ　　ＦＥ
Ｔ（以下Ｎ１と略称する）であって、ＰｌとＮ１の各ド
レインが互いに接続され、高電圧電源Ｖ　ＤＨ）　　Ｖ
　３Ｓ２に接続されているまた、Ｐｌは第２のＰ型ＭＯ
３ＦＥＴ（以下Ｐ２と略称する）であり、Ｎ２は第２の
Ｎ型ＭＯＳ　　ＦＥＴ（以下Ｎ２と略称′１−る）であ
って、ＰｌとＮ２の各ドレインが互いに接続され、高電
圧電源Ｖ　ＤＤ−Ｖ　ＳＳ２に接続されている。
ＩＮＶＩは、低電圧電源ＶＤＩ）　　ＶＳＳＩ　ニ接続
され、小さい論理振幅Ｖｌ、Ｄ−ＶｓＳ□の入力が加え
られるインバータで、その出力端にはＰｌのゲートが、
その入力端にはＰｌのゲートか夫々接続されている。
また、Ｎ１のケートはＰｌとＮ２の共通接続点に接続さ
れ、Ｎ２のゲートはＰｌとＮ１の共通点に接続されてい
る。
次にこの回路の動作を説明する。
最初、ＩＮＶＩの人力がＨｉｇｈ即ちＶ。Ｄレベルと仮
定１−ると、ＰｌはケートがＬｏｗ即ちＶ８３．レベル
でＯＮ、ＰｌはケートかＶＤＤレベルでＯＦＦであり、
ＰｌとＮ１のトレインはＶ。、、レベルにあり、Ｐｌと
Ｎ２のドレインはＶＳＳ２レベルにある。
この状態でＩＮＶＩの人力がＬｏｗ即ち、ＶＳＳＩ　し
へルになると、ＰｌがＯＦＦ、ＰｌかＯＮになり、Ｐｌ
とＮ２のドレインか各々のＯＮ抵抗でつり合ったレベル
となりＮ１がＯＮしてＮ２のゲート電荷か放電されＮ２
かＯＦＦとなる。
このようにして、ＩＮＶＩの人力の小さい論理振幅Ｖ　
Ｄｐ　　Ｖ　８８１はＰｌ又はＰｌのドレイン部で大き
い論理振幅Ｖ。Ｄ　　ＶＳＳ２に変換される。
〔発明が解決しようとする課題〕
上述の従来例で、Ｐｉ、ＰｌのゲートがＶＤＤ　　ＶＳ
ＳＩの小さい論理レベルでしかバイアスされなイ（７）
に比べ、Ｎ　１　、　Ｎ　２ハＶｎｎ　　ＶＳｓ２（７
）大きい論理レベルでバイアスされるため、同一電流を
流すのにＰｉ、ＰｌとＮｌ、Ｎ２の間のＧｍに大きなレ
シオをつけなければならなくなってＰｉ、Ｐｌの寸法を
大きくする必要が生じ、結果的に集積回路としてはディ
メンション的に大きなものとなるという問題がある。
一方、このレシオを小さくとるため、第３図に示すよう
に、ゲートに基準電圧Ｖ　ｒｅｆを印加した第３．第４
のＮ型ＭＯＳ　　ＦＥＴを抵抗成分としてＮｌ、Ｎ２の
ソース側にもたせる回路が考えられている。しかし、こ
の回路もＮｌ、Ｎ２のゲートは大きな論理レベルでバイ
アスされるためＰｉ、ＰｌとＮｌ、Ｎ２との間にかなり
大きなレシオが必要となる。
本発明は、以上の点に鑑みなされたもので、−方の導電
型のＭＯＳ　　ＦＥＴたとえばｐｉ。
Ｐｌと、他方の導電型のＭＯＳ　　ＦＥＴたとえばＮｌ
、Ｎ２のレシオを小さくてき、集積度のあがるレベルシ
フト用集積回路を提供することを目的とするものである
。
（課題を解決するための手段〕 上記目的を達成するため、本発明では、第１の一方の導
電型のＭＯＳ　　ＦＥＴと第３の他方の導電型のＭＯＳ
　　ＦＥＴと第１の他方の導電型のＭＯＳ　　ＦＥＴを
この順序で直列接続した直列接続回路と、第２の一方の
導電型のＭＯＳ　　ＦＥＴと第４の他方の導電型のＭＯ
Ｓ　　ＦＥＴと第２の他方の導電型のＭＯＳ　　ＦＥＴ
をこの順序で直列接続した直接接続回路とを並列接続し
た並列接続体からなり、かつ、第１の一方の導電型のＭ
ＯＳＦＥＴのゲートと第２の一方の導電型のＭＯＳＦＥ
Ｔのゲートは低電圧電源に接続されたインバータの出力
側、入力側に夫々接続され、第３の他方の導電型のＭＯ
Ｓ　　ＦＥＴのゲートと第４の他方の導電型のＭＯＳ　
　ＦＥＴのゲートは、ともに基準電圧源に接続され、第
１の他方の導電型のＭＯＳ　　ＦＥＴのケートは第４の
他方の導電型のＭＯＳ　　ＦＥＴと第２の他方の導電型
のＭＯＳＦＥＴの共通接続点に接続され、第２の他方の
導電型のＭＯＳ　　ＦＥＴのゲートは第３の他方の導電
型のＭＯＳ　　ＦＥＴと第１の他方の導電型のＭＯＳ　
　ＦＥＴの共通接続点に接続され、前記並列接続体に高
電圧電源を接続するようにしてレベルシフト用集積回路
を構成する。
〔作用〕
上記構成により、第１．第２の他方の導電型のＭＯＳ　
　ＦＥＴのゲートは、（基準定尺−スレツショルド電圧
）　　ＶＳＳ２という小さい振幅のレベルでバイアスさ
れる。
〔実施例〕
以下本発明を実施例により説明する。
第１図は本発明の一実施例であるレベルシフト用集積回
路を示すものである。図示のようにゲートに基準電圧Ｖ
　ｒａｆを印加した第３．第４（ｉＤＮ型ＭＯ３ＦＥＴ
　　Ｎ３．Ｎ４をＮｌ、Ｎ２のドレイン側に設けたもの
である。
即ち、ＰｌのドレインとＮ３のトレインが接続され、Ｎ
３のソースとＮ１のドレインが接続された直列接続回路
は、高電圧電源ＶＤＤ　　ＶＳＳ２に接続され、また、
Ｐ２のドレインとＮ４のドレインが接続され、Ｎ４のソ
ースとＮ２のトレインが接続された直列接続回路は同様
に■。Ｄ　ＶＳＳ２に接続される。
そして、ＰｌのゲートとＰ２のゲートは、低電圧電源Ｖ
１．。−ＶＳＳＩに接続されたインバータＩＮＶＩの出
力側、入力端に夫々接続され、Ｎ３．Ｎ４のケートはと
もに、ＶＳＳ２に対し正の一定値の基準電圧Ｖ　ｒｅｆ
を有する基準電源に接続され、更に、Ｎ１のゲートはＮ
４．Ｎ２の共通接続点に、Ｎ２のゲートはＮ３．Ｎｌの
共通接続点に夫々接続される。
次にこの回路の動作を説明する。
最初、ＩＮＶＩの人力がＬｏｗ即ちｖｓｓＩ　と仮定す
ると、ＰｌはゲートがＶ。０レベルでＯＦＦ、Ｐ２はゲ
ートがＶＳＳＩ　レベルでＯＮであり、ＰｌとＮ３のド
レインがＶ　ＳＳ２　レベルで、Ｐ２とＮ４のドレイン
が■ＤＤレベル、Ｎ１のドレインとＮ２のゲートが■Ｓ
８２レベル、Ｎ２のトレインとＮ１のゲートが基準電圧
Ｖ　ｒｅｆ−スレッショ１ルド電圧ｖｔｈのレベルとな
る。
この状態でＩＮＶＩの人力がＬｏｗよりＨｉｇｈ即ちＶ
ＳＳＩ　より■。０に変換すると、ＰｌがＯＮＬ／Ｐ２
はＯＦＦする。その結果Ｎ１のドレインとＮ２のゲート
の電圧は上昇しＮ２のトレインはｖｓｓ２に向って下が
ってゆく。よってＮ１のトレイン電圧は更に上昇するが
、Ｖ　ｒ、、ｒ−Ｖｔｈまで上昇しＮ３がＯＦＦすると
、もうそれ以上上昇しない。一方Ｎ３のドレインはＰｌ
がＯＮＬ／ているためＶＯＯまで上昇する。
このようにして、Ｎｌ、Ｎ２のゲートのバイアスの振幅
を制限しながら、インバータＩＮＶＩの人力である小さ
い論理振幅■Ｄｏ−ＶＳｓ１をＰｌ又はＰ２のドレイン
で大きい論理振幅Ｖ。。−ＶＳＳ２に変換することがで
きる。
したがって、Ｐｉ、Ｐ２とＮｌ、Ｎ２のレシオを小さく
できるので集積回路の集積度をあげることができる。
以上の実施例において、各ＭＯ３ＦＥＴの導電型を反対
の導電型とし、各電源の極性を逆にしても同様の作用、
効果のレベルシフト用集積回路が得られる。
〔発明の効果〕
以上説明したとおり、本発明によれば、第１゜第２の一
方の導電型のＭＯＳ　　ＦＥＴのゲートのバイアス電圧
の振幅と、第１．第２の他方の導電型のＭＯＳ　　ＦＥ
Ｔのゲートのバイアス電圧の振幅の差を小さくできるた
め、第１．第２の一方の導電型のＭＯＳ　　ＦＥＴと第
１．第２の他方の導電型のレシオが小さくでき集積回路
の集積度をあげることかできる。
【図面の簡単な説明】
第１図は本発明の一実施例の回路図、第２図は従来例の
回路図、第３図は関連技術の回路図を示す。 Ｐｉ、Ｐ２・・・・・・Ｐ型ＭＯ３ＦＥＴＮ１．Ｎ２．
Ｎ３．Ｎ４・・・・・・Ｎ型ＭＯＳ、ＦＥＴＩＮＶＩ・
・・・・・インバータ ■ｒ、、ｆ・・・・・・基準電圧

Claims (1)

    【特許請求の範囲】
  1. 第１の一方の導電型のＭＯＳＦＥＴと第３の他方の導電
    型のＭＯＳＦＥＴと第１の他方の導電型のＭＯＳＦＥＴ
    をこの順序で直列接続した直列接続回路と、第２の一方
    の導電型のＭＯＳＦＥＴと第４の他方の導電型のＭＯＳ
    ＦＥＴと第２の他方の導電型のＭＯＳＦＥＴをこの順序
    で直列接続した直接接続回路とを並列接続した並列接続
    体からなり、かつ、第１の一方の導電型のＭＯＳＦＥＴ
    のゲートと第２の一方の導電型のＭＯＳＦＥＴのゲート
    は低電圧電源に接続されたインバータの出力側、入力側
    に夫々接続され、第３の他方の導電型のＭＯＳＦＥＴの
    ゲートと第４の他方の導電型のＭＯＳＦＥＴのゲートは
    、ともに基準電圧源に接続され、第１の他方の導電型の
    ＭＯＳＦＥＴのゲートは第４の他方の導電型のＭＯＳＦ
    ＥＴと第２の他方の導電型のＭＯＳＦＥＴの共通接続点
    に接続され、第２の他方の導電型のＭＯＳＦＥＴのゲー
    トは第３の他方の導電型のＭＯＳＦＥＴと第１の他方の
    導電型のＭＯＳＦＥＴの共通接続点に接続され、前記並
    列接続体が高電圧電源に接続されていることを特徴とす
    るレベルシフト用集積回路。
JP63051545A 1988-03-07 1988-03-07 レベルシフト用集積回路 Pending JPH01226218A (ja)

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