JPS59208926A - シユミツトトリガ回路 - Google Patents
シユミツトトリガ回路Info
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- JPS59208926A JPS59208926A JP8261283A JP8261283A JPS59208926A JP S59208926 A JPS59208926 A JP S59208926A JP 8261283 A JP8261283 A JP 8261283A JP 8261283 A JP8261283 A JP 8261283A JP S59208926 A JPS59208926 A JP S59208926A
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- Japan
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- voltage
- value
- schmitt trigger
- pair
- inverter
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/3565—Bistables with hysteresis, e.g. Schmitt trigger
Landscapes
- Electronic Switches (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕 〜
この発明はシーミツトトリガ回路に関する。
〔背景技術］
先ず、第１図に０−ＭＯＳＦＥＴ（コンプリメンタリＭ
Ｏ８電界効果トランジスタ）により構成されたシーミツ
トトリガ回路の一例を示す。同図に示すシュミットトリ
ガ回路は、半導体集積回路装置内にて構成されるもので
ある。その回路は、インバータを構成する０−Ｍ０８Ｆ
ＥＴＱＩ、Ｑ２と、この０−Ｍ０８ＦＥＴＱＩ、Ｑ２の
両端と電源（Ｖｃｃ、ＧＮＤ）との間に直列に介在する
１対のＭＯ８ＦＥＴＱ５．Ｑ６と、」二記ＭＯ８ＦＥＴ
Ｑ５．Ｑ６に並列に接続する１対のスイッチング素子Ｑ
３．Ｑ４とを有する。また、入力ＩＮ側と出力ＯＵＴ側
との論理を同じくするためのインバータＮ１が設けられ
ている。上記ＭＯ８ＦＥＴＱ５．Ｑ６の各ゲートは、上
記０−Ｍ０８ＦＥＴＱｌ、Ｑ２の共通ゲートとともに入
力ＩＮに共通誼αシ柄イ１＼入 １言−フス１．キソ〃
宇二〇ＱｎＡはそれぞれＭＯ８Ｌ”ＥＴにより構成され
ている。
Ｏ８電界効果トランジスタ）により構成されたシーミツ
トトリガ回路の一例を示す。同図に示すシュミットトリ
ガ回路は、半導体集積回路装置内にて構成されるもので
ある。その回路は、インバータを構成する０−Ｍ０８Ｆ
ＥＴＱＩ、Ｑ２と、この０−Ｍ０８ＦＥＴＱＩ、Ｑ２の
両端と電源（Ｖｃｃ、ＧＮＤ）との間に直列に介在する
１対のＭＯ８ＦＥＴＱ５．Ｑ６と、」二記ＭＯ８ＦＥＴ
Ｑ５．Ｑ６に並列に接続する１対のスイッチング素子Ｑ
３．Ｑ４とを有する。また、入力ＩＮ側と出力ＯＵＴ側
との論理を同じくするためのインバータＮ１が設けられ
ている。上記ＭＯ８ＦＥＴＱ５．Ｑ６の各ゲートは、上
記０−Ｍ０８ＦＥＴＱｌ、Ｑ２の共通ゲートとともに入
力ＩＮに共通誼αシ柄イ１＼入 １言−フス１．キソ〃
宇二〇ＱｎＡはそれぞれＭＯ８Ｌ”ＥＴにより構成され
ている。
この１対のスイッチング素子Ｑ３．Ｑ４は上記インバー
タＮ１の論理出力レベルによって相補的に導通制御され
る。
タＮ１の論理出力レベルによって相補的に導通制御され
る。
次に、−ト述した回路の動作を説明する。
先ず、入力電圧Ｖｉｎが低論理レベルすなわちＩＩ Ｌ
ＩＩのとき、出力電圧ＶｏｕｔもＩＩ Ｌ ＩＩとな
る。
ＩＩのとき、出力電圧ＶｏｕｔもＩＩ Ｌ ＩＩとな
る。
この状態では、電源電位ＶＣＣ側のスイッチング素子Ｑ
３がＯＮ（導通）する−万、基準電位ＧＮＤ側のスイッ
チング素子Ｑ４がＯＦＦ （非導通）となる。これによ
り、電源電位Ｖｃ、ｃ側のＩ’ｖｉ ＯＳ ｆ” ｇＴ
Ｑ５のドレインとソース間がバイパスされる。
３がＯＮ（導通）する−万、基準電位ＧＮＤ側のスイッ
チング素子Ｑ４がＯＦＦ （非導通）となる。これによ
り、電源電位Ｖｃ、ｃ側のＩ’ｖｉ ＯＳ ｆ” ｇＴ
Ｑ５のドレインとソース間がバイパスされる。
そして、基市電位ＧＮＤ側のＭ ＯＳ Ｆ Ｅ Ｔ Ｑ
６だけが０−Ｍｏ Ｓ Ｆ Ｅ ’Ｉ’ Ｑ １ 、
Ｑ ２と基準電位ＧＮＤとの間に有効に介在する。こ
の状態では、そのＭＯ８Ｉｉ”ＥＴＱ６のドレイン・ソ
ース間電圧Ｖｄｓの効果及び基板効果により、０−Ｍｏ
５ｙＥ’ｒＱｌ、Ｑ２によるインバータの入力しきい値
が高くなっている。従って、第２図に示すように、出力
電圧ＶｏｕｔをＬ′°から高論理レベルすなわちＨ゛′
に反転させるためには、入力電圧Ｖｉａがその高いしき
い値ｖＨよりも高レベルにならなげればならない。
６だけが０−Ｍｏ Ｓ Ｆ Ｅ ’Ｉ’ Ｑ １ 、
Ｑ ２と基準電位ＧＮＤとの間に有効に介在する。こ
の状態では、そのＭＯ８Ｉｉ”ＥＴＱ６のドレイン・ソ
ース間電圧Ｖｄｓの効果及び基板効果により、０−Ｍｏ
５ｙＥ’ｒＱｌ、Ｑ２によるインバータの入力しきい値
が高くなっている。従って、第２図に示すように、出力
電圧ＶｏｕｔをＬ′°から高論理レベルすなわちＨ゛′
に反転させるためには、入力電圧Ｖｉａがその高いしき
い値ｖＨよりも高レベルにならなげればならない。
次に、入力箱１圧Ｖｉｎが“■（°′のとき、出力電圧
Ｖｏｕ ｔもＨ”となる。この状態では、基準電位ＧＮ
Ｄ側のスイッチング素子Ｑ ＝１がＯＮする一方、電源
電位ＶＣＣ側のスイッチング素子Ｑ３がＯＦＦとなる。
Ｖｏｕ ｔもＨ”となる。この状態では、基準電位ＧＮ
Ｄ側のスイッチング素子Ｑ ＝１がＯＮする一方、電源
電位ＶＣＣ側のスイッチング素子Ｑ３がＯＦＦとなる。
これにより、基準電位ＧＮＤ側のＭＯ８ＦＥＴＱ６のド
レインとソースがバイパスされる。
レインとソースがバイパスされる。
ソシテ、ＷＬ源を位Ｖｃｃ 側）Ｍ ＯＳ ＦＥ Ｔ
Ｑ ５ タけが０−Ｍ０８ＦＥＴＱＩ、’Ｑ２と％ｉ、
ｍ、’ＭＡＭ、Ｖｃｃ との間に有効に介在する。こθ
）状態では、先の場合とは反対に、０−Ｍ０８ＦＥＴＱ
１．Ｑ２によるインバータの入力しきい値が低くなって
いく１．、、従って、第２図に示すように、出力電圧Ｖ
ｒ）ｕｔを”ＨＩＩから”Ｌ“に反転させるためには、
入力電圧■団がその低いしきい値ＶＬよりも低レベルに
フ、仁らなければならない。
Ｑ ５ タけが０−Ｍ０８ＦＥＴＱＩ、’Ｑ２と％ｉ、
ｍ、’ＭＡＭ、Ｖｃｃ との間に有効に介在する。こθ
）状態では、先の場合とは反対に、０−Ｍ０８ＦＥＴＱ
１．Ｑ２によるインバータの入力しきい値が低くなって
いく１．、、従って、第２図に示すように、出力電圧Ｖ
ｒ）ｕｔを”ＨＩＩから”Ｌ“に反転させるためには、
入力電圧■団がその低いしきい値ＶＬよりも低レベルに
フ、仁らなければならない。
以上のようにして、出力電圧Ｖｏｌｔ ｔのレベルが１
１ Ｌ“からＨ″に遷移するときと”ＨＩＩからＬ°”
に遷移するときとで変化することにより、第２図に示す
ようなヒステリシス特性を得ることができる。
１ Ｌ“からＨ″に遷移するときと”ＨＩＩからＬ°”
に遷移するときとで変化することにより、第２図に示す
ようなヒステリシス特性を得ることができる。
ここで、上述したシュミットトリガ回路では、上記２つ
のしきい値ＶＨ，ＶＬの変化幅が上記ＭＯ８Ｆ″１ＢＴ
Ｑ５．Ｑ６のドレイン・ソース間電圧Ｖｄｓによって生
じるようになっている。ところが、そのドレイン・ソー
ス間電圧Ｖｄｓは、第３図に例示するように、−１二記
入力電圧Ｖａｎが高くなるにしたがって低くなる方向に
変化する。このため、入力電圧Ｖｉｎが”■」”からＩ
Ｉ ＨＩＩへ変化する過渡状態では、上記入力しきい値
Ｖ ｉ（が低い方向へ戻されてしまう。反対に、入力電
圧Ｖｉｎが°Ｈ″からＩＩ Ｉ ＩＩへ変化する過渡状
態では、上記入力しきい値ＶＬが高い方向へ戻されてし
まう。この結果、動作が不安定になる。また、２つのし
きい値ＶＨとＶｌ、の差すなわちヒステリシス幅が小さ
くなって１例えばデジタル信号の入力回路として使用し
た場合は、ノイズマージンを大きくとることができなく
なってしまう。また、上記ドレイン・ソース間電圧Ｖｄ
ｓは、ＭＯ８ＦＥＴＱ５．Ｑ６の機械的なサイズなどに
も依存する。このため、ヒステリシス特性の再現性が悪
いといった問題もあった。
のしきい値ＶＨ，ＶＬの変化幅が上記ＭＯ８Ｆ″１ＢＴ
Ｑ５．Ｑ６のドレイン・ソース間電圧Ｖｄｓによって生
じるようになっている。ところが、そのドレイン・ソー
ス間電圧Ｖｄｓは、第３図に例示するように、−１二記
入力電圧Ｖａｎが高くなるにしたがって低くなる方向に
変化する。このため、入力電圧Ｖｉｎが”■」”からＩ
Ｉ ＨＩＩへ変化する過渡状態では、上記入力しきい値
Ｖ ｉ（が低い方向へ戻されてしまう。反対に、入力電
圧Ｖｉｎが°Ｈ″からＩＩ Ｉ ＩＩへ変化する過渡状
態では、上記入力しきい値ＶＬが高い方向へ戻されてし
まう。この結果、動作が不安定になる。また、２つのし
きい値ＶＨとＶｌ、の差すなわちヒステリシス幅が小さ
くなって１例えばデジタル信号の入力回路として使用し
た場合は、ノイズマージンを大きくとることができなく
なってしまう。また、上記ドレイン・ソース間電圧Ｖｄ
ｓは、ＭＯ８ＦＥＴＱ５．Ｑ６の機械的なサイズなどに
も依存する。このため、ヒステリシス特性の再現性が悪
いといった問題もあった。
この発明は、以上のような問題を鑑みてなされたもので
、その目的とするところは、動作が安定で、ヒステリシ
ス幅を広く確保することができるとともに、そのヒステ
リシス特性の再現性にすぐれたシーミツトトリガ回路を
提供することにある。
、その目的とするところは、動作が安定で、ヒステリシ
ス幅を広く確保することができるとともに、そのヒステ
リシス特性の再現性にすぐれたシーミツトトリガ回路を
提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
〔発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、インバータを構成するコンプリメンタリＭＯ
８電界効果トランジスタと、上記コンプリメンタリＭＯ
８電界効果トランジスタの両端と電源との間に直列に介
在する１対の定電圧素子と、上記定電圧素子に並列に接
続する１対のスイッチング素子とを有し、上記インバー
タの論理出力レベルによって上装置対のスイッチング素
子を相補的に導通駆動することにより上記インバータの
入力しきい値を変化させるようにするとともに、上記定
電圧素子とし゛Ｃ定電圧値が電流に対して変化しないか
、あるいは正方向に変化し、かつプロセス依存性が少な
い素子を用い、これにより動作を安定にし、またヒステ
リシス幅を広く確保するとともに、そのヒステリシス特
性の再現性を高めるという目的を達成゛するものである
。
８電界効果トランジスタと、上記コンプリメンタリＭＯ
８電界効果トランジスタの両端と電源との間に直列に介
在する１対の定電圧素子と、上記定電圧素子に並列に接
続する１対のスイッチング素子とを有し、上記インバー
タの論理出力レベルによって上装置対のスイッチング素
子を相補的に導通駆動することにより上記インバータの
入力しきい値を変化させるようにするとともに、上記定
電圧素子とし゛Ｃ定電圧値が電流に対して変化しないか
、あるいは正方向に変化し、かつプロセス依存性が少な
い素子を用い、これにより動作を安定にし、またヒステ
リシス幅を広く確保するとともに、そのヒステリシス特
性の再現性を高めるという目的を達成゛するものである
。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
な訃、図面において同一あるいは相当する部分は同一符
号で示ず。
号で示ず。
第４図は、この発明によろシュミットトリガ回路の一実
施例を示す。同図に示す回路は、先ず、半導体集積回路
装置内にてＣ−ＭＯＳＦＥＴにより構成をれる。次に、
その回路は、インバータを構成するＣ−ＭＯ８ＦＥＴＱ
１．Ｑ２と、このＣ−ＭＯ８ＦＥＴＱＩ、Ｑ２の両端と
電源（Ｖｃｃ。
施例を示す。同図に示す回路は、先ず、半導体集積回路
装置内にてＣ−ＭＯＳＦＥＴにより構成をれる。次に、
その回路は、インバータを構成するＣ−ＭＯ８ＦＥＴＱ
１．Ｑ２と、このＣ−ＭＯ８ＦＥＴＱＩ、Ｑ２の両端と
電源（Ｖｃｃ。
ＧＮＤ）との間に直列に介在する１対のダイオードＤｉ
、Ｄ２と、上記ダイオードＤｉ、Ｄ２に並列に接続する
１対のスイッチング素子Ｑ３． Ｑ４とを有する。また
、入力ＩＮ側と出力ＯＵＴ側との論理を同じくするため
のインバータＮ１が設けられている。上記ダイオードＤ
１．Ｄ２は定電圧素子として設けたものである。ここで
は、通常のＰＮ接合構造のダイオードが使用されている
。そして、その順方向電圧降下値Ｖｆかも定電圧値を得
るようにしている。この順方向電圧降下値Ｖｆにより、
上記０−Ｍ０８ＦＢｉ’Ｑ１．Ｑ２の各ＦｇＴのゲート
・ソース間の入力しきい値が高くなるようなバイアスが
かかるようになっている。上記スイッチング素子Ｑ３．
Ｑ４はそれぞれＭＯ８Ｆ’ＥＴにより構成されている。
、Ｄ２と、上記ダイオードＤｉ、Ｄ２に並列に接続する
１対のスイッチング素子Ｑ３． Ｑ４とを有する。また
、入力ＩＮ側と出力ＯＵＴ側との論理を同じくするため
のインバータＮ１が設けられている。上記ダイオードＤ
１．Ｄ２は定電圧素子として設けたものである。ここで
は、通常のＰＮ接合構造のダイオードが使用されている
。そして、その順方向電圧降下値Ｖｆかも定電圧値を得
るようにしている。この順方向電圧降下値Ｖｆにより、
上記０−Ｍ０８ＦＢｉ’Ｑ１．Ｑ２の各ＦｇＴのゲート
・ソース間の入力しきい値が高くなるようなバイアスが
かかるようになっている。上記スイッチング素子Ｑ３．
Ｑ４はそれぞれＭＯ８Ｆ’ＥＴにより構成されている。
この１対のスイッチング素子Ｑ３．Ｑ４は上記インバー
タＮ１の論理出力レベルによって相補的に導通制御され
る。
タＮ１の論理出力レベルによって相補的に導通制御され
る。
そして、いずれか一方のスイッチング素子がＯＮすると
、そのスイッチング素子と並列のダイオードのアノード
・カソード間がバイパスされるようにブｘっている。つ
まり、スイッチング素子のＯＮによってダイオ−ドの効
果が無効とされるようになっている。
、そのスイッチング素子と並列のダイオードのアノード
・カソード間がバイパスされるようにブｘっている。つ
まり、スイッチング素子のＯＮによってダイオ−ドの効
果が無効とされるようになっている。
次に、」二連した回路の動作を説明する。
先ず、入力電圧Ｖ＋ｎが低論理レベルすなわちＩＩ Ｌ
Ｉ＋レベルのとき、出力電圧ＶｏｕｔもＬ ＩＩとな
る。この状態では、電源′電位Ｖｃｃ側のスイッチング
素子Ｑ３がＯＮする一万、基準電位ＧＮＤ側のスイッチ
ング素子Ｑ４が０１” Ｆとなる。これにより、電源電
位ＶＣＣ側のダイオードＤ１のアノード・カソード間が
バイパスされろ。そして、基準電位ＧＮＤ側のダイオー
ドＤ２だけが０−Ｍ０８ＦＥＴＱＩ、Ｑ２と基準電位Ｇ
ＮＤとの間に有効に介在する。この状態では、そのダイ
オードＤ２の順方向電圧降下値Ｖｆの効果によって、０
−Ｍ０８ＦＥＴＱＩ、Ｑ２によるインバータの入力しき
い値が高くなっている。従って、第５図に示すように、
出力′電圧Ｖｏｕｔを°Ｉ Ｌ ＩＩから°°Ｈ′′に
反転させろためには、入力電圧Ｖｉｎがその高いしきい
値ＶＨよりも高レベルにならなければならない。
Ｉ＋レベルのとき、出力電圧ＶｏｕｔもＬ ＩＩとな
る。この状態では、電源′電位Ｖｃｃ側のスイッチング
素子Ｑ３がＯＮする一万、基準電位ＧＮＤ側のスイッチ
ング素子Ｑ４が０１” Ｆとなる。これにより、電源電
位ＶＣＣ側のダイオードＤ１のアノード・カソード間が
バイパスされろ。そして、基準電位ＧＮＤ側のダイオー
ドＤ２だけが０−Ｍ０８ＦＥＴＱＩ、Ｑ２と基準電位Ｇ
ＮＤとの間に有効に介在する。この状態では、そのダイ
オードＤ２の順方向電圧降下値Ｖｆの効果によって、０
−Ｍ０８ＦＥＴＱＩ、Ｑ２によるインバータの入力しき
い値が高くなっている。従って、第５図に示すように、
出力′電圧Ｖｏｕｔを°Ｉ Ｌ ＩＩから°°Ｈ′′に
反転させろためには、入力電圧Ｖｉｎがその高いしきい
値ＶＨよりも高レベルにならなければならない。
次に、入力電圧Ｖｉｎが″１１パのとき、出力電圧Ｖｏ
ｕｔもＨ“どなる。この状態では、基準電位（）ＮＤ側
のスイッチング素子Ｑ４がＯＮする一万、電源電位Ｖｃ
ｃ側のスイッチング素子Ｑ３がＱＦＦとなる。これによ
り、基準電位ＧＮＤ側のダイオードＤ２のアノード・カ
ソード間がバイパスされる。そして、電源電位ＶＣＣ側
のダイオードＤ１だけが０−Ｍ０８ＦＢＴＱＩ、Ｑ２と
型温電位Ｖｃｃとの間に有効に介在する。この状態では
、先の場合とは反対に、Ｃ）−ＭＯ８ＦＥＴＱＩ、Ｑ２
によるインバータの入力しきい値が低くなっている。
ｕｔもＨ“どなる。この状態では、基準電位（）ＮＤ側
のスイッチング素子Ｑ４がＯＮする一万、電源電位Ｖｃ
ｃ側のスイッチング素子Ｑ３がＱＦＦとなる。これによ
り、基準電位ＧＮＤ側のダイオードＤ２のアノード・カ
ソード間がバイパスされる。そして、電源電位ＶＣＣ側
のダイオードＤ１だけが０−Ｍ０８ＦＢＴＱＩ、Ｑ２と
型温電位Ｖｃｃとの間に有効に介在する。この状態では
、先の場合とは反対に、Ｃ）−ＭＯ８ＦＥＴＱＩ、Ｑ２
によるインバータの入力しきい値が低くなっている。
従って、第５図に示すように、出力電圧Ｖｏｕ ｔを”
）■″から°゛Ｌ”に反転させるためには、入力電圧Ｖ
ｉｎがその低いしきい値ＶＬよりも低レベルにならなけ
ればならない。
）■″から°゛Ｌ”に反転させるためには、入力電圧Ｖ
ｉｎがその低いしきい値ＶＬよりも低レベルにならなけ
ればならない。
以上のようにして、出力電圧Ｖｏｕｔのレベルが”Ｌ”
からＨ”に遷移するときとＨ”からＬ′″に遷移すると
きとで変化することにより、第５図に示すようなヒステ
リシス特性を得ろことができる。
からＨ”に遷移するときとＨ”からＬ′″に遷移すると
きとで変化することにより、第５図に示すようなヒステ
リシス特性を得ろことができる。
ここで、上述しプこシュミットトリガ回路では、上記２
つのしきい値ＶＨ，’ＶＬの変化幅が上記ダイオードＤ
Ｉ、Ｄ２の順方向電圧降下値Ｖｆの効果によつＣ生じる
ようになっている。ところが、ここで注目ずべきことは
、その順方自軍、圧降下値Ｖｆは、第６図に例示す、る
ように、上記入力電圧Ｖｉｎが高（なるにしたがって高
くなる方向に変化するということである。つまり、電流
に対して正方向に変化する性質をもっている。このため
、入力電圧Ｖｉｎがｎ １． ＋＋から１１ Ｈ＋＋へ
変化する過渡状態では、上記人力しきい値Ｖ Ｉ−１が
さらに高い方へ押し一層げられろ。反対に、入力電圧Ｖ
ｉｎが” Ｈ”からＩ ｌ、 １′へ変化する過渡状態
では、上記入力しきい値Ｖ ］、かさらに低い方向−＼
押し下げられる。
つのしきい値ＶＨ，’ＶＬの変化幅が上記ダイオードＤ
Ｉ、Ｄ２の順方向電圧降下値Ｖｆの効果によつＣ生じる
ようになっている。ところが、ここで注目ずべきことは
、その順方自軍、圧降下値Ｖｆは、第６図に例示す、る
ように、上記入力電圧Ｖｉｎが高（なるにしたがって高
くなる方向に変化するということである。つまり、電流
に対して正方向に変化する性質をもっている。このため
、入力電圧Ｖｉｎがｎ １． ＋＋から１１ Ｈ＋＋へ
変化する過渡状態では、上記人力しきい値Ｖ Ｉ−１が
さらに高い方へ押し一層げられろ。反対に、入力電圧Ｖ
ｉｎが” Ｈ”からＩ ｌ、 １′へ変化する過渡状態
では、上記入力しきい値Ｖ ］、かさらに低い方向−＼
押し下げられる。
この結果、安定なシーミツトトリガ動作を得ることがで
きる。また、２つのしきい値ＶＨとＶＬ。
きる。また、２つのしきい値ＶＨとＶＬ。
差すなわちヒステリシス幅は拡大され、例えばデジタル
４１１号の入力回路として使用した場合は、ノイズマー
ジンを確実に大きくとることができる。
４１１号の入力回路として使用した場合は、ノイズマー
ジンを確実に大きくとることができる。
また、上記順方向電圧降下値Ｖｆは、ダイオードの物理
的性質によるものであって、物理的な素子サイズ、プロ
セスパラメータなどにはほとんど依存しない。このため
、ヒステリシス特性の再現性が非常に良くなり、はとん
ど設計どおりの特性をもたせることができるようになる
。さらに、実施例の回路では、上記０−ＭＯ８ＦｇＴＱ
１．Ｑ２の基体（基板）を電源電位Ｖｃｃおよび基準電
位ＧＮＤに直接接続しており、かつソース電極をダイメ
ートのＶｆでバイアスｔ７ている。これにより、基板バ
イアス効果が得られる。そして、その基体によるバイア
スは、入力電圧Ｖｉａが高フツよるにしたがって深くか
かるようになる。このような効果が上述した効果に加わ
ることにより、上記ヒステリシス幅を一層広く確保する
ことができるようになっている。
的性質によるものであって、物理的な素子サイズ、プロ
セスパラメータなどにはほとんど依存しない。このため
、ヒステリシス特性の再現性が非常に良くなり、はとん
ど設計どおりの特性をもたせることができるようになる
。さらに、実施例の回路では、上記０−ＭＯ８ＦｇＴＱ
１．Ｑ２の基体（基板）を電源電位Ｖｃｃおよび基準電
位ＧＮＤに直接接続しており、かつソース電極をダイメ
ートのＶｆでバイアスｔ７ている。これにより、基板バ
イアス効果が得られる。そして、その基体によるバイア
スは、入力電圧Ｖｉａが高フツよるにしたがって深くか
かるようになる。このような効果が上述した効果に加わ
ることにより、上記ヒステリシス幅を一層広く確保する
ことができるようになっている。
なお、定電圧素子としてはツェナーダイオードを使用す
ることもできる。これにより、−Ｆ記ヒステリシス幅を
さらに大きく設定することができる。
ることもできる。これにより、−Ｆ記ヒステリシス幅を
さらに大きく設定することができる。
〔効果１
以上のように、この発明によるシュミットトリガ回路で
は、ヒステリシス幅を広く確保することができるととも
に、そのヒステリシス特性の再現性を高めることができ
る。
は、ヒステリシス幅を広く確保することができるととも
に、そのヒステリシス特性の再現性を高めることができ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもブ、Ｃい。例えば、上記ダ
イオードはショットキーバリアダイオ−ドであってもよ
い。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもブ、Ｃい。例えば、上記ダ
イオードはショットキーバリアダイオ−ドであってもよ
い。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＭＯ８Ｏ８型半体５
休集積について説明したが、それに限定されるものでは
な（、例えば、個別部品回路などにも適用できろ。
をその背景となった利用分野であるＭＯ８Ｏ８型半体５
休集積について説明したが、それに限定されるものでは
な（、例えば、個別部品回路などにも適用できろ。
第１図はこの発明以外のシュミントトリガ回路の一例を
示す回路図、 第２図は第１図の回路の特性を示すグラフ、第３図は第
１図の回路の一部分の動作例を示すグラフ、 第４図はこの発明によるシュミットトリガ回路の一実施
例を示す回路図、 第５図は第４図の回路の特性を示すグラフ、第６図は第
４図の回路の一部分の動作例を示すグラフである。 Ｑｌ、Ｑ２・・・ＭＯ８電界効果トランジスタ、Ｑ３．
Ｑ４・ ＭＯ８ｔＯ８電界効果トランジスタ。 Ｑ６・・・Ｍ ＯＳ を界効果トランジスタ、ＶＣＣ”
’電源電位、ＧＮＤ・・・基準電位、ＩＮ・・・シュミ
ットトリガ入力、ＯＵＴ・・・シーミ・ソトトリガ出力
、Ｖｉｎ・・・入力電圧、Ｖｏｕｔ・・・出力電圧、Ｖ
Ｈ，ＶＬ・・・入力しきい値、Ｖｄｓ・・・ＭＯ８電界
効果トランジスタのドレインとノース間電圧、Ｄｉ、Ｄ
２・・・定電圧素子（ダイオード）、Ｖｆ・・・定電圧
値（ダイオードの順方向電圧降下値）。 代理人 弁理士 高 橋 明 夫 ζ′：）＼、−
ノ
示す回路図、 第２図は第１図の回路の特性を示すグラフ、第３図は第
１図の回路の一部分の動作例を示すグラフ、 第４図はこの発明によるシュミットトリガ回路の一実施
例を示す回路図、 第５図は第４図の回路の特性を示すグラフ、第６図は第
４図の回路の一部分の動作例を示すグラフである。 Ｑｌ、Ｑ２・・・ＭＯ８電界効果トランジスタ、Ｑ３．
Ｑ４・ ＭＯ８ｔＯ８電界効果トランジスタ。 Ｑ６・・・Ｍ ＯＳ を界効果トランジスタ、ＶＣＣ”
’電源電位、ＧＮＤ・・・基準電位、ＩＮ・・・シュミ
ットトリガ入力、ＯＵＴ・・・シーミ・ソトトリガ出力
、Ｖｉｎ・・・入力電圧、Ｖｏｕｔ・・・出力電圧、Ｖ
Ｈ，ＶＬ・・・入力しきい値、Ｖｄｓ・・・ＭＯ８電界
効果トランジスタのドレインとノース間電圧、Ｄｉ、Ｄ
２・・・定電圧素子（ダイオード）、Ｖｆ・・・定電圧
値（ダイオードの順方向電圧降下値）。 代理人 弁理士 高 橋 明 夫 ζ′：）＼、−
ノ
Claims (1)
- 【特許請求の範囲】 １、 インバータを構成するコンプリメンタリＭＯ８電
界効果トランジスタと、上記コンプリメンタリＭＯ８′
ｒＭ、弁効果トランジスタ″の両端と電源との間に直列
に介在する１対の定電圧素子と、上記定電圧素子に並列
に接続する１対のスイッチング素子とを有し、上記イン
バータの論理出力レベルによって上記１対のスイッチン
グ素子を相補的に導通駆動することにより上記インバー
タの入力しきい値を変化させるようにするとともに、上
記定電圧素子として定電圧値が電流に対して負方向には
変化しない素子を用いたことを特徴とするシー、ミツト
トリガ回路。 ２− ′：！ｒｆｔＰ４＃＃ケ範訓士の調儲市シ吐ｆ
た；上記定電圧素子としてダイオードが使用され、この
ダイオ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8261283A JPS59208926A (ja) | 1983-05-13 | 1983-05-13 | シユミツトトリガ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8261283A JPS59208926A (ja) | 1983-05-13 | 1983-05-13 | シユミツトトリガ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59208926A true JPS59208926A (ja) | 1984-11-27 |
Family
ID=13779292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8261283A Pending JPS59208926A (ja) | 1983-05-13 | 1983-05-13 | シユミツトトリガ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59208926A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63254816A (ja) * | 1987-04-10 | 1988-10-21 | Nec Ic Microcomput Syst Ltd | シユミツトトリガ回路 |
| WO1989000789A2 (en) * | 1987-07-17 | 1989-01-26 | Western Digital Corporation | Cmos schmitt trigger with independently biased high/low threshold circuits |
| US4904884A (en) * | 1988-04-21 | 1990-02-27 | Western Digital Corporation | Schmitt trigger adapted to interface between different transistor architectures |
| JPH02501972A (ja) * | 1987-10-14 | 1990-06-28 | エルエスアイ ロジック コーポレーション | ２モードドライバ回路 |
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| US6946903B2 (en) | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
-
1983
- 1983-05-13 JP JP8261283A patent/JPS59208926A/ja active Pending
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| US6946903B2 (en) | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
| US7233197B2 (en) | 2003-07-28 | 2007-06-19 | Panasonic Europe Ltd. | Methods and systems for reducing leakage current in semiconductor circuits |
| US7315201B2 (en) | 2003-07-28 | 2008-01-01 | Panasonic Europe Ltd. | Methods and systems for reducing leakage current in semiconductor circuits |
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