JPH01238315A - 半導体論理ゲート回路 - Google Patents
半導体論理ゲート回路Info
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- JPH01238315A JPH01238315A JP63066023A JP6602388A JPH01238315A JP H01238315 A JPH01238315 A JP H01238315A JP 63066023 A JP63066023 A JP 63066023A JP 6602388 A JP6602388 A JP 6602388A JP H01238315 A JPH01238315 A JP H01238315A
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- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000004888 barrier function Effects 0.000 claims description 2
- 230000005669 field effect Effects 0.000 claims description 2
- 239000003990 capacitor Substances 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体回路、特にショットキーゲート電界効果
トランジスタＭＥ Ｓ Ｆ ＥＴを用いた論理ゲート回
路に関するものである。
トランジスタＭＥ Ｓ Ｆ ＥＴを用いた論理ゲート回
路に関するものである。
近年、ガリウム砒素（Ｇａ Ａｓ ）等の化合物半導体
を用いた集積回路が高速・高周波動作や低消費電力の点
で注目され、そのデジタル回路への応用が精力的に進め
られている。これらＧａ Ａｓ等の化合物半導体回路で
は、シリコン（Ｓｔ）を用いた場合と異なり、トランジ
スタはＭＥＳＦＥＴとして構成されることが多い。そし
てデジタル集積回路のきわめて重要な回路要素である論
理ゲートについても、ＭＥＳＦＥＴを用いた種々の回路
が提案されている。
を用いた集積回路が高速・高周波動作や低消費電力の点
で注目され、そのデジタル回路への応用が精力的に進め
られている。これらＧａ Ａｓ等の化合物半導体回路で
は、シリコン（Ｓｔ）を用いた場合と異なり、トランジ
スタはＭＥＳＦＥＴとして構成されることが多い。そし
てデジタル集積回路のきわめて重要な回路要素である論
理ゲートについても、ＭＥＳＦＥＴを用いた種々の回路
が提案されている。
第４図は、その一つの代表例である５ＣＦＬ（Ｓｏｕｒ
ｃｅ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）回路構成
１こよるインバータ回路を示す。
ｃｅ Ｃｏｕｐｌｅｄ ＰＥＴ Ｌｏｇｉｃ）回路構成
１こよるインバータ回路を示す。
本回路は、ゲートに入力信号（ＩＮ）端子を接続したス
イッチングＦＥＴ４１およびゲートに基準電圧（ＲＥＦ
）を入力したスイッチングＦＥＴ４２からなる電流切換
え形のスイッチ回路と、スイッチングＦＥＴ４１のドレ
イン出力をゲート入力とするソースフォロアＦＥＴ４３
および電流源ＦＥＴ４４の直列回路からなるソースフォ
ロア回路とによって構成される。４５．４６．４７はこ
の論理ゲートの負荷を構成し、４８はスイッチング電流
供給用の素子（抵抗、ＦＥＴ等で構成される）、４９は
レベルシフト用の素子（抵抗、ＦＥＴ、ショットキーバ
リヤダイオードＳＢＤ等で構成される）である。
イッチングＦＥＴ４１およびゲートに基準電圧（ＲＥＦ
）を入力したスイッチングＦＥＴ４２からなる電流切換
え形のスイッチ回路と、スイッチングＦＥＴ４１のドレ
イン出力をゲート入力とするソースフォロアＦＥＴ４３
および電流源ＦＥＴ４４の直列回路からなるソースフォ
ロア回路とによって構成される。４５．４６．４７はこ
の論理ゲートの負荷を構成し、４８はスイッチング電流
供給用の素子（抵抗、ＦＥＴ等で構成される）、４９は
レベルシフト用の素子（抵抗、ＦＥＴ、ショットキーバ
リヤダイオードＳＢＤ等で構成される）である。
このような差動構成の回路は、チップ内における特性の
ばらつきさえなければ、個々の素子の特性が多少設計値
からずれても動作するため、高歩留りを期待できる。と
ころが、回路規模が大きくなるにつれ、同図中に示した
ような通常のソースフォロア回路では負荷駆動能力が不
足し、高速動作が望めなくなってきた。
ばらつきさえなければ、個々の素子の特性が多少設計値
からずれても動作するため、高歩留りを期待できる。と
ころが、回路規模が大きくなるにつれ、同図中に示した
ような通常のソースフォロア回路では負荷駆動能力が不
足し、高速動作が望めなくなってきた。
そこで、ソースフォロア回路の負荷駆動能力を増すため
に、第５図に示すように、ソースフォロア回路の電流源
ＦＥＴ４４を論理出力レベルのハイ（Ｈｉ ｇ ｈ）
、０−（Ｌ ｏｗ）に応じて切換える回路が考えられた
。電流源ＦＥＴ４４の電流制御信号は、ソースフォロア
ＦＥＴにゲート入力を供給しているスイッチングＦＥＴ
４１と反対側のスイッチングＦＥＴ４２のドレイン端子
の信号をレベルシフト用素子５０を通して与えているた
め、ソースフォロア回路部分はブツシュ拳プル動作を行
なうことになる。
に、第５図に示すように、ソースフォロア回路の電流源
ＦＥＴ４４を論理出力レベルのハイ（Ｈｉ ｇ ｈ）
、０−（Ｌ ｏｗ）に応じて切換える回路が考えられた
。電流源ＦＥＴ４４の電流制御信号は、ソースフォロア
ＦＥＴにゲート入力を供給しているスイッチングＦＥＴ
４１と反対側のスイッチングＦＥＴ４２のドレイン端子
の信号をレベルシフト用素子５０を通して与えているた
め、ソースフォロア回路部分はブツシュ拳プル動作を行
なうことになる。
上記改良形の５ＣＦＬ回路では、ブツシュ・プル動作が
正常に行なわれる場合には負荷駆動能力を大きくできる
点で有効であるが、ソースフォロア回路の電流源ＦＥＴ
４４のゲートに供給される信号の電圧レベルが、レベル
シフト用素子５０（抵抗、ＦＥＴ、ＳＢＤ等で構成され
る）の電源電圧特性の影響を受け、電源電圧Ｖ の変動
によＳ っては、電流源ＦＥＴ４４のゲート・ソース間バイアス
がうまく掛からなくなって、ブツシュ・プルの効果が弱
（なったり、全（動作しなくなったりする問題がある。
正常に行なわれる場合には負荷駆動能力を大きくできる
点で有効であるが、ソースフォロア回路の電流源ＦＥＴ
４４のゲートに供給される信号の電圧レベルが、レベル
シフト用素子５０（抵抗、ＦＥＴ、ＳＢＤ等で構成され
る）の電源電圧特性の影響を受け、電源電圧Ｖ の変動
によＳ っては、電流源ＦＥＴ４４のゲート・ソース間バイアス
がうまく掛からなくなって、ブツシュ・プルの効果が弱
（なったり、全（動作しなくなったりする問題がある。
この発明の半導体論理ゲート回路は、５ＣＦＬ回路にお
いて、ソースフォロア回路の電流源ＦＥＴのゲートを、
バイアス用素子を介して固定電圧源に接続、するととも
に、コンデンサを介して、ソースフォロアＦＥＴにゲー
ト入力を供給しているスイッチングＦＥＴとは反対側の
スイッチングＦＥＴのドレインに接続したものである。
いて、ソースフォロア回路の電流源ＦＥＴのゲートを、
バイアス用素子を介して固定電圧源に接続、するととも
に、コンデンサを介して、ソースフォロアＦＥＴにゲー
ト入力を供給しているスイッチングＦＥＴとは反対側の
スイッチングＦＥＴのドレインに接続したものである。
ソースフォロア回路の電流源ＦＥＴは、ゲート・ソース
間バイアスがバイアス用素子を介して電圧源から供給さ
れる一方、ゲート入力はレベルシフト用素子を用いるこ
となくコンデンサを介して供給されることとなり、レベ
ルシフト用素子の電流電圧特性による制約および電源電
圧変動による制約を受けることがない。
間バイアスがバイアス用素子を介して電圧源から供給さ
れる一方、ゲート入力はレベルシフト用素子を用いるこ
となくコンデンサを介して供給されることとなり、レベ
ルシフト用素子の電流電圧特性による制約および電源電
圧変動による制約を受けることがない。
以下添付図面の第１図ないし第３図を参照してこの発明
の一実施例を説明する。
の一実施例を説明する。
第１図は、この発明の一実施例を示すＧａ Ａｓ−ＭＥ
ＳＦＥＴを用いたインバータ回路の回路図である。本回
路は、基本的には第４図あるいは第５図に示した５ＣＦ
Ｌ回路と同様に、ゲートに入力信号（ＩＮ）端子を接読
した第１のスイッチングＦＥＴ１１およびゲートに基準
電圧（ＲＥＦ）を入力したｊｆＩ２のスイッチングＦＥ
ＴＩ ２からなる電流切換え形のスイッチ回路と、スイ
ッチングＦＥＴＩＩのドレイン出力をゲート入力とする
ソースフォロアＦＥＴ１３および電流源ＦＥＴ１４の直
列回路からなるソースフォロア回路とによって構成され
る。第１および第２のスイッチングＦＥＴＩＩ、１２の
ドレインには負荷１５．１６゜１７が接続され、両ＦＥ
ＴＩＩ、１２のソースはスイッチング電流供給用素子１
８に共通に接続されている。またソースフォロアＦＥＴ
１３のソースと電流源ＦＥＴ１４のドレインとの間には
レベルシフト用素子１９が挿入され、ソースフォロア回
路は、スイッチ回路のドレイン出力を電流増幅しかつレ
ベルシフトするものとなっている。
ＳＦＥＴを用いたインバータ回路の回路図である。本回
路は、基本的には第４図あるいは第５図に示した５ＣＦ
Ｌ回路と同様に、ゲートに入力信号（ＩＮ）端子を接読
した第１のスイッチングＦＥＴ１１およびゲートに基準
電圧（ＲＥＦ）を入力したｊｆＩ２のスイッチングＦＥ
ＴＩ ２からなる電流切換え形のスイッチ回路と、スイ
ッチングＦＥＴＩＩのドレイン出力をゲート入力とする
ソースフォロアＦＥＴ１３および電流源ＦＥＴ１４の直
列回路からなるソースフォロア回路とによって構成され
る。第１および第２のスイッチングＦＥＴＩＩ、１２の
ドレインには負荷１５．１６゜１７が接続され、両ＦＥ
ＴＩＩ、１２のソースはスイッチング電流供給用素子１
８に共通に接続されている。またソースフォロアＦＥＴ
１３のソースと電流源ＦＥＴ１４のドレインとの間には
レベルシフト用素子１９が挿入され、ソースフォロア回
路は、スイッチ回路のドレイン出力を電流増幅しかつレ
ベルシフトするものとなっている。
本実施例では、第１、第２のスイッチングＦＥＴＩＩ、
１２、ソースフォロア回路のソースフォロアＦＥＴ１３
、電流源ＦＥＴ１４およびスイッチング供給用素子１８
としてゲート幅２０μｍ ｓ Ｌ／ キイ値電圧Ｖ、ｈ
−−０，３Ｖ（７）ＦＥＴを用いている。また負荷１５
，１６．１７には第２図（ａ）に示すような抵抗素子（
本実施例では抵抗値５にΩ）２１、レベルシフト用素子
１９には第３図（ａ）に示すように５ＢＤ３１を複数（
本実施例では３個）縦続接続したものを用いている。
１２、ソースフォロア回路のソースフォロアＦＥＴ１３
、電流源ＦＥＴ１４およびスイッチング供給用素子１８
としてゲート幅２０μｍ ｓ Ｌ／ キイ値電圧Ｖ、ｈ
−−０，３Ｖ（７）ＦＥＴを用いている。また負荷１５
，１６．１７には第２図（ａ）に示すような抵抗素子（
本実施例では抵抗値５にΩ）２１、レベルシフト用素子
１９には第３図（ａ）に示すように５ＢＤ３１を複数（
本実施例では３個）縦続接続したものを用いている。
電源電圧Ｖ は約−５ｖである。
Ｓ
ここで、ソースフォロア回路の電流源ＦＥＴ１４のゲー
トは、コンデンサ１を介して、ソースフォロアＦＥＴ１
３のゲートが接続されている第１のスイッチングＦＥＴ
１１とは反対側の第２のスイッチングＦＥＴ１２のドレ
インに接続されるとともに、バイアス用素子２を介して
電源電圧（Ｖ ）端子に接続されている。コンデンサ
１とＳ して本実施例では４０ｆＦのコンデンサを用い、バイア
ス用素子２としては１０にΩの抵抗素子を用いている。
トは、コンデンサ１を介して、ソースフォロアＦＥＴ１
３のゲートが接続されている第１のスイッチングＦＥＴ
１１とは反対側の第２のスイッチングＦＥＴ１２のドレ
インに接続されるとともに、バイアス用素子２を介して
電源電圧（Ｖ ）端子に接続されている。コンデンサ
１とＳ して本実施例では４０ｆＦのコンデンサを用い、バイア
ス用素子２としては１０にΩの抵抗素子を用いている。
本実施例において、ソースフォロア回路部分は、第５図
に示した回路と同様にブツシュ・プル動作を行なうが、
そのために電流源ＦＥＴ１４のゲートに与えられるブツ
シュ・プル用信号は、第５図の回路のようなレベルシフ
ト用素子ではなく、コンデンサ１を介して供給され、一
方、バイアス用素子２を介して電源よりゲート・ソース
間バイアスが供給されるものとなっている。
に示した回路と同様にブツシュ・プル動作を行なうが、
そのために電流源ＦＥＴ１４のゲートに与えられるブツ
シュ・プル用信号は、第５図の回路のようなレベルシフ
ト用素子ではなく、コンデンサ１を介して供給され、一
方、バイアス用素子２を介して電源よりゲート・ソース
間バイアスが供給されるものとなっている。
このように、電流源ＦＥＴ１４に対するブツシュ・プル
用信号の供給をレベルシフト用素子に依存させないこと
からその電流電圧特性の影響を受けることなく、電源電
圧Ｖ の変動に対しても、Ｓ コンデンサ１の電荷蓄積作用によって安定した信号の供
給が保障され、確実な動作が可能となる。
用信号の供給をレベルシフト用素子に依存させないこと
からその電流電圧特性の影響を受けることなく、電源電
圧Ｖ の変動に対しても、Ｓ コンデンサ１の電荷蓄積作用によって安定した信号の供
給が保障され、確実な動作が可能となる。
この発明は、上記実施例に限定されるものではなく、種
々の変形が可能である。
々の変形が可能である。
まず、バイアス用素子２としては抵抗素子の代りに例え
ばＳＢＤを用いてもよい。
ばＳＢＤを用いてもよい。
また、スイッチング電流供給用素子１８も、上述したよ
うなＦＥＴ−に限らず、抵抗素子等を用いることも可能
である。
うなＦＥＴ−に限らず、抵抗素子等を用いることも可能
である。
同°様に負荷１５．１６．１７も抵抗素子に限らず、第
２図（ｂ）に示すようなＦＥＴ２２や、同図（ｃ）に示
したようなＦＥＴ２４および５ＢＤ２３からなる回路を
用いてもよい。また、レベルシフト用素子１９には、第
３図（ｂ）に示すようなＦＥＴ３２を縦続接続したもの
や同図（ｃ）に示すような抵抗素子３３などを用いても
よい。
２図（ｂ）に示すようなＦＥＴ２２や、同図（ｃ）に示
したようなＦＥＴ２４および５ＢＤ２３からなる回路を
用いてもよい。また、レベルシフト用素子１９には、第
３図（ｂ）に示すようなＦＥＴ３２を縦続接続したもの
や同図（ｃ）に示すような抵抗素子３３などを用いても
よい。
また、ソースフォロア回路の電流源ＦＥＴ１４のゲート
に接続されているバイアス用素子２の他端は、電源電圧
Ｖ の端子に接続されているが、Ｓ 別途設けた固定電圧源に接続してもよい。
に接続されているバイアス用素子２の他端は、電源電圧
Ｖ の端子に接続されているが、Ｓ 別途設けた固定電圧源に接続してもよい。
以上、半導体論理ゲート回路中の最も基本的な回路であ
るインバータ回路について説明したが、第１図において
、第１のスイッチングＦＥＴＩＩに対し、同じようにゲ
ートに入力信号端子が接続された別のＦＥＴを１または
２以上並列に接続すればノア（ＮＯＲ）回路を構成し、
直列に接続することによってナンド（ＮＡＮＤ）回路を
構成することができる。さらに、オア（ＯＲ） 、アン
ド（ＡＮＤ） 、ラッチ（ＬＡＴＣＨ）回路など一般に
差動の出力を得ることのできるその他の回路にも応用が
可能である。
るインバータ回路について説明したが、第１図において
、第１のスイッチングＦＥＴＩＩに対し、同じようにゲ
ートに入力信号端子が接続された別のＦＥＴを１または
２以上並列に接続すればノア（ＮＯＲ）回路を構成し、
直列に接続することによってナンド（ＮＡＮＤ）回路を
構成することができる。さらに、オア（ＯＲ） 、アン
ド（ＡＮＤ） 、ラッチ（ＬＡＴＣＨ）回路など一般に
差動の出力を得ることのできるその他の回路にも応用が
可能である。
以上説明したように、この発明によれば、コンデンサを
用いてソースフォロア回路をプツシニブル動作させるた
め、ブツシユ・プル回路の大きな負荷駆動能力という利
点を生かしつつ、しかも電源電圧の変動に対しても、安
定した性能が発揮され、動作電源電圧範囲が広くできる
効果がある。
用いてソースフォロア回路をプツシニブル動作させるた
め、ブツシユ・プル回路の大きな負荷駆動能力という利
点を生かしつつ、しかも電源電圧の変動に対しても、安
定した性能が発揮され、動作電源電圧範囲が広くできる
効果がある。
ｔ！ｉ１図はこの発明の一実施例を示す回路図、第２図
は負荷の構成例を示す図、第３図はレベルシフト回路の
構成例を示す図、第４図および第５図は従来例を示す回
路図である。 １・・・コンデンサ、２・・・バイアス用素子、１１゜
１２・・・スイッチングＦＥＴ、１３・・・ソースフォ
ロアＦＥＴ、１４・・・電流源ＦＥＴ、１５．１６゜１
７・・・負荷、１８・・・スイッチング電流供給用素子
、１９・・・レベルシフト用素子。 （ａ） （ｂ） （ｃ） （
ａ） （ｂ） （ｃ）負ａ素子の２１Ａ成例
しＸルシフト素子の構成側部２図
第３図
は負荷の構成例を示す図、第３図はレベルシフト回路の
構成例を示す図、第４図および第５図は従来例を示す回
路図である。 １・・・コンデンサ、２・・・バイアス用素子、１１゜
１２・・・スイッチングＦＥＴ、１３・・・ソースフォ
ロアＦＥＴ、１４・・・電流源ＦＥＴ、１５．１６゜１
７・・・負荷、１８・・・スイッチング電流供給用素子
、１９・・・レベルシフト用素子。 （ａ） （ｂ） （ｃ） （
ａ） （ｂ） （ｃ）負ａ素子の２１Ａ成例
しＸルシフト素子の構成側部２図
第３図
Claims (1)
- 【特許請求の範囲】 １、ショットキーゲート電界効果トランジスタＭＥＳＦ
ＥＴからなる半導体論理ゲート回路において、ドレイン
に負荷を接続しゲートに入力信号端子を接続した第１の
スイッチングＦＥＴおよびドレインに負荷を接続しゲー
トに基準電圧を入力した第２のスイッチングＦＥＴの各
ソースを電流供給源に共通に接続してなる電流切換え形
のスイッチ回路と、このスイッチ回路の一方のスイッチ
ングＦＥＴのドレイン出力をゲート入力とするソースフ
ォロアＦＥＴおよびこのソースフォロアＦＥＴにレベル
シフト用素子を介して直列に接続された電流源ＦＥＴか
らなりその接続点の電位を出力信号とするソースフォロ
ア回路とを有し、電流源ＦＥＴのゲートが、バイアス用
素子を介して固定電圧源に接続されかつコンデンサを介
して、ソースフォロアＦＥＴにゲート入力を供給するス
イッチングＦＥＴとは反対側のスイッチングＦＥＴのド
レインに接続されていることを特徴とする半導体論理ゲ
ート回路。 ２、バイアス用素子が、抵抗素子またはショットキーバ
リヤダイオードであることを特徴とする請求項１記載の
半導体論理ゲート回路。 ３、第１のスイッチングＦＥＴが、それぞれゲートに入
力信号端子が接続され相互に並列または直列に接続され
た複数のＦＥＴ群であることを特徴とする請求項１記載
の半導体論理ゲート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066023A JPH01238315A (ja) | 1988-03-18 | 1988-03-18 | 半導体論理ゲート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63066023A JPH01238315A (ja) | 1988-03-18 | 1988-03-18 | 半導体論理ゲート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01238315A true JPH01238315A (ja) | 1989-09-22 |
Family
ID=13303911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63066023A Pending JPH01238315A (ja) | 1988-03-18 | 1988-03-18 | 半導体論理ゲート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01238315A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240123A (ja) * | 1987-03-03 | 1988-10-05 | ディジタル イクウィップメント コーポレイション | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 |
| JPS63287111A (ja) * | 1987-05-19 | 1988-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
-
1988
- 1988-03-18 JP JP63066023A patent/JPH01238315A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63240123A (ja) * | 1987-03-03 | 1988-10-05 | ディジタル イクウィップメント コーポレイション | キャパシター結合相補バッファー回路及び容量性負荷の駆動方法 |
| JPS63287111A (ja) * | 1987-05-19 | 1988-11-24 | Nippon Telegr & Teleph Corp <Ntt> | 論理回路 |
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