JPH0548431A - 論理回路 - Google Patents
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- JPH0548431A JPH0548431A JP3208291A JP20829191A JPH0548431A JP H0548431 A JPH0548431 A JP H0548431A JP 3208291 A JP3208291 A JP 3208291A JP 20829191 A JP20829191 A JP 20829191A JP H0548431 A JPH0548431 A JP H0548431A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【目的】 本発明は、論理回路に関し、消費電力の低
減、高速性能の向上かつ、論理電圧振幅及びノイズマー
ジンの拡大を実現することができる論理回路を提供する
ことを目的とする。 【構成】 エンハンスメント型ショットキ・ゲートＦＥ
Ｔ（Field Effect Tran-sistor）のゲートに信号が印加
される論理回路において、該エンハンスメント型ショッ
トキ・ゲートＦＥＴのゲートと信号入力端子との間に直
列に電圧制御型負性微分抵抗ダイオードを接続するよう
に構成する。
減、高速性能の向上かつ、論理電圧振幅及びノイズマー
ジンの拡大を実現することができる論理回路を提供する
ことを目的とする。 【構成】 エンハンスメント型ショットキ・ゲートＦＥ
Ｔ（Field Effect Tran-sistor）のゲートに信号が印加
される論理回路において、該エンハンスメント型ショッ
トキ・ゲートＦＥＴのゲートと信号入力端子との間に直
列に電圧制御型負性微分抵抗ダイオードを接続するよう
に構成する。
Description
【０００１】
【産業上の利用分野】本発明はショットキ・ゲートＦＥ
Ｔ論理回路の動作の改善に関する。近年、ショットキ・
ゲートＦＥＴ論理回路においては、消費電力の低減、高
速性能の向上かつ、論理電圧振幅及びノイズマージンの
拡大を実現することができるものが要求されている。
Ｔ論理回路の動作の改善に関する。近年、ショットキ・
ゲートＦＥＴ論理回路においては、消費電力の低減、高
速性能の向上かつ、論理電圧振幅及びノイズマージンの
拡大を実現することができるものが要求されている。
【０００２】
【従来の技術】従来、エンハンスメント型ショットキ・
ゲートＦＥＴを用いた論理回路においては、図８に示す
インバータが最も基本的なものとして知られている。こ
こでのドライバーＦＥＴとしてはエンハンスメント型シ
ョットキ・ゲートＦＥＴ（Ｅ−ＦＥＴ１）を用いてお
り、負荷素子としてはディプレッション型ショットキ・
ゲートＦＥＴ（Ｄ−ＦＥＴ１）を用いている。そして、
電源電圧ＶDDは１乃至２Ｖ程度であり、インバータ２は
インバータ１の次段のインバータである。
ゲートＦＥＴを用いた論理回路においては、図８に示す
インバータが最も基本的なものとして知られている。こ
こでのドライバーＦＥＴとしてはエンハンスメント型シ
ョットキ・ゲートＦＥＴ（Ｅ−ＦＥＴ１）を用いてお
り、負荷素子としてはディプレッション型ショットキ・
ゲートＦＥＴ（Ｄ−ＦＥＴ１）を用いている。そして、
電源電圧ＶDDは１乃至２Ｖ程度であり、インバータ２は
インバータ１の次段のインバータである。
【０００３】
【発明が解決しようとする課題】次に、図９を用いて上
記した従来の論理回路の問題について説明する。図９は
従来のＥ−ＦＥＴ１の静特性、、Ｄ−ＦＥＴ１の負
荷曲線及びＥ−ＦＥＴ２のショットキ・ゲート特性
を示す図である。まず、Ｅ−ＦＥＴ１のゲートにハイレ
ベルの入力電圧が印加されると、ローレベルの出力電圧
ＶOLが次段インバータ２のＥ−ＦＥＴ２のゲートに伝え
られる。次いで、ＶOLがＥ−ＦＥＴ２のしきい値電圧Ｖ
THより低くなるようにＤ−ＦＥＴ１の電流値ＩL1が設定
される。
記した従来の論理回路の問題について説明する。図９は
従来のＥ−ＦＥＴ１の静特性、、Ｄ−ＦＥＴ１の負
荷曲線及びＥ−ＦＥＴ２のショットキ・ゲート特性
を示す図である。まず、Ｅ−ＦＥＴ１のゲートにハイレ
ベルの入力電圧が印加されると、ローレベルの出力電圧
ＶOLが次段インバータ２のＥ−ＦＥＴ２のゲートに伝え
られる。次いで、ＶOLがＥ−ＦＥＴ２のしきい値電圧Ｖ
THより低くなるようにＤ−ＦＥＴ１の電流値ＩL1が設定
される。
【０００４】次に、Ｅ−ＦＥＴ１のゲートにローレベル
の入力電圧が印加されると、ハイレベルの出力電圧が次
段インバータ２のＥ−ＦＥＴ２のゲートに伝えられる。
この出力電圧はＥ−ＦＥＴ２のゲートのショットキ・ダ
イオードの順方向電流立ち上がり電圧ＶF より高くなる
ため、ショットキ・ダイオードによってクランプされ、
出力電圧は略ＶF に確定される。
の入力電圧が印加されると、ハイレベルの出力電圧が次
段インバータ２のＥ−ＦＥＴ２のゲートに伝えられる。
この出力電圧はＥ−ＦＥＴ２のゲートのショットキ・ダ
イオードの順方向電流立ち上がり電圧ＶF より高くなる
ため、ショットキ・ダイオードによってクランプされ、
出力電圧は略ＶF に確定される。
【０００５】このため、出力電圧がＶF に待機している
時に消費される電力はＶDD ・ＩL1となり、ＶOLに待機
している時に消費される電力ＶDD・ＩL1と同程度になっ
てしまっていた。特に、大規模集積回路を実現するため
にはこの待機時に消費する電力を低減しなければならな
かった。
時に消費される電力はＶDD ・ＩL1となり、ＶOLに待機
している時に消費される電力ＶDD・ＩL1と同程度になっ
てしまっていた。特に、大規模集積回路を実現するため
にはこの待機時に消費する電力を低減しなければならな
かった。
【０００６】また、ＶF はデバイスによって異なり、Ｓ
ｉＭＥＳＦＥＴでは約 0.4Ｖ、ＧａＡｓＭＥＳＦＥＴで
約 0.6Ｖ、ＨＥＭＴでは約 0.8Ｖである。そして、論理
電圧振幅はＶF −ＶOLであり、ＶOLは 0.1Ｖ乃至 0.2Ｖ
に設定されるため、ＳｉＭＥＳＦＥＴ、ＧａＡｓＭＥＳ
ＦＥＴ、ＨＥＭＴの論理電圧振幅は、各々 0.2− 0.3
Ｖ、 0.4− 0.5Ｖ、 0.6− 0.7Ｖとなり、ＳｉＣＭＯＳ
ＦＥＴ回路の３−５Ｖに較べ約１桁小さくなってしま
い、ノイズマージンもそれに応じて小さくなってしまっ
ていた。
ｉＭＥＳＦＥＴでは約 0.4Ｖ、ＧａＡｓＭＥＳＦＥＴで
約 0.6Ｖ、ＨＥＭＴでは約 0.8Ｖである。そして、論理
電圧振幅はＶF −ＶOLであり、ＶOLは 0.1Ｖ乃至 0.2Ｖ
に設定されるため、ＳｉＭＥＳＦＥＴ、ＧａＡｓＭＥＳ
ＦＥＴ、ＨＥＭＴの論理電圧振幅は、各々 0.2− 0.3
Ｖ、 0.4− 0.5Ｖ、 0.6− 0.7Ｖとなり、ＳｉＣＭＯＳ
ＦＥＴ回路の３−５Ｖに較べ約１桁小さくなってしま
い、ノイズマージンもそれに応じて小さくなってしまっ
ていた。
【０００７】そこで本発明は、消費電力の低減、高速性
能の向上かつ、論理電圧振幅及びノイズマージンの拡大
を実現することができる論理回路を提供することを目的
とする。
能の向上かつ、論理電圧振幅及びノイズマージンの拡大
を実現することができる論理回路を提供することを目的
とする。
【０００８】
【課題を解決するための手段】本発明による論理回路は
上記目的達成のため、エンハンスメント型ショットキ・
ゲートＦＥＴ（Field Eff-ect Transistor）のゲートに
信号が印加される論理回路において、該エンハンスメン
ト型ショットキ・ゲートＦＥＴのゲートと信号入力端子
との間に直列に電圧制御型負性微分抵抗ダイオードを接
続するものである。
上記目的達成のため、エンハンスメント型ショットキ・
ゲートＦＥＴ（Field Eff-ect Transistor）のゲートに
信号が印加される論理回路において、該エンハンスメン
ト型ショットキ・ゲートＦＥＴのゲートと信号入力端子
との間に直列に電圧制御型負性微分抵抗ダイオードを接
続するものである。
【０００９】本発明においては、前記エンハンスメント
型ショットキ・ゲートＦＥＴをドライバートランジスタ
とし、該ドライバートランジスタに直列に接続するよう
にディプレッション型またはエンハンスメント型ＦＥＴ
若しくは抵抗からなる負荷素子を設けるように構成して
もよく、また、前記電圧制御型負性微分抵抗ダイオード
をエンハンスメント型ドライバーＦＥＴのドレインと接
続させ、該接続点を出力端子とするように構成してもよ
い。
型ショットキ・ゲートＦＥＴをドライバートランジスタ
とし、該ドライバートランジスタに直列に接続するよう
にディプレッション型またはエンハンスメント型ＦＥＴ
若しくは抵抗からなる負荷素子を設けるように構成して
もよく、また、前記電圧制御型負性微分抵抗ダイオード
をエンハンスメント型ドライバーＦＥＴのドレインと接
続させ、該接続点を出力端子とするように構成してもよ
い。
【００１０】本発明に係る電圧制御型負性微分抵抗ダイ
オードには共鳴トンネリングダイオードが挙げられ、こ
の場合、共鳴トンネリングダイオードにスピードアップ
コンデンサーの機能を持たせることができるため、論理
回路を高速化することができる。本発明に係るショット
キ・ゲートＦＥＴにはＳｉＭＥＳＦＥＴ(Metal Semicon
ductor FET) 、ＧａＡｓＭＥＳＦＥＴ、ＨＥＭＴ（High
Electron Mo- bilitiyTransistor：高電子移動度トラ
ンジスタ）等が挙げられる。
オードには共鳴トンネリングダイオードが挙げられ、こ
の場合、共鳴トンネリングダイオードにスピードアップ
コンデンサーの機能を持たせることができるため、論理
回路を高速化することができる。本発明に係るショット
キ・ゲートＦＥＴにはＳｉＭＥＳＦＥＴ(Metal Semicon
ductor FET) 、ＧａＡｓＭＥＳＦＥＴ、ＨＥＭＴ（High
Electron Mo- bilitiyTransistor：高電子移動度トラ
ンジスタ）等が挙げられる。
【００１１】
【作用】本発明では、エンハンスメント型ショットキ・
ゲートＦＥＴのゲートに電圧制御型負性微分抵抗特性を
有する共鳴トンネリングダイオードを接続し、このダイ
オードの他端から信号電力を入力するように回路を構成
したため、実施例で後述するように、論理回路のハイレ
ベル待機時電力を１桁以上低減させることができる。
ゲートＦＥＴのゲートに電圧制御型負性微分抵抗特性を
有する共鳴トンネリングダイオードを接続し、このダイ
オードの他端から信号電力を入力するように回路を構成
したため、実施例で後述するように、論理回路のハイレ
ベル待機時電力を１桁以上低減させることができる。
【００１２】
【実施例】以下に本発明による論理回路の実施態様を列
挙する。図１は本発明の一実施例に則した典型的な共鳴
トンネリングダイオードの構造を示す断面図である。図
１において、１は下面にＡｕ金属電極７ａが形成された
ｎ+ −Ｉｎｐ基板であり、このｎ+ −Ｉｎｐ基板１上に
膜厚1000Å程度のｎ+ −ＩｎＧａＡｓ層２、膜厚47Å程
度のＡｌＩｎＡｓバリア層３、膜厚32Å程度のＩｎＧａ
Ａｓ谷層４、膜厚47Å程度のＡｌＩｎＡｓバリア層５及
び膜厚1000Å程度のｎ+ −ＩｎＧａＡｓ層６が形成さ
れ、更にｎ+ −ＩｎＧａＡｓ層６上面にはＡｕ金属電極
７ｂが形成されている。
挙する。図１は本発明の一実施例に則した典型的な共鳴
トンネリングダイオードの構造を示す断面図である。図
１において、１は下面にＡｕ金属電極７ａが形成された
ｎ+ −Ｉｎｐ基板であり、このｎ+ −Ｉｎｐ基板１上に
膜厚1000Å程度のｎ+ −ＩｎＧａＡｓ層２、膜厚47Å程
度のＡｌＩｎＡｓバリア層３、膜厚32Å程度のＩｎＧａ
Ａｓ谷層４、膜厚47Å程度のＡｌＩｎＡｓバリア層５及
び膜厚1000Å程度のｎ+ −ＩｎＧａＡｓ層６が形成さ
れ、更にｎ+ −ＩｎＧａＡｓ層６上面にはＡｕ金属電極
７ｂが形成されている。
【００１３】次に、図２は図１に示す共鳴トンネリング
ダイオードの電流−電圧特性を示す図である。共鳴トン
ネリングダイオードの動作時での静電容量は、３〜４×
10-7Ｆ／cm2 であり、ＨＥＭＴのゲート容量１〜２×10
-7Ｆ／cm2 に較べて大きい。
ダイオードの電流−電圧特性を示す図である。共鳴トン
ネリングダイオードの動作時での静電容量は、３〜４×
10-7Ｆ／cm2 であり、ＨＥＭＴのゲート容量１〜２×10
-7Ｆ／cm2 に較べて大きい。
【００１４】次に、図３は図１に示すインバータのドラ
イバーＥ−ＨＥＭＴのゲートに共鳴トンネリングダイオ
ードを接続した基本回路図であり、図４（ａ）、（ｂ）
は共鳴トンネリングダイオードＲＴＤ２の電流−電圧特
性、、、ドライバーＥ−ＨＥＭＴ２のソース−ゲ
ート間の電流−電圧特性及びそれらを合成した電流−
電圧特性を示す図であり、図５は図３に示すドライバ
ーＨＥＭＴ１のソース−ドレイン電流−電圧特性、共
鳴トンネリングダイオードＲＴＤ２の電流−電圧特性
、ドライバーＥ−ＨＥＭＴ２のソース−ゲート間の電
流−電圧特性を合成した電流−電圧特性及び負荷Ｄ−
ＨＥＭＴ１の負荷曲線を合わせて示す図である。
イバーＥ−ＨＥＭＴのゲートに共鳴トンネリングダイオ
ードを接続した基本回路図であり、図４（ａ）、（ｂ）
は共鳴トンネリングダイオードＲＴＤ２の電流−電圧特
性、、、ドライバーＥ−ＨＥＭＴ２のソース−ゲ
ート間の電流−電圧特性及びそれらを合成した電流−
電圧特性を示す図であり、図５は図３に示すドライバ
ーＨＥＭＴ１のソース−ドレイン電流−電圧特性、共
鳴トンネリングダイオードＲＴＤ２の電流−電圧特性
、ドライバーＥ−ＨＥＭＴ２のソース−ゲート間の電
流−電圧特性を合成した電流−電圧特性及び負荷Ｄ−
ＨＥＭＴ１の負荷曲線を合わせて示す図である。
【００１５】図５において、負荷Ｄ−ＨＥＭＴ１の負荷
曲線と共鳴トンネリングダイオード２の谷電流が一致す
る点が動作点となるため、出力電圧ＶOHはＶF と共鳴ト
ンネリングダイオードＲＴＤ２の谷電圧ＶV の和とな
り、論理電圧振幅は従来の回路に比べて谷電圧ＶV だけ
拡大し、略電源電圧ＶDDになる。この時の電流は共鳴ト
ンネリングダイオードＲＴＤ２の谷電流ＩV （Ｉ L1 の
１／10から１／20程度）であるため、インバータ１のハ
イレベルの待機時電力も１／10から１／20に減少させる
ことができる。また、共鳴トンネリングダイオードは比
較的大きな静電容量を有しているため、ドライバーＥ−
ＨＥＭＴに対して所謂スピードアップコンデンサーとし
て作用させることができ、回路の高速化に寄与させるこ
とができる。
曲線と共鳴トンネリングダイオード２の谷電流が一致す
る点が動作点となるため、出力電圧ＶOHはＶF と共鳴ト
ンネリングダイオードＲＴＤ２の谷電圧ＶV の和とな
り、論理電圧振幅は従来の回路に比べて谷電圧ＶV だけ
拡大し、略電源電圧ＶDDになる。この時の電流は共鳴ト
ンネリングダイオードＲＴＤ２の谷電流ＩV （Ｉ L1 の
１／10から１／20程度）であるため、インバータ１のハ
イレベルの待機時電力も１／10から１／20に減少させる
ことができる。また、共鳴トンネリングダイオードは比
較的大きな静電容量を有しているため、ドライバーＥ−
ＨＥＭＴに対して所謂スピードアップコンデンサーとし
て作用させることができ、回路の高速化に寄与させるこ
とができる。
【００１６】次に、図６は図３に示す負荷に共鳴トンネ
リングダイオードを用いた回路図であり、図７は図６に
示すドライバーＨＥＭＴ１のソース−ドレイン電流−電
圧特性と負荷共鳴トンネリングダイオード１の負荷曲
線、及び次段共鳴トンネリングダイオードＲＴＤ２の電
流−電圧特性とドライバーＥ−ＨＥＭＴ２のソース−ゲ
ート間の電流−電圧特性を合成した電流−電圧特性を示
す図である。
リングダイオードを用いた回路図であり、図７は図６に
示すドライバーＨＥＭＴ１のソース−ドレイン電流−電
圧特性と負荷共鳴トンネリングダイオード１の負荷曲
線、及び次段共鳴トンネリングダイオードＲＴＤ２の電
流−電圧特性とドライバーＥ−ＨＥＭＴ２のソース−ゲ
ート間の電流−電圧特性を合成した電流−電圧特性を示
す図である。
【００１７】ここでは出力電圧はＶOLであり、その時の
待機電流は、略負荷共鳴トンネリングダイオード１の谷
電流となる。このように図６の回路では、インバータ１
のローレベルの待機電力を１／５から１／10程度にまで
減少させることができる。なお、上記実施例以外にも、
本発明から得られる様々な態様が考えられるが、要は電
圧制御型負性微分抵抗特性を有するダイオードをエンハ
ンスメント型ショットキＦＥＴのゲートに接続した論理
回路でありさえすればよいことは明らかである。
待機電流は、略負荷共鳴トンネリングダイオード１の谷
電流となる。このように図６の回路では、インバータ１
のローレベルの待機電力を１／５から１／10程度にまで
減少させることができる。なお、上記実施例以外にも、
本発明から得られる様々な態様が考えられるが、要は電
圧制御型負性微分抵抗特性を有するダイオードをエンハ
ンスメント型ショットキＦＥＴのゲートに接続した論理
回路でありさえすればよいことは明らかである。
【００１８】
【発明の効果】本発明によれば、エンハンスメント型シ
ョットキ・ゲートＦＥＴのゲートに共鳴トンネリングダ
イオードを接続し、このダイオードの他端から信号電力
を入力する回路を構成することにより、論理回路のハイ
レベル待機時電力を１桁以上低減させることができる効
果が得られる。更に、エンハンスメント型ショットキ・
ゲートＦＥＴのゲートに共鳴トンネリングダイオードを
接続し、かつ負荷にも共鳴トンネリングダイオードを接
続することにより、論理回路のハイレベルとローレベル
待機時電力を著しく低減させることができる効果が得ら
れる。
ョットキ・ゲートＦＥＴのゲートに共鳴トンネリングダ
イオードを接続し、このダイオードの他端から信号電力
を入力する回路を構成することにより、論理回路のハイ
レベル待機時電力を１桁以上低減させることができる効
果が得られる。更に、エンハンスメント型ショットキ・
ゲートＦＥＴのゲートに共鳴トンネリングダイオードを
接続し、かつ負荷にも共鳴トンネリングダイオードを接
続することにより、論理回路のハイレベルとローレベル
待機時電力を著しく低減させることができる効果が得ら
れる。
【００１９】また、共鳴トンネリングダイオードにスピ
ード・アップコンデンサーの機能を持たせることができ
るため、論理回路を高速化させることができる効果が得
られる。
ード・アップコンデンサーの機能を持たせることができ
るため、論理回路を高速化させることができる効果が得
られる。
【図１】本発明の一実施例に則した共鳴トンネリングダ
イオードの構造を示す断面図である。
イオードの構造を示す断面図である。
【図２】図１に示す共鳴トンネリングダイオードの電流
−電圧特性を示す図である。
−電圧特性を示す図である。
【図３】図１に示すインバータのドライバーＥ−ＨＥＭ
Ｔのゲートに共鳴トンネリングダイオードを接続した基
本回路図である。
Ｔのゲートに共鳴トンネリングダイオードを接続した基
本回路図である。
【図４】図３に示す共鳴トンネリングダイオード２の電
流−電圧特性とドライバーＥ−ＨＥＭＴ２のソース−ゲ
ート間の電流−電圧特性、及びそれらを合成した電流−
電圧特性を示す図である。
流−電圧特性とドライバーＥ−ＨＥＭＴ２のソース−ゲ
ート間の電流−電圧特性、及びそれらを合成した電流−
電圧特性を示す図である。
【図５】図３に示すドライバーＨＥＭＴ１のソース−ド
レイン電流−電圧特性と共鳴トンネリングダイオード２
の電流−電圧特性とドライバーＥ−ＨＥＭＴ２のソース
−ゲート間の電流−電圧特性を合成した電流−電圧特
性、及び負荷Ｄ−ＨＥＭＴ１の負荷曲線を示す図であ
る。
レイン電流−電圧特性と共鳴トンネリングダイオード２
の電流−電圧特性とドライバーＥ−ＨＥＭＴ２のソース
−ゲート間の電流−電圧特性を合成した電流−電圧特
性、及び負荷Ｄ−ＨＥＭＴ１の負荷曲線を示す図であ
る。
【図６】図３に示す負荷に共鳴トンネリングダイオード
を用いた回路図である。
を用いた回路図である。
【図７】図６に示すドライバーＨＥＭＴ１のソース−ド
レイン電流−電圧特性と共鳴トンネリングダイオードの
負荷曲線、及び次段共鳴トンネリングダイオードの電流
−電圧特性とドライバーＥ−ＨＥＭＴのソース−ゲート
間の電流−電圧特性を合成した電流−電圧特性を示す図
である。
レイン電流−電圧特性と共鳴トンネリングダイオードの
負荷曲線、及び次段共鳴トンネリングダイオードの電流
−電圧特性とドライバーＥ−ＨＥＭＴのソース−ゲート
間の電流−電圧特性を合成した電流−電圧特性を示す図
である。
【図８】従来例の論理回路の構成を示す図である。
【図９】従来例のＥ−ＦＥＴ１の静特性とＤ−ＦＥＴ１
の負荷曲線、及びＥ−ＦＥＴ２のショットキ・ゲート特
性を示す図である。
の負荷曲線、及びＥ−ＦＥＴ２のショットキ・ゲート特
性を示す図である。
Claims (3)
- 【請求項１】 エンハンスメント型ショットキ・ゲート
ＦＥＴ（Field Eff-ect Transistor）のゲートに信号が
印加される論理回路において、該エンハンスメント型シ
ョットキ・ゲートＦＥＴのゲートと信号入力端子との間
に直列に電圧制御型負性微分抵抗ダイオードを接続する
ことを特徴とする論理回路。 - 【請求項２】 前記エンハンスメント型ショットキ・ゲ
ートＦＥＴをドライバートランジスタとし、該ドライバ
ートランジスタに直列に接続するようにディプレッショ
ン型またはエンハンスメント型ＦＥＴ若しくは抵抗から
なる負荷素子を設けることを特徴とする請求項１記載の
論理回路。 - 【請求項３】 前記電圧制御型負性微分抵抗ダイオード
をエンハンスメント型ドライバーＦＥＴのドレインと接
続させ、該接続点を出力端子とすることを特徴とする請
求項２記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208291A JPH0548431A (ja) | 1991-08-20 | 1991-08-20 | 論理回路 |
| US07/924,948 US5336949A (en) | 1991-08-20 | 1992-08-05 | Logic circuit with enhancement type FET and Schottky gate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208291A JPH0548431A (ja) | 1991-08-20 | 1991-08-20 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0548431A true JPH0548431A (ja) | 1993-02-26 |
Family
ID=16553825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208291A Withdrawn JPH0548431A (ja) | 1991-08-20 | 1991-08-20 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5336949A (ja) |
| JP (1) | JPH0548431A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5477169A (en) * | 1994-06-20 | 1995-12-19 | Motorola | Logic circuit with negative differential resistance device |
| US5903170A (en) * | 1997-06-03 | 1999-05-11 | The Regents Of The University Of Michigan | Digital logic design using negative differential resistance diodes and field-effect transistors |
| US5883829A (en) * | 1997-06-27 | 1999-03-16 | Texas Instruments Incorporated | Memory cell having negative differential resistance devices |
| JP2001127616A (ja) * | 1999-10-29 | 2001-05-11 | Oki Electric Ind Co Ltd | バッファ回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4145624A (en) * | 1977-07-18 | 1979-03-20 | Rca Corporation | Fet-teld combination with capacitively coupled output electrode means |
| JPS61222250A (ja) * | 1985-03-28 | 1986-10-02 | Toshiba Corp | ＧａＡｓゲ−トアレイ集積回路 |
| US4724342A (en) * | 1986-02-12 | 1988-02-09 | Hughes Aircraft Company | Push-pull DCFL driver circuit |
| JPH0752837B2 (ja) * | 1987-03-11 | 1995-06-05 | 三菱電機株式会社 | 論理回路 |
| US4853561A (en) * | 1987-06-10 | 1989-08-01 | Regents Of The University Of Minnesota | Family of noise-immune logic gates and memory cells |
-
1991
- 1991-08-20 JP JP3208291A patent/JPH0548431A/ja not_active Withdrawn
-
1992
- 1992-08-05 US US07/924,948 patent/US5336949A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5336949A (en) | 1994-08-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981112 |