JPH09261038A - 論理回路 - Google Patents
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- JPH09261038A JPH09261038A JP8093275A JP9327596A JPH09261038A JP H09261038 A JPH09261038 A JP H09261038A JP 8093275 A JP8093275 A JP 8093275A JP 9327596 A JP9327596 A JP 9327596A JP H09261038 A JPH09261038 A JP H09261038A
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0952—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using Schottky type FET MESFET
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Abstract
(57)【要約】
【課題】高速ＤＣＦＬ論理回路の低消費電力化を達成す
る。 【解決手段】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、
第１の電源と第２の電源の間の電位を有する外部に接続
されていない１個以上の仮想的な電源を有し、仮想電源
の数を第１の電源と第２の電源の電位差を電界効果トラ
ンジスタのゲート順方向立ち上がり電圧で除した数以上
に設定されるとともに、第１の電源から順次低位の電源
間で動作する回路を有する論理回路においては、任意の
電源間の回路に順次低電位の回路からの信号を接続する
際に、ディプリーション型電界効果トランジスタを駆動
素子とした直結型論理回路により受ける構成を有し、該
ディプリーション型トランジスタは、各電源間の電位差
がΔＶの時しきい値電圧が−ΔＶ以上とされる。
る。 【解決手段】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、
第１の電源と第２の電源の間の電位を有する外部に接続
されていない１個以上の仮想的な電源を有し、仮想電源
の数を第１の電源と第２の電源の電位差を電界効果トラ
ンジスタのゲート順方向立ち上がり電圧で除した数以上
に設定されるとともに、第１の電源から順次低位の電源
間で動作する回路を有する論理回路においては、任意の
電源間の回路に順次低電位の回路からの信号を接続する
際に、ディプリーション型電界効果トランジスタを駆動
素子とした直結型論理回路により受ける構成を有し、該
ディプリーション型トランジスタは、各電源間の電位差
がΔＶの時しきい値電圧が−ΔＶ以上とされる。
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路に関し、
特に、好ましくは１Ｖ以上の電源電圧で動作する電界効
果トランジスタ論理回路に関する。
特に、好ましくは１Ｖ以上の電源電圧で動作する電界効
果トランジスタ論理回路に関する。
【０００２】
【従来の技術】ＧａＡｓ半導体はＳｉに比べ、電子の移
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に、回路の寄生容量を低
減することができ、高速論理動作が可能であるとの知見
に基づき各所で精力的な研究開発が行なわれてきてい
る。
動度が数倍速く、更に半絶縁性基板を容易に得ることが
できるために、集積化を図る際に、回路の寄生容量を低
減することができ、高速論理動作が可能であるとの知見
に基づき各所で精力的な研究開発が行なわれてきてい
る。
【０００３】ＧａＡｓ半導体の基本回路形式は種々ある
が、エンハンスメント型電界効果トランジスタ（「ＦＥ
Ｔ」という）を用いた直結型論理回路（Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ、以下「ＤＣＦＬ
回路」という）は、構成が簡単で、集積化に好適とさ
れ、また、高い電源電圧を必要としない点で優れてお
り、これを基本回路とした、１００Ｋゲート規模の集積
度を持つゲートアレイも市販されるに至っている。
が、エンハンスメント型電界効果トランジスタ（「ＦＥ
Ｔ」という）を用いた直結型論理回路（Ｄｉｒｅｃｔ
Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ、以下「ＤＣＦＬ
回路」という）は、構成が簡単で、集積化に好適とさ
れ、また、高い電源電圧を必要としない点で優れてお
り、これを基本回路とした、１００Ｋゲート規模の集積
度を持つゲートアレイも市販されるに至っている。
【０００４】ＧａＡｓＤＣＦＬ回路は、図６に示すよう
に、負荷として用いられるディプリーション型ＦＥＴ５
１のドレイン電極が電源端子１００に接続され、ゲート
及びソース電極が出力端子１２に接続され、エンハンス
メント型ＦＥＴ５２のドレイン電極は出力端子１２に接
続され、ゲート電極は入力端子１１に接続され、ソース
電極は電源端子１０２に接続された構成を有している。
に、負荷として用いられるディプリーション型ＦＥＴ５
１のドレイン電極が電源端子１００に接続され、ゲート
及びソース電極が出力端子１２に接続され、エンハンス
メント型ＦＥＴ５２のドレイン電極は出力端子１２に接
続され、ゲート電極は入力端子１１に接続され、ソース
電極は電源端子１０２に接続された構成を有している。
【０００５】入力端子１１に、ソース電極に対して十分
高い電圧が印加された場合、エンハンスメント型ＦＥＴ
５２に電流が流れ、出力端子１２の電位は低下する。一
方、入力端子１１に低い電圧が印加された時には、エン
ハンスメント型ＦＥＴ５２には電流が流れず、出力端子
の電位は高電位を維持する。
高い電圧が印加された場合、エンハンスメント型ＦＥＴ
５２に電流が流れ、出力端子１２の電位は低下する。一
方、入力端子１１に低い電圧が印加された時には、エン
ハンスメント型ＦＥＴ５２には電流が流れず、出力端子
の電位は高電位を維持する。
【０００６】図６に示したＤＣＦＬ回路は、Ｓｉバイポ
ーラＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ ＦＥＴ
Ｌｏｇｉｃ）回路と共に使用されることから、電源電
圧は、−５．２Ｖ、−４．５Ｖ、−３．３Ｖ、あるいは
−２．０Ｖの負電源が用いられる。
ーラＥＣＬ（Ｅｍｉｔｔｅｒ Ｃｏｕｐｌｅｄ ＦＥＴ
Ｌｏｇｉｃ）回路と共に使用されることから、電源電
圧は、−５．２Ｖ、−４．５Ｖ、−３．３Ｖ、あるいは
−２．０Ｖの負電源が用いられる。
【０００７】一方、化合物半導体で構成されるＤＣＦＬ
回路は、上記した電源電圧よりも、はるかに低い電源電
圧での高速動作が可能であることに加え、ゲート順方向
立ち上がり電圧よりも高い電源電圧で駆動した際には、
次段のＤＣＦＬ回路のＦＥＴ５４のゲートショットキ電
極から電流が流れることになる。そして、この電流は、
負荷駆動には寄与せず、回路の消費電力としては無駄な
ものである。
回路は、上記した電源電圧よりも、はるかに低い電源電
圧での高速動作が可能であることに加え、ゲート順方向
立ち上がり電圧よりも高い電源電圧で駆動した際には、
次段のＤＣＦＬ回路のＦＥＴ５４のゲートショットキ電
極から電流が流れることになる。そして、この電流は、
負荷駆動には寄与せず、回路の消費電力としては無駄な
ものである。
【０００８】ＤＣＦＬ回路の消費電力を小さくするため
の手段としては、電源電圧を下げることが最も単純で且
つ効果的であり、ＦＥＴのショットキ障壁高さ以下に電
源電圧を設定することにより、無駄電流を減らすことは
可能である。しかしながら、この場合、システムの中に
新たにＧａＡｓＤＣＦＬ回路専用の電源を設けることが
必要とされ、実用的ではない。
の手段としては、電源電圧を下げることが最も単純で且
つ効果的であり、ＦＥＴのショットキ障壁高さ以下に電
源電圧を設定することにより、無駄電流を減らすことは
可能である。しかしながら、この場合、システムの中に
新たにＧａＡｓＤＣＦＬ回路専用の電源を設けることが
必要とされ、実用的ではない。
【０００９】ＤＣＦ回路におけるこのような問題を解決
し低消費電力化を図るようにした従来技術として、例え
ば特開平３−１９４２２号公報及び特開平６−１０４７
３４号公報等には、ＤＣＦＬ回路を縦積みにした構成の
論理回路が提案されている。
し低消費電力化を図るようにした従来技術として、例え
ば特開平３−１９４２２号公報及び特開平６−１０４７
３４号公報等には、ＤＣＦＬ回路を縦積みにした構成の
論理回路が提案されている。
【００１０】図４に示した従来の縦積みＤＣＦＬ回路に
おいては、外部から印加される電源端子１００と、この
電源電圧よりも低電位の電源端子１０１との間に、外部
と接続されない仮想電位（仮想電源端子）１１０を設
け、電源端子１００と仮想電源端子１１０との間、また
は仮想電源端子１１０と電源端子１０１の間でＤＣＦＬ
回路を動作させることにより、無駄電流を再利用する構
成として、消費電力の低減を図っている。
おいては、外部から印加される電源端子１００と、この
電源電圧よりも低電位の電源端子１０１との間に、外部
と接続されない仮想電位（仮想電源端子）１１０を設
け、電源端子１００と仮想電源端子１１０との間、また
は仮想電源端子１１０と電源端子１０１の間でＤＣＦＬ
回路を動作させることにより、無駄電流を再利用する構
成として、消費電力の低減を図っている。
【００１１】
【発明が解決しようとする課題】図４に示した従来の回
路構成では、電源端子１００及び仮想電位１１０の間で
動作する論理回路（以下「高電位論理部」という）の信
号を、仮想電位１１０及び電源端子１０１間で動作する
論理回路（以下「低電位論理部」という）に入力しよう
した場合、図に示したレベルシフト回路２１が必要とさ
れている。
路構成では、電源端子１００及び仮想電位１１０の間で
動作する論理回路（以下「高電位論理部」という）の信
号を、仮想電位１１０及び電源端子１０１間で動作する
論理回路（以下「低電位論理部」という）に入力しよう
した場合、図に示したレベルシフト回路２１が必要とさ
れている。
【００１２】図４を参照して、レベルシフト回路２１
は、例えばエンハンスメント型ＦＥＴ６４、ダイオード
７１、及びディプリーション型ＦＥＴ６５で構成され
る。この回路では、入力された信号は、ダイオード７１
の順方向立上り電圧分だけ低電位に出力される。
は、例えばエンハンスメント型ＦＥＴ６４、ダイオード
７１、及びディプリーション型ＦＥＴ６５で構成され
る。この回路では、入力された信号は、ダイオード７１
の順方向立上り電圧分だけ低電位に出力される。
【００１３】さらに、仮想電位１１０の安定のために、
電源端子１００と仮想電位１１０間の電位差及び仮想電
位１１０と電源端子１０１間の電位差は、ＦＥＴのゲー
トショットキ順方向立上り電圧よりも大きく設定してい
るため、高電位論理部から低電位論理部への信号の接続
には、少なくとも１個以上のダイオードが必要とされ、
このため、レベルシフト回路２１は、電源端子１００と
電源端子１０１の間で動作するように構成せざるを得な
かった。
電源端子１００と仮想電位１１０間の電位差及び仮想電
位１１０と電源端子１０１間の電位差は、ＦＥＴのゲー
トショットキ順方向立上り電圧よりも大きく設定してい
るため、高電位論理部から低電位論理部への信号の接続
には、少なくとも１個以上のダイオードが必要とされ、
このため、レベルシフト回路２１は、電源端子１００と
電源端子１０１の間で動作するように構成せざるを得な
かった。
【００１４】レベルシフト回路２１は、高電圧下で、常
時電流が流れるために、消費電力が大きく、従って高電
位論理部から低電位論理部への信号の接続数の増大とと
もに消費電力が増大してしまう。
時電流が流れるために、消費電力が大きく、従って高電
位論理部から低電位論理部への信号の接続数の増大とと
もに消費電力が増大してしまう。
【００１５】また、低電位論理部から高電位論理部への
信号の接続も同様で、図５に示したように、例えばエン
ハンスメント型ＦＥＴ６４と、ダイオード７１及びディ
プリーション型ＦＥＴ６５で構成されるレベルシフト回
路２２が必要とされる。
信号の接続も同様で、図５に示したように、例えばエン
ハンスメント型ＦＥＴ６４と、ダイオード７１及びディ
プリーション型ＦＥＴ６５で構成されるレベルシフト回
路２２が必要とされる。
【００１６】この回路は、ＤＣＦＬ回路における負荷Ｄ
ＦＥＴと駆動ＦＥＴとの間に、１個以上のダイオードを
接続した構成とされ、ＤＣＦＬ回路の出力が電源端子１
００と電源端子１０１の電位差まで振れることを防いで
いる。入力された信号は、ダイオード７１の順方向立上
り電圧分だけ低電位に出力される。
ＦＥＴと駆動ＦＥＴとの間に、１個以上のダイオードを
接続した構成とされ、ＤＣＦＬ回路の出力が電源端子１
００と電源端子１０１の電位差まで振れることを防いで
いる。入力された信号は、ダイオード７１の順方向立上
り電圧分だけ低電位に出力される。
【００１７】しかしながら、この回路も、高い電圧を必
要とすることから、従来の構造では高電位論理部と低電
位論理部間の信号接続数の増大とともに消費電力が低減
できないという問題があった。
要とすることから、従来の構造では高電位論理部と低電
位論理部間の信号接続数の増大とともに消費電力が低減
できないという問題があった。
【００１８】従って、本発明は、上記事情に鑑みて為さ
れたものであって、その目的は、高速性能を実現し、し
かもＬＳＩの消費電力が低減可能な論理回路を提供する
ことにある。
れたものであって、その目的は、高速性能を実現し、し
かもＬＳＩの消費電力が低減可能な論理回路を提供する
ことにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、化合物半導体上に形成された電界効果ト
ランジスタを用いて構成される半導体集積回路におい
て、第１の電源と、該第１の電源より低電位の第２の電
源が供給され、前記第１の電源と第２の電源の間の電位
を有する外部に接続されていない１個以上の仮想的な電
源を有し、前記仮想電源の数を前記第１の電源と第２の
電源の電位差を電界効果トランジスタのゲート順方向立
ち上がり電圧で除した数以上に設定する構造を有してい
る。
め、本発明は、化合物半導体上に形成された電界効果ト
ランジスタを用いて構成される半導体集積回路におい
て、第１の電源と、該第１の電源より低電位の第２の電
源が供給され、前記第１の電源と第２の電源の間の電位
を有する外部に接続されていない１個以上の仮想的な電
源を有し、前記仮想電源の数を前記第１の電源と第２の
電源の電位差を電界効果トランジスタのゲート順方向立
ち上がり電圧で除した数以上に設定する構造を有してい
る。
【００２０】本発明は、第２の視点において、化合物半
導体上に形成された電界効果トランジスタを用いて構成
される半導体集積回路において、第１の電源と、該第１
の電源より低電位の第２の電源が供給され、前記第１の
電源と第２の電源の間の電位を有する外部に接続されて
いない１個以上の仮想的な電源を有し、前記仮想電源の
数を前記第１の電源と第２の電源の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定されるとともに、前記第１の電源から順次低位
の電源間で動作する回路を有する論理回路において、任
意の電源間の回路に順次低電位の回路からの信号を接続
する際に、ディプリーション型電界効果トランジスタを
駆動素子とした直結型論理回路により受けることを特徴
とし、この場合、該ディプリーション型トランジスタ
は、各電源間の電位差をΔＶとした場合に、しきい値電
圧が−ΔＶ以上である構造を有している。
導体上に形成された電界効果トランジスタを用いて構成
される半導体集積回路において、第１の電源と、該第１
の電源より低電位の第２の電源が供給され、前記第１の
電源と第２の電源の間の電位を有する外部に接続されて
いない１個以上の仮想的な電源を有し、前記仮想電源の
数を前記第１の電源と第２の電源の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定されるとともに、前記第１の電源から順次低位
の電源間で動作する回路を有する論理回路において、任
意の電源間の回路に順次低電位の回路からの信号を接続
する際に、ディプリーション型電界効果トランジスタを
駆動素子とした直結型論理回路により受けることを特徴
とし、この場合、該ディプリーション型トランジスタ
は、各電源間の電位差をΔＶとした場合に、しきい値電
圧が−ΔＶ以上である構造を有している。
【００２１】また、本発明は、第３の視点において、化
合物半導体上に形成された電界効果トランジスタを用い
て構成される半導体集積回路において、第１の電源と、
該第１の電源より低電位の第２の電源が供給され、前記
第１の電源と第２の電源の間の電位を有する外部に接続
されていない１個以上の仮想的な電源を有し、前記仮想
電源の数を前記第１の電源と第２の電源の電位差を電界
効果トランジスタのゲート順方向立ち上がり電圧で除し
た数以上に設定されるとともに、前記第１の電源から順
次低位の電源間で動作する回路を有する論理回路におい
て、任意の電源間の回路に順次高電位の回路からの信号
を接続する際に、ドレイン電極が該電源間の内高電位の
端子に接続され、ゲート電極が第１の出力端子に接続さ
れ、ソース電極が第１の節点に接続されたエンハンスメ
ント型ＦＥＴと、ドレイン電極が前記第１の節点に接続
され、ゲートが第１の入力端子に接続され、ソース電極
が前記第１の出力端子に接続された第２のエンハンスメ
ント型ＦＥＴと、一端が前記第１の出力端子に接続さ
れ、他端が前記電源間の内低電位の端子に接続されたこ
とを特徴とする回路で受ける構造を有している。
合物半導体上に形成された電界効果トランジスタを用い
て構成される半導体集積回路において、第１の電源と、
該第１の電源より低電位の第２の電源が供給され、前記
第１の電源と第２の電源の間の電位を有する外部に接続
されていない１個以上の仮想的な電源を有し、前記仮想
電源の数を前記第１の電源と第２の電源の電位差を電界
効果トランジスタのゲート順方向立ち上がり電圧で除し
た数以上に設定されるとともに、前記第１の電源から順
次低位の電源間で動作する回路を有する論理回路におい
て、任意の電源間の回路に順次高電位の回路からの信号
を接続する際に、ドレイン電極が該電源間の内高電位の
端子に接続され、ゲート電極が第１の出力端子に接続さ
れ、ソース電極が第１の節点に接続されたエンハンスメ
ント型ＦＥＴと、ドレイン電極が前記第１の節点に接続
され、ゲートが第１の入力端子に接続され、ソース電極
が前記第１の出力端子に接続された第２のエンハンスメ
ント型ＦＥＴと、一端が前記第１の出力端子に接続さ
れ、他端が前記電源間の内低電位の端子に接続されたこ
とを特徴とする回路で受ける構造を有している。
【００２２】本発明は、第４の視点において、化合物半
導体上に形成された電界効果トランジスタを用いて構成
される半導体集積回路において、第１の電源と、該第１
の電源より低電位の第２の電源が供給され、前記第１の
電源と第２の電源の間の電位を有する外部に接続されて
いない１個以上の仮想的な電源を有し、前記仮想電源の
数を前記第１の電源と第２の電源の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することを特徴とする論理回路において、前記
第１の電源から順次低電位の電源間に、仮想電源の電位
を安定させるために、ドレイン電極が該電源間の高電位
の電源端子に接続され、ゲート電極が第１の節点に接続
され、ソース電極が該電源間の低電位の電源端子に接続
されたエンハンスメント型電界効果トランジスタと、一
端が前記高電位の電源端子に接続され、他端が前記第１
の節点に接続された第１の抵抗素子と一端が前記第１の
節点に接続され、他端が前記低電位の電源端子に接続さ
れた第２の抵抗素子とを有し、前記第１の節点の電位を
前記エンハンスメント型電界効果トランジスタのしきい
値電圧にあるように前記第１及び第２の抵抗素子の値を
設定した構造を有している。
導体上に形成された電界効果トランジスタを用いて構成
される半導体集積回路において、第１の電源と、該第１
の電源より低電位の第２の電源が供給され、前記第１の
電源と第２の電源の間の電位を有する外部に接続されて
いない１個以上の仮想的な電源を有し、前記仮想電源の
数を前記第１の電源と第２の電源の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することを特徴とする論理回路において、前記
第１の電源から順次低電位の電源間に、仮想電源の電位
を安定させるために、ドレイン電極が該電源間の高電位
の電源端子に接続され、ゲート電極が第１の節点に接続
され、ソース電極が該電源間の低電位の電源端子に接続
されたエンハンスメント型電界効果トランジスタと、一
端が前記高電位の電源端子に接続され、他端が前記第１
の節点に接続された第１の抵抗素子と一端が前記第１の
節点に接続され、他端が前記低電位の電源端子に接続さ
れた第２の抵抗素子とを有し、前記第１の節点の電位を
前記エンハンスメント型電界効果トランジスタのしきい
値電圧にあるように前記第１及び第２の抵抗素子の値を
設定した構造を有している。
【００２３】
【作用】本発明の原理を以下に説明する。
【００２４】請求項１記載の発明に係る論理回路におい
ては、第１の電源端子と第２の電源端子の間の仮想電位
の数を、第１の電源端子１及び第２の電源端子の電位差
を電界効果トランジスタのゲート順方向立ち上がり電圧
で除した数以上に設定することにより、ＤＣＦＬ回路に
流れる無駄電流を減少させるようにしたものである。
ては、第１の電源端子と第２の電源端子の間の仮想電位
の数を、第１の電源端子１及び第２の電源端子の電位差
を電界効果トランジスタのゲート順方向立ち上がり電圧
で除した数以上に設定することにより、ＤＣＦＬ回路に
流れる無駄電流を減少させるようにしたものである。
【００２５】請求項２記載の発明に係る論理回路におい
ては、第１の電源端子と第２の電源端子の間の仮想電位
の数を、第１及び第２の電源端子の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することで、ＤＣＦＬ回路に流れる無駄電流を
減少させることができることに加え、低電位論理部から
高電位論理部への信号の接続をディプリーション型電界
効果トランジスタを駆動素子とした直結型論理回路によ
り受けることで、消費電力が増大するレベルシフト回路
を不要としたものである。
ては、第１の電源端子と第２の電源端子の間の仮想電位
の数を、第１及び第２の電源端子の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することで、ＤＣＦＬ回路に流れる無駄電流を
減少させることができることに加え、低電位論理部から
高電位論理部への信号の接続をディプリーション型電界
効果トランジスタを駆動素子とした直結型論理回路によ
り受けることで、消費電力が増大するレベルシフト回路
を不要としたものである。
【００２６】一般に、ＧａＡｓＦＥＴのゲート順方向立
上り電圧は０．６Ｖ〜０．８Ｖ程度であるので、ディプ
リーション型トランジスタは、各電源間の電位差をΔＶ
とした場合に、しきい値電圧が−ΔＶ以上であるように
設計すれば、低電位論理部から高電位論理部への直接に
信号を接続できる。
上り電圧は０．６Ｖ〜０．８Ｖ程度であるので、ディプ
リーション型トランジスタは、各電源間の電位差をΔＶ
とした場合に、しきい値電圧が−ΔＶ以上であるように
設計すれば、低電位論理部から高電位論理部への直接に
信号を接続できる。
【００２７】請求項３記載の発明に係る論理回路におい
ては、第１の電源端子と第２の電源端子の間の仮想電位
の数を、第１及び第２の電源端子の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することで、ＤＣＦＬ回路に流れる無駄電流を
減少させることができることに加え、高電位論理部から
低電位論理部への接続には、カスケード接続した第１及
び第２のエンハンスメント型ＦＥＴ、ディプリーション
型ＦＥＴによる回路を用いることで、高電位論理部回路
から低電位論理回路への直接の信号を接続できる。
ては、第１の電源端子と第２の電源端子の間の仮想電位
の数を、第１及び第２の電源端子の電位差を電界効果ト
ランジスタのゲート順方向立ち上がり電圧で除した数以
上に設定することで、ＤＣＦＬ回路に流れる無駄電流を
減少させることができることに加え、高電位論理部から
低電位論理部への接続には、カスケード接続した第１及
び第２のエンハンスメント型ＦＥＴ、ディプリーション
型ＦＥＴによる回路を用いることで、高電位論理部回路
から低電位論理回路への直接の信号を接続できる。
【００２８】第１及び第２のエンハンスメント型ＦＥＴ
で構成されるカスケード接続回路は、該回路が駆動され
ている電源より高い電位の信号が入力されても各々のソ
ース電位が帰還されることで、出力電位を電源に応じた
値に変換することができる。
で構成されるカスケード接続回路は、該回路が駆動され
ている電源より高い電位の信号が入力されても各々のソ
ース電位が帰還されることで、出力電位を電源に応じた
値に変換することができる。
【００２９】請求項４記載の発明に係る論理回路におい
ては、仮想電位間に直列に接続した抵抗を設け、その分
割出力をゲート入力としたエンハンスメント型ＦＥＴを
電源間に接続する構成により、上述した論理回路で用い
られる仮想電位を安定化させることができる。
ては、仮想電位間に直列に接続した抵抗を設け、その分
割出力をゲート入力としたエンハンスメント型ＦＥＴを
電源間に接続する構成により、上述した論理回路で用い
られる仮想電位を安定化させることができる。
【００３０】抵抗の分割出力は、電源間の変動がない状
態で、接続されるＦＥＴのしきい値に設計しておくと、
仮想電位間の電流が減り電圧が増加した場合、抵抗分割
された電位も高くなり、接続されたＦＥＴが不足分の電
流を流すことで安定が図られる。逆に、電流が増加した
場合は、抵抗分割の電位が低くなるためにＦＥＴの電流
が減少し、やはり電位の安定が図られる。
態で、接続されるＦＥＴのしきい値に設計しておくと、
仮想電位間の電流が減り電圧が増加した場合、抵抗分割
された電位も高くなり、接続されたＦＥＴが不足分の電
流を流すことで安定が図られる。逆に、電流が増加した
場合は、抵抗分割の電位が低くなるためにＦＥＴの電流
が減少し、やはり電位の安定が図られる。
【００３１】
【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に詳細に説明する。図１は、本発明の実
施の形態に係る論理回路を説明するための図である。
を参照して以下に詳細に説明する。図１は、本発明の実
施の形態に係る論理回路を説明するための図である。
【００３２】本実施形態では、電源端子１００と、電源
端子１００に供給される電源電圧よりも低電位の電源端
子１０１との間に、外部に接続されていない仮想的な電
源１０を有する構成について説明する。
端子１００に供給される電源電圧よりも低電位の電源端
子１０１との間に、外部に接続されていない仮想的な電
源１０を有する構成について説明する。
【００３３】外部に接続された電源端子１００と仮想電
位１０間の高電位論理回路及び仮想電位１０と電源端子
１０１間の低電位論理回路は、負荷素子にディプリーシ
ョン型ＦＥＴを、駆動素子にエンハンスメント型ＦＥＴ
とで構成されたＤＣＦＬ回路で構成されている。ＤＣＦ
Ｌ回路は、例えばディプリーション型ＦＥＴ５１及びエ
ンハンスメント型５２にて表される。図１において、図
６に示した従来のＤＣＦＬ論理回路と同一の要素には同
一の参照符号が付されている。
位１０間の高電位論理回路及び仮想電位１０と電源端子
１０１間の低電位論理回路は、負荷素子にディプリーシ
ョン型ＦＥＴを、駆動素子にエンハンスメント型ＦＥＴ
とで構成されたＤＣＦＬ回路で構成されている。ＤＣＦ
Ｌ回路は、例えばディプリーション型ＦＥＴ５１及びエ
ンハンスメント型５２にて表される。図１において、図
６に示した従来のＤＣＦＬ論理回路と同一の要素には同
一の参照符号が付されている。
【００３４】本実施形態において、電源端子１００は、
例えばプラス１Ｖの電源に接続され、電源端子１０１は
接地されている。したがって、両端子間の電位差は１Ｖ
となる。一方、エンハンスメント型ＦＥＴのゲート順方
向立ち上がり電圧は、約０．６〜０．８Ｖであるため、
電源端子１００と１０１との間に設ける仮想電位数は
「１」で十分となる。この時、電源端子１００と仮想電
位１０２との間、及び仮想電位１０２と電源端子１０１
との間の電位差は０．５Ｖとなるために、ＤＣＦＬ回路
のゲートに流れる無駄電流を減少させることができる。
例えばプラス１Ｖの電源に接続され、電源端子１０１は
接地されている。したがって、両端子間の電位差は１Ｖ
となる。一方、エンハンスメント型ＦＥＴのゲート順方
向立ち上がり電圧は、約０．６〜０．８Ｖであるため、
電源端子１００と１０１との間に設ける仮想電位数は
「１」で十分となる。この時、電源端子１００と仮想電
位１０２との間、及び仮想電位１０２と電源端子１０１
との間の電位差は０．５Ｖとなるために、ＤＣＦＬ回路
のゲートに流れる無駄電流を減少させることができる。
【００３５】ここで、低電位論理部の出力端子１２に出
力される信号を高電位論理部に接続する場合に付いて述
べる。
力される信号を高電位論理部に接続する場合に付いて述
べる。
【００３６】低電位論理部におけるディプリーション型
ＦＥＴ５１とエンハンスメント型５２で構成されるＤＣ
ＦＬ回路の出力ハイレベルは０．５Ｖで、ロウレベルは
約０Ｖとなる。この出力レベルで、高電位論理部の回路
をオン／オフさせるためには、この信号が入力されるＤ
ＣＦＬ回路の駆動ＦＥＴ６２をディプリーション型ＦＥ
Ｔとする必要がある。この時のＦＥＴ６２のしきい値を
−０．４Ｖとすると、十分に信号の接続が可能となる。
ＦＥＴ５１とエンハンスメント型５２で構成されるＤＣ
ＦＬ回路の出力ハイレベルは０．５Ｖで、ロウレベルは
約０Ｖとなる。この出力レベルで、高電位論理部の回路
をオン／オフさせるためには、この信号が入力されるＤ
ＣＦＬ回路の駆動ＦＥＴ６２をディプリーション型ＦＥ
Ｔとする必要がある。この時のＦＥＴ６２のしきい値を
−０．４Ｖとすると、十分に信号の接続が可能となる。
【００３７】図２は、本発明に係る論理回路の別の実施
形態の構成を示した図である。
形態の構成を示した図である。
【００３８】本実施形態においても、電源端子１００
は、プラス１Ｖの電源に接続され、電源端子１０１は接
地されている。したがって、二つの電源端子間の電位差
は１Ｖとなり、図１に示した実施形態と同様にして、無
駄電流を減少させることができる。
は、プラス１Ｖの電源に接続され、電源端子１０１は接
地されている。したがって、二つの電源端子間の電位差
は１Ｖとなり、図１に示した実施形態と同様にして、無
駄電流を減少させることができる。
【００３９】ここで、高電位論理部の出力端子１２に出
力される信号を低電位論理部に接続する場合に付いて述
べる。
力される信号を低電位論理部に接続する場合に付いて述
べる。
【００４０】高電位論理回路のディプリーション型ＦＥ
Ｔ５１とエンハンスメント型５２で構成されるＤＣＦＬ
回路の出力ハイレベルは１．０Ｖで、ロウレベルは約
０．５Ｖとなる。この出力レベルで、高電位論理部の回
路をオン／オフさせるためには、この信号が入力される
回路に、エンハンスメント型ＦＥＴ６３及び６４、ディ
プリーション型ＦＥＴ６５回路からなるカスケード接続
された回路を接続することで、高電位論理回路から低電
位論理回路への直接に信号を接続できる。
Ｔ５１とエンハンスメント型５２で構成されるＤＣＦＬ
回路の出力ハイレベルは１．０Ｖで、ロウレベルは約
０．５Ｖとなる。この出力レベルで、高電位論理部の回
路をオン／オフさせるためには、この信号が入力される
回路に、エンハンスメント型ＦＥＴ６３及び６４、ディ
プリーション型ＦＥＴ６５回路からなるカスケード接続
された回路を接続することで、高電位論理回路から低電
位論理回路への直接に信号を接続できる。
【００４１】エンハンスメント型ＦＥＴ６３と６４で構
成されるカスケード接続回路は、該回路が駆動されてい
る電源よりも高い電位の信号が入力されても、各々のソ
ース電位が帰還されることで、出力電位を電源に応じた
値に変換することができる。
成されるカスケード接続回路は、該回路が駆動されてい
る電源よりも高い電位の信号が入力されても、各々のソ
ース電位が帰還されることで、出力電位を電源に応じた
値に変換することができる。
【００４２】図３は、本発明に係る論理回路の更に別の
実施形態の構成を示した図である。本実施形態において
は、電源端子１００と仮想電位間に直列に接続した抵抗
８５及び８６が接続され、その分割出力をゲート入力と
したエンハンスメント型ＦＥＴ８４のドレイン電極が電
源端子１００に、ソース電極が仮想電位１０２に接続さ
れている。
実施形態の構成を示した図である。本実施形態において
は、電源端子１００と仮想電位間に直列に接続した抵抗
８５及び８６が接続され、その分割出力をゲート入力と
したエンハンスメント型ＦＥＴ８４のドレイン電極が電
源端子１００に、ソース電極が仮想電位１０２に接続さ
れている。
【００４３】本実施形態においても、電源端子１００
は、プラス１Ｖの電源に接続され、電源端子１０１は接
地されている。ここで、抵抗８５の抵抗値をＲ１、抵抗
８６の抵抗値をＲ２とすると、ＦＥＴ８４のゲート・ソ
ース間電圧は、そのしきい値電圧をＶｔとして、次式
（１）を満たすように設定する。
は、プラス１Ｖの電源に接続され、電源端子１０１は接
地されている。ここで、抵抗８５の抵抗値をＲ１、抵抗
８６の抵抗値をＲ２とすると、ＦＥＴ８４のゲート・ソ
ース間電圧は、そのしきい値電圧をＶｔとして、次式
（１）を満たすように設定する。
【００４４】 Ｖｔ＝０.５（Ｒ２／Ｒ１＋Ｒ２） … （１）
【００４５】この電位は、電源間の電源変動がない状態
で、エンハンスメント型ＦＥＴ８４に電流が流れない条
件である。
で、エンハンスメント型ＦＥＴ８４に電流が流れない条
件である。
【００４６】仮想電位間の電流が減り電圧が増加した場
合、抵抗分割された電位も高くなり、接続されたエンハ
ンスメント型ＦＥＴ８４が不足分の電流を流すことで、
安定が図られる。逆に、電流が増加した場合には、抵抗
分割の電位が低くなるために、エンハンスメント型ＦＥ
Ｔ８４の電流が減少し、やはり電位の安定が図られる。
合、抵抗分割された電位も高くなり、接続されたエンハ
ンスメント型ＦＥＴ８４が不足分の電流を流すことで、
安定が図られる。逆に、電流が増加した場合には、抵抗
分割の電位が低くなるために、エンハンスメント型ＦＥ
Ｔ８４の電流が減少し、やはり電位の安定が図られる。
【００４７】低電位論理部に設けられたＦＥＴ８１及び
抵抗８２、８３も、高電位論理部の抵抗８５、８６及び
ＦＥＴ８４と同様に働くので、各々の設定電位から変動
を帰還して仮想電位の安定化が可能になる。
抵抗８２、８３も、高電位論理部の抵抗８５、８６及び
ＦＥＴ８４と同様に働くので、各々の設定電位から変動
を帰還して仮想電位の安定化が可能になる。
【００４８】このように、本発明の実施の形態に係る論
理回路をＬＳＩの基本回路として用いることにより、低
電源電圧でも高速動作が可能となり、消費電力を小さく
することができ、現在のＬＳＩの消費電力を動作速度を
維持したままで、消費電力をほぼ１／１０程度にまで低
減することが可能になり、将来のＥＷＳ（エンジニアリ
ングワークステーション）や超高速コンピュータに、本
発明を適用した場合に飛躍的な性能向上が期待できる。
理回路をＬＳＩの基本回路として用いることにより、低
電源電圧でも高速動作が可能となり、消費電力を小さく
することができ、現在のＬＳＩの消費電力を動作速度を
維持したままで、消費電力をほぼ１／１０程度にまで低
減することが可能になり、将来のＥＷＳ（エンジニアリ
ングワークステーション）や超高速コンピュータに、本
発明を適用した場合に飛躍的な性能向上が期待できる。
【００４９】なお、上記発明の実施の形態では、仮想電
位数が１個の場合に付いて説明したが、仮想電位数が増
加しても同様の作用効果が期待できることは勿論であ
る。
位数が１個の場合に付いて説明したが、仮想電位数が増
加しても同様の作用効果が期待できることは勿論であ
る。
【００５０】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、外部に接続される電源端子間に設ける仮想
電位の数を、外部端子の電位差を電界効果トランジスタ
のゲート順方向立ち上がり電圧で除した数以上に設定し
たことにより、ＤＣＦＬ回路に流れる無駄電流を減少さ
せることができる。
明によれば、外部に接続される電源端子間に設ける仮想
電位の数を、外部端子の電位差を電界効果トランジスタ
のゲート順方向立ち上がり電圧で除した数以上に設定し
たことにより、ＤＣＦＬ回路に流れる無駄電流を減少さ
せることができる。
【００５１】また請求項２記載の発明によれば、仮想電
位数をＤＣＦＬ回路に流れる無駄電流を減少させること
ができる数に設定することに加え、低電位論理部から高
電位論理部への信号の接続を、ディプリーション型電界
効果トランジスタを駆動素子とした直結型論理回路によ
り直接接続したことにより、消費電力が大きいレベルシ
フト回路を不要としたものである。
位数をＤＣＦＬ回路に流れる無駄電流を減少させること
ができる数に設定することに加え、低電位論理部から高
電位論理部への信号の接続を、ディプリーション型電界
効果トランジスタを駆動素子とした直結型論理回路によ
り直接接続したことにより、消費電力が大きいレベルシ
フト回路を不要としたものである。
【００５２】さらに請求項３記載の発明によれば、仮想
電位数をＤＣＦＬ回路に流れる無駄電流を減少させるこ
とができる数に設定することに加え、高電位論理部から
低電位論理部への接続には、カスケード接続したエンハ
ンスメント型ＦＥＴとディプリーション型ＦＥＴによる
回路を用いたことにより、高電位論理回路から低電位論
理回路への直接に信号を接続できる。
電位数をＤＣＦＬ回路に流れる無駄電流を減少させるこ
とができる数に設定することに加え、高電位論理部から
低電位論理部への接続には、カスケード接続したエンハ
ンスメント型ＦＥＴとディプリーション型ＦＥＴによる
回路を用いたことにより、高電位論理回路から低電位論
理回路への直接に信号を接続できる。
【００５３】そして、請求項４記載の発明によれば、仮
想電位間に直列に接続した抵抗を設け、その分割出力を
ゲート入力としたエンハンスメント型ＦＥＴを電源間に
接続する構成により、上述した論理回路で用いられる仮
想電位を安定化させることができる。
想電位間に直列に接続した抵抗を設け、その分割出力を
ゲート入力としたエンハンスメント型ＦＥＴを電源間に
接続する構成により、上述した論理回路で用いられる仮
想電位を安定化させることができる。
【００５４】本発明の論理回路をＬＳＩの基本回路とし
て用いることにより、低電源電圧でも高速動作が可能と
なり、消費電力を小さくすることができ、現座のＬＳＩ
の消費電力を動作速度を維持したままで、ほぼ１／１０
程度に低減することが可能になり、将来のＥＷＳや超高
速コンピュータに本発明を用いれば飛躍的な性能向上が
期待できる。
て用いることにより、低電源電圧でも高速動作が可能と
なり、消費電力を小さくすることができ、現座のＬＳＩ
の消費電力を動作速度を維持したままで、ほぼ１／１０
程度に低減することが可能になり、将来のＥＷＳや超高
速コンピュータに本発明を用いれば飛躍的な性能向上が
期待できる。
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】本発明の第３の実施形態を示す回路図である。
【図４】従来の論理回路例を示す回路図である。
【図５】従来の別な論理回路例を示す図である。
【図６】従来例のＤＣＦＬ論理回路を説明するための回
路図である。
路図である。
５２、５４、５６、５８、６３、６４、８１、８４ エ
ンハンスメント型ＭＥＳＦＥＴ ５１、５３、５５、５７、６１、６２、６５ ディプリ
ーション型ＦＥＴ ８２、８３、８５、８６ 抵抗 １１ 入力端子 １２ 出力端子 １００、１０１ 電源端子 １０ 仮想電位 ２１、２２ レベルシフト回路 ２３ 仮想電位安定化回路 ２４ 論理回路部 ７１ ダイオード
ンハンスメント型ＭＥＳＦＥＴ ５１、５３、５５、５７、６１、６２、６５ ディプリ
ーション型ＦＥＴ ８２、８３、８５、８６ 抵抗 １１ 入力端子 １２ 出力端子 １００、１０１ 電源端子 １０ 仮想電位 ２１、２２ レベルシフト回路 ２３ 仮想電位安定化回路 ２４ 論理回路部 ７１ ダイオード
Claims (8)
- 【請求項１】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、 第１の電源と、該第１の電源より低電位の第２の電源が
供給され、 前記第１の電源と第２の電源の間の電位を有する、外部
に接続されない１個以上の仮想的な電源を有し、 前記仮想電源の数が、前記第１の電源と第２の電源の電
位差を、電界効果トランジスタのゲート順方向立ち上が
り電圧で除した数以上に設定されることを特徴とする論
理回路。 - 【請求項２】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、 第１の電源と、該第１の電源より低電位の第２の電源が
供給され、前記第１の電源と第２の電源の間の電位を有
する外部に接続されていない１個以上の仮想的な電源を
有し、 前記仮想電源の数が、前記第１の電源と第２の電源の電
位差を電界効果トランジスタのゲート順方向立ち上がり
電圧で除した数以上に設定され、且つ、 前記第１の電源から順次低位の電源間で動作する回路を
有する論理回路において、任意の電源間の回路に、順
次、低電位の回路からの信号を接続する際に、ディプリ
ーション型電界効果トランジスタを駆動素子とした直結
型論理回路により受けることを特徴とする論理回路。 - 【請求項３】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、 第１の電源と、該第１の電源より低電位の第２の電源が
供給され、前記第１の電源と第２の電源の間の電位を有
する外部に接続されていない１個以上の仮想的な電源を
有し、 前記仮想電源の数が前記第１の電源と第２の電源の電位
差を電界効果トランジスタのゲート順方向立ち上がり電
圧で除した数以上に設定され、且つ、 前記第１の電源から順次低位の電源間で動作する回路を
有する論理回路において、任意の電源間の回路に、順
次、高電位の回路からの信号を接続する際に、ドレイン
電極が該電源間の内、高電位の端子に接続され、ゲート
電極が第１の出力端子に接続され、ソース電極が第１の
節点に接続された第１のエンハンスメント型電界効果ト
ランジスタと、ドレイン電極が前記第１の節点に接続さ
れ、ゲートが第１の入力端子に接続され、ソース電極が
前記第１の出力端子に接続された第２のエンハンスメン
ト型電界効果トランジスタと、一端が前記第１の出力端
子に接続され、他端が前記電源間の内低電位の端子に接
続された回路で受けることを特徴とする論理回路。 - 【請求項４】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、 第１の電源と、該第１の電源より低電位の第２の電源が
供給され、前記第１の電源と第２の電源の間の電位を有
する外部に接続されていない１個以上の仮想的な電源を
有し、 前記仮想電源の数が、前記第１の電源と第２の電源の電
位差を電界効果トランジスタのゲート順方向立ち上がり
電圧で除した数以上に設定され、 前記第１の電源から順次低電位の電源間に、仮想電源の
電位を安定させるために、ドレイン電極が該電源間の高
電位の電源端子に接続され、ゲート電極が第１の節点に
接続され、ソース電極が該電源間の低電位の電源端子に
接続されたエンハンスメント型電界効果トランジスタ
と、 一端が前記高電位の電源端子に接続され、他端が前記第
１の節点に接続された第１の抵抗素子と、 一端が前記第１の節点に接続され、他端が前記低電位の
電源端子に接続された第２の抵抗素子と、を有し、 前記第１の節点の電位を前記エンハンスメント型電界効
果トランジスタのしきい値電圧にあるように前記第１及
び第２の抵抗素子の値を設定したことを特徴とする論理
回路。 - 【請求項５】前記ディプリーション型トランジスタは、
各電源間の電位差をΔＶとした場合に、しきい値電圧が
−ΔＶ以上であることを特徴とする請求項２記載の論理
回路。 - 【請求項６】化合物半導体上に形成された電界効果トラ
ンジスタを用いて構成される半導体集積回路において、 第１の電源と該第１の電源よりも電源電位の低い第２の
電源との間に、外部に接続されない仮想電源を、各電源
間の電位差が、電界効果トランジスタのゲート順方向立
ち上がり電圧を超えないように、一又は複数段設けたこ
とを特徴とする論理回路。 - 【請求項７】低電位側の論理回路の出力を高電位側の論
理回路に入力する際、該低電位側の論理回路の出力を、
該低電位側の論理回路に対して高位側に位置する仮想電
源と、より高位の仮想電源又は前記第１の電源と、の間
に挿入されるディプリーション型電界効果トランジスタ
を駆動素子とする直結型論理回路で受けて、前記高電位
側の論理回路に入力することを特徴とする請求項６記載
の論理回路。 - 【請求項８】高電位側の論理回路の出力を低電位側の論
理回路に入力する際、該高電位側の論理回路の出力を、
該高電位側の論理回路に対して低位側に位置する仮想電
源と、より低位の仮想電源又は前記第２の電源と、の間
に挿入されてなる、カスコード接続されたエンハンスメ
ント型電界効果トランジスタ及びディプリーション型電
界効果トランジスタを介して、前記低電位側の論理回路
に入力することを特徴とする請求項６記載の論理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093275A JPH09261038A (ja) | 1996-03-22 | 1996-03-22 | 論理回路 |
| US08/823,039 US5909128A (en) | 1996-03-22 | 1997-03-21 | FETs logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8093275A JPH09261038A (ja) | 1996-03-22 | 1996-03-22 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09261038A true JPH09261038A (ja) | 1997-10-03 |
Family
ID=14077897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8093275A Pending JPH09261038A (ja) | 1996-03-22 | 1996-03-22 | 論理回路 |
Country Status (2)
| Country | Link |
|---|---|
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1997
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| US6201416B1 (en) | 1998-03-25 | 2001-03-13 | Nec Corporation | Field effect transistor logic circuit with reduced power consumption |
Also Published As
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