JPS60194614A - インタ−フエ−ス回路 - Google Patents
インタ−フエ−ス回路Info
- Publication number
- JPS60194614A JPS60194614A JP59049035A JP4903584A JPS60194614A JP S60194614 A JPS60194614 A JP S60194614A JP 59049035 A JP59049035 A JP 59049035A JP 4903584 A JP4903584 A JP 4903584A JP S60194614 A JPS60194614 A JP S60194614A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- level
- ecl
- differential
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/01855—Interface arrangements synchronous, i.e. using clock signals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はＥ ＣＬ （ｅｍＨｔｅｒ ｃｏｕｐｌｅｄ
ｌｏｇｉｃ ）レベル変換回路に適用して特に有効な技
術に関するもので、たとえばＥＣＬレベルからＭＯ８レ
ベルへのレベル変換を行なうインターフェース回路に利
用して有効な技術に関するものである。
ｌｏｇｉｃ ）レベル変換回路に適用して特に有効な技
術に関するもので、たとえばＥＣＬレベルからＭＯ８レ
ベルへのレベル変換を行なうインターフェース回路に利
用して有効な技術に関するものである。
ＥＣＬ回路は、バイポーラトランジスタを非飽和状態で
動作させる構成であるので高速動作特性を示す。しかし
ながら、ＥＣＬ回路は、電力消費量が大きい。これに対
して０Ｍ０８回路は、比較的高速度をもって動作するこ
とが可能であるとともに、比較的低消費電力をもって動
作する。
動作させる構成であるので高速動作特性を示す。しかし
ながら、ＥＣＬ回路は、電力消費量が大きい。これに対
して０Ｍ０８回路は、比較的高速度をもって動作するこ
とが可能であるとともに、比較的低消費電力をもって動
作する。
そこで、本発明者等は、メモリのような、比較的大規模
になる回路を０Ｍ０８回路から構成し、その０Ｍ０８回
路とＥＣＬ回路とを併用することを検討し、更に進んで
、０Ｍ０８回路を集積回路化するとともに、その集積回
路によってＥＣＬ回路の出力を直接受けることができる
ようにすることを検討した。
になる回路を０Ｍ０８回路から構成し、その０Ｍ０８回
路とＥＣＬ回路とを併用することを検討し、更に進んで
、０Ｍ０８回路を集積回路化するとともに、その集積回
路によってＥＣＬ回路の出力を直接受けることができる
ようにすることを検討した。
ＥＣＬ回路と０Ｍ０８回路のようなＭＯ８回路との併用
においては、ＥＣＬ回路の出力レベルと、ＭＯ８回路に
よって必要とされる信号レベルとが一致しないことから
、適当なレベル変換回路（インターフェース回路）が必
要になる。すなわち、ＥＣＬ回路の出力レベル範囲は、
例えば−０，９ボルトのようなハイレベルと−１，７ボ
ルトのようなロウレベルとの比較的せまい範囲にある。
においては、ＥＣＬ回路の出力レベルと、ＭＯ８回路に
よって必要とされる信号レベルとが一致しないことから
、適当なレベル変換回路（インターフェース回路）が必
要になる。すなわち、ＥＣＬ回路の出力レベル範囲は、
例えば−０，９ボルトのようなハイレベルと−１，７ボ
ルトのようなロウレベルとの比較的せまい範囲にある。
これに対して、ＣＭＯ８回路は、それを構成するＰチャ
ンネルＭＯ８ＦＥＴとＮチャンネルＭＯ８ＦＥＴとを相
補的に良好にスイッチ動作させるために、言いかえると
、ＰチャンネルＭＯ８ＦＥＴとＮチャンネルＭＯ８ＦＥ
Ｔとの同時導通なできるだけ避けることによって低消費
電力特性を損うことがないようにするために比較的大き
い振幅の信号を必要とする、 そこで、本発明者等は、先ず、ＭＯＳＦＥＴからなる差
動増幅回路をレベル変換回路として設け、その差動増幅
回路に適当なレベルシフト回路を介してＥＣＬ信号を供
給することを検討した。しかしながら、この場合、ＢＣ
Ｌ信号のレベル振幅が小さいこと及びＭＯＳＦＥＴから
なる差動増幅回路の利得を充分に大きくすることが困難
であることから、充分な振幅の信号を得ることが難しい
ことが明らかとなった。また、充分な振幅信号を得るた
めに、複数の増幅回路を縦続接続する場合は、信号遅延
が大きくなり、その結果高速応答の信号を得ることが難
しいことも明らかとなった。
ンネルＭＯ８ＦＥＴとＮチャンネルＭＯ８ＦＥＴとを相
補的に良好にスイッチ動作させるために、言いかえると
、ＰチャンネルＭＯ８ＦＥＴとＮチャンネルＭＯ８ＦＥ
Ｔとの同時導通なできるだけ避けることによって低消費
電力特性を損うことがないようにするために比較的大き
い振幅の信号を必要とする、 そこで、本発明者等は、先ず、ＭＯＳＦＥＴからなる差
動増幅回路をレベル変換回路として設け、その差動増幅
回路に適当なレベルシフト回路を介してＥＣＬ信号を供
給することを検討した。しかしながら、この場合、ＢＣ
Ｌ信号のレベル振幅が小さいこと及びＭＯＳＦＥＴから
なる差動増幅回路の利得を充分に大きくすることが困難
であることから、充分な振幅の信号を得ることが難しい
ことが明らかとなった。また、充分な振幅信号を得るた
めに、複数の増幅回路を縦続接続する場合は、信号遅延
が大きくなり、その結果高速応答の信号を得ることが難
しいことも明らかとなった。
次に、本発明者等は、レベル変換回路をＥＣＬ回路と同
様にバイポーラトランジスタがら構成し、かつ出力動作
点を安定にするためにバイポーラトランジスタからなる
差動トランジスタの共通エミフタに流すべき電流を定電
流トランジスタによって形成することを検討した。この
場合、一般にバイポーラトランジスタがＭＯ８ＦＥＴＫ
比較して大きい相互コンダクタンスをもつことから、回
路の利得を充分忙大きくすることができる。しかしなが
ら、この場合、得るべき出力のロウレベルが制限されて
しまうことが明らかとなった。すなわち、定電流トラン
ジスタを定電流動作（非飽和動作）させるためにそのコ
レクタ電位（差動トランジスタの共通エミッタ電位）を
比較的高い値にさせなければならないこと、それに応じ
て差動トランジスタのペースに加える電位を充分に低下
させることが困難なこと、差動トランジスタのペース電
位を比較的高いレベルにさせなげればならないことに応
じて差動トランジスタを非飽和領域で動作させるにはそ
のコレクタ電位の下限を比較的高いレベルに制限しなけ
ればならないことから、得るべき出力のロウレベルが制
限される。
様にバイポーラトランジスタがら構成し、かつ出力動作
点を安定にするためにバイポーラトランジスタからなる
差動トランジスタの共通エミフタに流すべき電流を定電
流トランジスタによって形成することを検討した。この
場合、一般にバイポーラトランジスタがＭＯ８ＦＥＴＫ
比較して大きい相互コンダクタンスをもつことから、回
路の利得を充分忙大きくすることができる。しかしなが
ら、この場合、得るべき出力のロウレベルが制限されて
しまうことが明らかとなった。すなわち、定電流トラン
ジスタを定電流動作（非飽和動作）させるためにそのコ
レクタ電位（差動トランジスタの共通エミッタ電位）を
比較的高い値にさせなければならないこと、それに応じ
て差動トランジスタのペースに加える電位を充分に低下
させることが困難なこと、差動トランジスタのペース電
位を比較的高いレベルにさせなげればならないことに応
じて差動トランジスタを非飽和領域で動作させるにはそ
のコレクタ電位の下限を比較的高いレベルに制限しなけ
ればならないことから、得るべき出力のロウレベルが制
限される。
なお、差動トランジスタのコレクタ電位がそのベース電
位よりも低下されるような動作状態が生ずると、公知の
ように小数キャリヤの蓄積による影響によってそのトラ
ンジスタのスイッチング速度が大幅に低下される。その
結果、ＥＣＬ回路の高速度特性を充分に生かせなくなる
。また、後で説明するこの発明の実施例のように半導体
集積回路技術によって１つの半導体基板上に相補ＭＯ８
ＦＥＴと、ｐｎ接合によって互いに分離されたバイポー
ラトランジスタとを形成する場合には、バイポーラトラ
ンジスタが飽和動作されると、それに併って相補型ＭＯ
８ＦＥＴを形成している半導体領域に小数キャリヤが注
入されるよう罠なってしまう。相補型ＭＯ８ＦＥＴを形
成している半導体領域に小数キャリヤが注入されると、
ＣＭＯ８ＩＣにおいて知られているようなラッチアップ
の危険性が生ずる。
位よりも低下されるような動作状態が生ずると、公知の
ように小数キャリヤの蓄積による影響によってそのトラ
ンジスタのスイッチング速度が大幅に低下される。その
結果、ＥＣＬ回路の高速度特性を充分に生かせなくなる
。また、後で説明するこの発明の実施例のように半導体
集積回路技術によって１つの半導体基板上に相補ＭＯ８
ＦＥＴと、ｐｎ接合によって互いに分離されたバイポー
ラトランジスタとを形成する場合には、バイポーラトラ
ンジスタが飽和動作されると、それに併って相補型ＭＯ
８ＦＥＴを形成している半導体領域に小数キャリヤが注
入されるよう罠なってしまう。相補型ＭＯ８ＦＥＴを形
成している半導体領域に小数キャリヤが注入されると、
ＣＭＯ８ＩＣにおいて知られているようなラッチアップ
の危険性が生ずる。
〔発明の目的１
本発明の目的は、動作速度を速くすると共に誤動作が少
なく、かつ消費電力の小さいＥＣＬレベルへのレベル変
換を行なうインターフェース回路を提供するものである
。
なく、かつ消費電力の小さいＥＣＬレベルへのレベル変
換を行なうインターフェース回路を提供するものである
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ＥＣＬレベル（）１イレペルー０９ポルト、
ローレベル−１，７ボルト）信号な入力とし、レベルシ
フト回路を構成するエミ、ンタフオロワ回路からの出力
を入力信号とする差動トランジスタにバイアス電流を流
すよう忙、上記差動トランジスタの共通エミッタに定電
流回路としてのＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）を接続する。上記定電流ＭＯ８ＦＥＴのゲ
ートに基準電圧を供給し飽和領域で動作させる。これに
より上記差動トランジスタに流れる電流は一定になる。
ローレベル−１，７ボルト）信号な入力とし、レベルシ
フト回路を構成するエミ、ンタフオロワ回路からの出力
を入力信号とする差動トランジスタにバイアス電流を流
すよう忙、上記差動トランジスタの共通エミッタに定電
流回路としてのＭＯＳＦＥＴ（絶縁ゲート型電界効果ト
ランジスタ）を接続する。上記定電流ＭＯ８ＦＥＴのゲ
ートに基準電圧を供給し飽和領域で動作させる。これに
より上記差動トランジスタに流れる電流は一定になる。
したがって出力は、比較的大きな振幅となりかつ安定し
た出力レベルとなる。さらに上記定電流ＭＯ８ＦＥＴを
オフ状態にすることにより上記定電流ＭＯ８ＦＥＴに流
れる電流はカットされ電力消費量を減らすことができる
。
た出力レベルとなる。さらに上記定電流ＭＯ８ＦＥＴを
オフ状態にすることにより上記定電流ＭＯ８ＦＥＴに流
れる電流はカットされ電力消費量を減らすことができる
。
〔実施例１〕
以下本発明の一実施例を図面を参照し具体的に説明する
。
。
第１図は、本発明の一実施例を示す回路図である。本実
施例回路は、ＥＣＬ回路を構成する集積回路（以下ＩＣ
と称す）１からのＥＣＬレベル信号を入力としこのＥＣ
Ｌレベル信号をＭＯＳレベル信号に変換するインターフ
ェース回路２と、上記ＭＯＳレベル信号が供給されるＣ
ＭＯ８ＲＡＭ３と、このＭＯＳレベル信号をＥＣＬレベ
ル信号に膏換するレベル変換回路４とから構成される。
施例回路は、ＥＣＬ回路を構成する集積回路（以下ＩＣ
と称す）１からのＥＣＬレベル信号を入力としこのＥＣ
Ｌレベル信号をＭＯＳレベル信号に変換するインターフ
ェース回路２と、上記ＭＯＳレベル信号が供給されるＣ
ＭＯ８ＲＡＭ３と、このＭＯＳレベル信号をＥＣＬレベ
ル信号に膏換するレベル変換回路４とから構成される。
ＩＣＩからのＥＣＬレベル信号が供給されるインターフ
ェース回路２は、レベルシフト回路ヲ構成するトランジ
スタＱ、とダイオードＤ、とＭＯ８Ｆ Ｅ Ｔ Ｑ４
とによるエミッタフォロワ回路と、このレベルシフト出
力を入力とする差動トランジスタＱ、と、基準電圧が供
給される差動トランジスタＱ、と上記差動トランジスタ
Ｑ、及びＱ、の共通エミッタに設けられた定電流ＭＯ８
ＦＥＴＱｅと、電源端子Ｖｃｃ（ＯＶ）及び上記差動ト
ランジスタＱ、及びＱ３の共通コレクタの間に設けられ
たクランプダイオードＤ、及びり、と、上記差動トラン
ジスタＱ、のコレクタ負荷抵抗Ｒ１と、差動トランジス
タＱ、及び定電流ＭＯ８ＦＥＴＱ。
ェース回路２は、レベルシフト回路ヲ構成するトランジ
スタＱ、とダイオードＤ、とＭＯ８Ｆ Ｅ Ｔ Ｑ４
とによるエミッタフォロワ回路と、このレベルシフト出
力を入力とする差動トランジスタＱ、と、基準電圧が供
給される差動トランジスタＱ、と上記差動トランジスタ
Ｑ、及びＱ、の共通エミッタに設けられた定電流ＭＯ８
ＦＥＴＱｅと、電源端子Ｖｃｃ（ＯＶ）及び上記差動ト
ランジスタＱ、及びＱ３の共通コレクタの間に設けられ
たクランプダイオードＤ、及びり、と、上記差動トラン
ジスタＱ、のコレクタ負荷抵抗Ｒ１と、差動トランジス
タＱ、及び定電流ＭＯ８ＦＥＴＱ。
及びエミッタフォロワ回路のＭＯ８ＦＥＴＱ４に供給さ
れる基準電圧を設定するための基準電圧発生回路を構成
するダイオードＤ４及び抵抗Ｒ２゜Ｒ３及びダイオード
Ｄ、、Ｄ６及びＭＯ３ＦＥＴＱ４及びＱ、のゲート抵抗
Ｒ８の間に設けられたＭＯ８ＦＥＴＱａと定電流ＭＯＳ
Ｆ Ｅ Ｔ Ｑｓのゲートソース間に設けられたＭＯ
Ｓ Ｆ Ｅ Ｔ Ｑ？と差動増幅回路の出力が供給され
るＣＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯ８）イ
ンバータから構成される。
れる基準電圧を設定するための基準電圧発生回路を構成
するダイオードＤ４及び抵抗Ｒ２゜Ｒ３及びダイオード
Ｄ、、Ｄ６及びＭＯ３ＦＥＴＱ４及びＱ、のゲート抵抗
Ｒ８の間に設けられたＭＯ８ＦＥＴＱａと定電流ＭＯＳ
Ｆ Ｅ Ｔ Ｑｓのゲートソース間に設けられたＭＯ
Ｓ Ｆ Ｅ Ｔ Ｑ？と差動増幅回路の出力が供給され
るＣＭＯ８（Ｃｏｍｐｌｅｍｅｎｔａｒｙ ＭＯ８）イ
ンバータから構成される。
ＥＣＬ回路１よりＥＣＬレベル信号（ハイレベに−Ｑ、
９ Ｖ、 ０− レベル−１，７Ｖ ）が出力サレ、レ
ベルシフト回路を構成するエミツタ７オロワ回路のトラ
ンジスタＱ、のベースに供給される。
９ Ｖ、 ０− レベル−１，７Ｖ ）が出力サレ、レ
ベルシフト回路を構成するエミツタ７オロワ回路のトラ
ンジスタＱ、のベースに供給される。
差動トランジスタＱ、に供給される入力レベルは、トラ
ンジスタＱ１におけるレベルシフト量（ベース、エミッ
タ間電圧）とダイオードＤ、におけるレベルシフト量を
それぞれ０．８Ｖとするとハイレベルは−２，５Ｖとな
りローレベルは−３，３Ｖとなる。これにまり差動トラ
ンジスタＱ、のベースに供給される入力レベルは、上記
差動トランジスタＱ、に供給される入力レベルの中心電
位、すなわち−２，９■に設定される。すなわち通常の
ＥＣＬ回路における基準電圧−１，３Ｖより上記レベル
シフト量だけシフトした電圧−２，９■とするものであ
る。したがって、差動トランジスタＱ３が非飽和領域で
動作するという条件のもとでのコレクタ電圧は、−２，
９Ｖ付近まで下げることができ出力振幅を大きくするこ
とができる。この回路の出力レベルは、定電流ＭＯ８Ｆ
ＥＴＱ、の電圧降下で決定される。すなわち上記Ｎチャ
ンネルＭＯ８ＦＥＴＱ、を飽和惟域で動作させる。すな
わち基準電圧発生回路において、信号φ１によりＭＯ８
ＦＥＴＱ、をオン状態にさせ、定電流ＭＯ８ＦＥＴＱ、
のゲート・ソース間電圧をＶＯ２とし、ドレイン拳ソー
ス間電圧をｖＤ８とし、しきい値電圧をｖｔｈとすると
上記ＮチャンネルＭＯ８ＦＥＴＱ、のゲートにＶｌ）ｓ
＞Ｙｏｓ−Ｖｔｈとなる電圧を印加させる。これにより
定電流ＭＯ８ＦＥＴＱｓは、オン状態にされ定電流源と
なる。したがって差動トランジスタＱ−、Ｑｓに流れる
電流は一定となる。これにより出力信号は比較的大きい
振幅になりかつ安定したレベルとなる。さらにダイオー
ドＤ、、Ｄ３のクランプ動作により次段のＣＭＯＳイン
バータの動作速度は高速動作となりＣＭＯＳインバータ
を介した出力信号は次段のＣＭＯ８ＲＡＭ回路３に供給
される。そしてこのＣＭＯ８ＲＡＭ３の出力信号は、次
段のレベル変換回路４に供給されＭＯＳレベルがＥＣＬ
レベルに変換され出力される。定電流ＭＯ８ＦＢＴＱ。
ンジスタＱ１におけるレベルシフト量（ベース、エミッ
タ間電圧）とダイオードＤ、におけるレベルシフト量を
それぞれ０．８Ｖとするとハイレベルは−２，５Ｖとな
りローレベルは−３，３Ｖとなる。これにまり差動トラ
ンジスタＱ、のベースに供給される入力レベルは、上記
差動トランジスタＱ、に供給される入力レベルの中心電
位、すなわち−２，９■に設定される。すなわち通常の
ＥＣＬ回路における基準電圧−１，３Ｖより上記レベル
シフト量だけシフトした電圧−２，９■とするものであ
る。したがって、差動トランジスタＱ３が非飽和領域で
動作するという条件のもとでのコレクタ電圧は、−２，
９Ｖ付近まで下げることができ出力振幅を大きくするこ
とができる。この回路の出力レベルは、定電流ＭＯ８Ｆ
ＥＴＱ、の電圧降下で決定される。すなわち上記Ｎチャ
ンネルＭＯ８ＦＥＴＱ、を飽和惟域で動作させる。すな
わち基準電圧発生回路において、信号φ１によりＭＯ８
ＦＥＴＱ、をオン状態にさせ、定電流ＭＯ８ＦＥＴＱ、
のゲート・ソース間電圧をＶＯ２とし、ドレイン拳ソー
ス間電圧をｖＤ８とし、しきい値電圧をｖｔｈとすると
上記ＮチャンネルＭＯ８ＦＥＴＱ、のゲートにＶｌ）ｓ
＞Ｙｏｓ−Ｖｔｈとなる電圧を印加させる。これにより
定電流ＭＯ８ＦＥＴＱｓは、オン状態にされ定電流源と
なる。したがって差動トランジスタＱ−、Ｑｓに流れる
電流は一定となる。これにより出力信号は比較的大きい
振幅になりかつ安定したレベルとなる。さらにダイオー
ドＤ、、Ｄ３のクランプ動作により次段のＣＭＯＳイン
バータの動作速度は高速動作となりＣＭＯＳインバータ
を介した出力信号は次段のＣＭＯ８ＲＡＭ回路３に供給
される。そしてこのＣＭＯ８ＲＡＭ３の出力信号は、次
段のレベル変換回路４に供給されＭＯＳレベルがＥＣＬ
レベルに変換され出力される。定電流ＭＯ８ＦＢＴＱ。
のゲートに供給される電圧は、電源電圧の変動如応じて
変動するのが望ましい。一方ＭＯ８ＦＥＴＱ４ノゲート
電圧を電源［圧ＶＢＥ（−５，２Ｖ）にすることにより
上記定電流ＭＯ８ＦＥＴＱ、及びＭＯ８ＦＥＴＱ４はオ
フ状態にされる。これにより、動作を行なわないときは
上記定電流ＭＯ５ＦＥＴＱ！及びＱ、に流れる電流をカ
ットすることができるため消費電力を小さくすることが
できる。
変動するのが望ましい。一方ＭＯ８ＦＥＴＱ４ノゲート
電圧を電源［圧ＶＢＥ（−５，２Ｖ）にすることにより
上記定電流ＭＯ８ＦＥＴＱ、及びＭＯ８ＦＥＴＱ４はオ
フ状態にされる。これにより、動作を行なわないときは
上記定電流ＭＯ５ＦＥＴＱ！及びＱ、に流れる電流をカ
ットすることができるため消費電力を小さくすることが
できる。
第２図は、本発明の他の実施例を示す回路図である。本
実施例回路は、第１図と同様ＫＥＣＬ回路からのＥＣＬ
レベル信号を入力としこのＥＣＬレベル信号をＣＭＯＳ
レベル信号に変換するレベル変換回路６とこのＣＭＯＳ
レベル信号が供給されるＣＭＯ８ＲＡＭ３と、このＣＭ
Ｏ８ＲＡＭ３の出力が供給されるレベル変換回路４から
構成される。ＥＣＬ回路からのＥＣＬレベル信号が供給
されるレベル変換回路６は、レベルシフト回路を構成す
るトランジスタＱ、及びダイオードＤ、とＭＯ８ＦＥＴ
Ｑ４ とによるエミッタフォロワ回路と、このレベルシ
フト出力を入力とする差動トランジスタＱｔ及びＱ３と
、これらの差動トランジスタＱ、、Ｑ、の共通エミッタ
に接続された定電流ＭＯ８ＦＥＴＱ、と、上記差動トラ
ンジスタＱ、。
実施例回路は、第１図と同様ＫＥＣＬ回路からのＥＣＬ
レベル信号を入力としこのＥＣＬレベル信号をＣＭＯＳ
レベル信号に変換するレベル変換回路６とこのＣＭＯＳ
レベル信号が供給されるＣＭＯ８ＲＡＭ３と、このＣＭ
Ｏ８ＲＡＭ３の出力が供給されるレベル変換回路４から
構成される。ＥＣＬ回路からのＥＣＬレベル信号が供給
されるレベル変換回路６は、レベルシフト回路を構成す
るトランジスタＱ、及びダイオードＤ、とＭＯ８ＦＥＴ
Ｑ４ とによるエミッタフォロワ回路と、このレベルシ
フト出力を入力とする差動トランジスタＱｔ及びＱ３と
、これらの差動トランジスタＱ、、Ｑ、の共通エミッタ
に接続された定電流ＭＯ８ＦＥＴＱ、と、上記差動トラ
ンジスタＱ、。
Ｑ、の負荷回路を構成するダイオードＤ、、Ｄ。
及び抵抗Ｒ０と、上記差動トランジスタＱｓＫ供給され
る基準電圧を設定するための基準電圧発生回路を構成す
るダイオードＤ４及び抵抗Ｒ，，Ｒ８及びダイオードＤ
、、Ｄ、と、エミッタフォロワ回路のＭＯ８ＦＥＴＱ４
及び差動トランジスタＱ、。
る基準電圧を設定するための基準電圧発生回路を構成す
るダイオードＤ４及び抵抗Ｒ，，Ｒ８及びダイオードＤ
、、Ｄ、と、エミッタフォロワ回路のＭＯ８ＦＥＴＱ４
及び差動トランジスタＱ、。
Ｑ、の共通エミッタに接続された定電流ＭＯ８ＦＥＴＱ
ｓに供給される基準電圧を設定するための基準電圧発生
回路を構成する抵抗Ｒ４及びＭＯ８ＦＥＴＱ＋ｏと、差
動増幅回路の出力が供給されるＣＭＯＳインバータを構
成するＭＯ８ＦＥＴＱ、。
ｓに供給される基準電圧を設定するための基準電圧発生
回路を構成する抵抗Ｒ４及びＭＯ８ＦＥＴＱ＋ｏと、差
動増幅回路の出力が供給されるＣＭＯＳインバータを構
成するＭＯ８ＦＥＴＱ、。
Ｑ、から構成される。
実施例１と同様にＥＣＬ回路からＥＣＬレベル信号が出
力され、レベルシフト回路を構成するトランジスタＱｓ
Ｋ供給される。差動トランジスタＱｔｒｔｃ供給される
入力レベルは、トランジスタＱ。
力され、レベルシフト回路を構成するトランジスタＱｓ
Ｋ供給される。差動トランジスタＱｔｒｔｃ供給される
入力レベルは、トランジスタＱ。
Ｋおけるレベルシフト量（ペース−エミッタ間電圧）と
ダイオードＤ、におけるレベルシフト量をそれぞれ０．
８ボルトとすると、ハイレベルは−２，５ボルトとなり
、ローレベルは−３，３ボルトとなる。これにより差動
トランジスタＱ３のベース忙供給される入力レベルは、
上起差動トランジスタＱｔＫ供給される入力レベルの中
点電位に設定される。すなわち通常のＥＣＬ回路におけ
る基準電圧−１，３ボルトより上記レベルシフ）ｔげｆ
ｆシフトした電圧−２，９ボルトに設定される。したが
って差動トランジスタＱａが非飽和領域で動作するとい
う条件のもとでのコレクタ電圧は、−２，９ボルト付近
まで下げることができ、出力振幅を大きくすることがで
きる。この回路の出力ローレベルは、定電流ＭＯ８ＦＥ
ＴＱｆｉの電圧降下で決定される。すなわちこの定電流
ＭＯ８ＦＥＴＱ、を飽和領域で動作させる。ＭＯ８ＦＥ
ＴＱ、のゲート・ソース間電圧をＶＧＩ？、ドレイン−
ソース間電圧ＶＯＳ、しきい値電圧ｖｔｈとすると、基
準電圧発生回路により上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｓのゲートにｖｏｓ ＞ＶＯ２−Ｖｔｈ となる電圧を
供給するにれにより上記ＭＯ８ＦＥＴＱ、は、オン状態
にされ、定電流源となる。基準電圧発生回路は抵抗Ｒ４
とＭＯ８ＦＥＴＱＩ。から構成され、カレントミラー回
路を構成している。定電流ＭＯ８ＦＥＴＱ、の電流を抵
抗Ｒ３のばらつきに対応して変化させその結果出力レベ
ルを所定の範囲にすることができる。これにより出力振
幅は安定したレベルとなる。
ダイオードＤ、におけるレベルシフト量をそれぞれ０．
８ボルトとすると、ハイレベルは−２，５ボルトとなり
、ローレベルは−３，３ボルトとなる。これにより差動
トランジスタＱ３のベース忙供給される入力レベルは、
上起差動トランジスタＱｔＫ供給される入力レベルの中
点電位に設定される。すなわち通常のＥＣＬ回路におけ
る基準電圧−１，３ボルトより上記レベルシフ）ｔげｆ
ｆシフトした電圧−２，９ボルトに設定される。したが
って差動トランジスタＱａが非飽和領域で動作するとい
う条件のもとでのコレクタ電圧は、−２，９ボルト付近
まで下げることができ、出力振幅を大きくすることがで
きる。この回路の出力ローレベルは、定電流ＭＯ８ＦＥ
ＴＱｆｉの電圧降下で決定される。すなわちこの定電流
ＭＯ８ＦＥＴＱ、を飽和領域で動作させる。ＭＯ８ＦＥ
ＴＱ、のゲート・ソース間電圧をＶＧＩ？、ドレイン−
ソース間電圧ＶＯＳ、しきい値電圧ｖｔｈとすると、基
準電圧発生回路により上記Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ
ｓのゲートにｖｏｓ ＞ＶＯ２−Ｖｔｈ となる電圧を
供給するにれにより上記ＭＯ８ＦＥＴＱ、は、オン状態
にされ、定電流源となる。基準電圧発生回路は抵抗Ｒ４
とＭＯ８ＦＥＴＱＩ。から構成され、カレントミラー回
路を構成している。定電流ＭＯ８ＦＥＴＱ、の電流を抵
抗Ｒ３のばらつきに対応して変化させその結果出力レベ
ルを所定の範囲にすることができる。これにより出力振
幅は安定したレベルとなる。
逆に基準電圧発生回路におけるＭ ＯＳ Ｆ Ｅ ＴＱ
ｙを信号φ、によりオン状態にさせ、定電流ＭＯ８ＦＥ
ＴＱ、のゲート電圧を電源電圧ＶｘＥ（−５，２Ｖ）Ｋ
するとこの定電流ＭＯ８ＦＥＴＱ、は、オフ状態処され
る。これにより、動作を行なわないときＫは上記定電流
ＭＯ８ＦＥＴＱ、に流れる電流を力／卜することができ
るための消費電力を小さくすることができる。
ｙを信号φ、によりオン状態にさせ、定電流ＭＯ８ＦＥ
ＴＱ、のゲート電圧を電源電圧ＶｘＥ（−５，２Ｖ）Ｋ
するとこの定電流ＭＯ８ＦＥＴＱ、は、オフ状態処され
る。これにより、動作を行なわないときＫは上記定電流
ＭＯ８ＦＥＴＱ、に流れる電流を力／卜することができ
るための消費電力を小さくすることができる。
＋１１ ＥＣＬレベル信号を入力とするレベルシフト回
路を構成するトランジスタＱ！のエミッタにダイオード
Ｄ１を接続し、上記ＥＣＬレベル信号をレベルシフトし
てこのレベルシフトされた信号な差動トジンジスタＱ、
に供給することにより、差動トランジスタＱ８が非飽和
領域で動作するため、差動トランジスタＱ３の飽和領域
での動作が防止でき動作速度の高速化が図れるという効
果が得られる。
路を構成するトランジスタＱ！のエミッタにダイオード
Ｄ１を接続し、上記ＥＣＬレベル信号をレベルシフトし
てこのレベルシフトされた信号な差動トジンジスタＱ、
に供給することにより、差動トランジスタＱ８が非飽和
領域で動作するため、差動トランジスタＱ３の飽和領域
での動作が防止でき動作速度の高速化が図れるという効
果が得られる。
（２）差動トランジスタＱ、及びＱｓの共通エミッタに
定電流ＭＯ８ＦＥＴＱ、を接続し、この定電流ＭＯ８Ｆ
ＥＴＱ、のゲー）Ｋ基準電圧発生回路からの基準電圧を
供給して、上記定電流ＭＯ８ＦＢＴＱ、をオン状態で動
作させるようにしたことにより、上記差動トランジスタ
Ｑ２及びＱ、に流れる電流は一定されるため出力振幅は
安定したレベルとなる。これにより誤動作防止が図れる
という効果が得られる。
定電流ＭＯ８ＦＥＴＱ、を接続し、この定電流ＭＯ８Ｆ
ＥＴＱ、のゲー）Ｋ基準電圧発生回路からの基準電圧を
供給して、上記定電流ＭＯ８ＦＢＴＱ、をオン状態で動
作させるようにしたことにより、上記差動トランジスタ
Ｑ２及びＱ、に流れる電流は一定されるため出力振幅は
安定したレベルとなる。これにより誤動作防止が図れる
という効果が得られる。
（３）定電流Ｍ ＯＳ Ｆ Ｅ Ｔ Ｑ ｓのゲートに
基準電圧を供給して、この定電流ＭＯ８ＦＥＴをオフ状
態にすることによりこの定電流ＭＯ８ＦＥＴに流れる電
流は、力ｙ）されるため、レベル変換動作を行なわない
ときには、上記のように定電流ＭＯ８Ｆ Ｅ Ｔ Ｑｓ
をオフ状態にしてやることにより、定電流ＭＯ８ＦＥＴ
Ｑ、に流れる電流をカットできるため電力消費量を小さ
くすることができるという効果が得られる。
基準電圧を供給して、この定電流ＭＯ８ＦＥＴをオフ状
態にすることによりこの定電流ＭＯ８ＦＥＴに流れる電
流は、力ｙ）されるため、レベル変換動作を行なわない
ときには、上記のように定電流ＭＯ８Ｆ Ｅ Ｔ Ｑｓ
をオフ状態にしてやることにより、定電流ＭＯ８ＦＥＴ
Ｑ、に流れる電流をカットできるため電力消費量を小さ
くすることができるという効果が得られる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
具体的に説明したが本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
たとえば、ＥＣＬ回路からのＥＣＬレベル信号が供給さ
ハるレベルシフト回路は、ダイオードを２段設けてもよ
い。この場合、第１図及び第２図に示すようにダイオー
ドを１段設けたときよりもさらに出力振幅を大きくでき
る。
ハるレベルシフト回路は、ダイオードを２段設けてもよ
い。この場合、第１図及び第２図に示すようにダイオー
ドを１段設けたときよりもさらに出力振幅を大きくでき
る。
この発明は、たとえばＥＣＬレベル変換回路の入出力バ
ッファ回路として、広く利用できる。
ッファ回路として、広く利用できる。
第１図は、本発明の一実施例を示す回路図である。
第２図は、本発明の他の実施例を示す回路図である、
ｌ・・・ＥＣＬ回路、２・・・インターフェース回路、
３・・・ＣＭＯ８ＲＡＭ、４・・・レベル変換回路、５
・・・集積回路、６・・・レベル変換回路、Ｑ、、Ｑｔ
、Ｑｓ・・・バイポーラトランジスタ、Ｑａ ＋ Ｑ
ｓ ＋ Ｑｅ ＊Ｑｙ ＝ Ｑｓ 、 Ｑｏ 、 Ｑ＋
ｏ−ＭＯＳＦＥＴ、Ｄ、。 Ｄｔ −Ｄｓ −Ｄ４− Ｄｓ 、Ｄａ ・・・ダイオ
ード、Ｒ，ＩＲｌ 、Ｒｓ −Ｒ４・・・抵抗 箱 １ 図
３・・・ＣＭＯ８ＲＡＭ、４・・・レベル変換回路、５
・・・集積回路、６・・・レベル変換回路、Ｑ、、Ｑｔ
、Ｑｓ・・・バイポーラトランジスタ、Ｑａ ＋ Ｑ
ｓ ＋ Ｑｅ ＊Ｑｙ ＝ Ｑｓ 、 Ｑｏ 、 Ｑ＋
ｏ−ＭＯＳＦＥＴ、Ｄ、。 Ｄｔ −Ｄｓ −Ｄ４− Ｄｓ 、Ｄａ ・・・ダイオ
ード、Ｒ，ＩＲｌ 、Ｒｓ −Ｒ４・・・抵抗 箱 １ 図
Claims (1)
- ＥＣＬレベル信号を入力とするレベルシフト回路と、こ
のレベルシフト回路からの出力を入力とする差動トラン
ジスタと、上記差動トランジスタにバイアス電流を流す
ように上記差動トランジスタの共通エミッタに接続され
た定電流ＭＯ８ＦＥＴとこの定電流ＭＯ８ＦＥＴのゲー
トに基準電圧を供給する基準電圧発生回路とを含み、上
記ＥＣＬレベル信号がＭＯ８レベル信号に変換され次段
のＣＭＯ８論理回路忙供給されてなることを特徴とする
インターフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049035A JPS60194614A (ja) | 1984-03-16 | 1984-03-16 | インタ−フエ−ス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59049035A JPS60194614A (ja) | 1984-03-16 | 1984-03-16 | インタ−フエ−ス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60194614A true JPS60194614A (ja) | 1985-10-03 |
Family
ID=12819826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59049035A Pending JPS60194614A (ja) | 1984-03-16 | 1984-03-16 | インタ−フエ−ス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60194614A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468019A (en) * | 1987-09-08 | 1989-03-14 | Hitachi Ltd | Level converting circuit |
| JPH01138813A (ja) * | 1987-11-26 | 1989-05-31 | Toshiba Corp | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
| JPH02301220A (ja) * | 1989-05-15 | 1990-12-13 | Nec Corp | 差動論理回路 |
| JPH04315319A (ja) * | 1990-12-26 | 1992-11-06 | Internatl Business Mach Corp <Ibm> | デコーダ |
| EP0564390A2 (en) * | 1992-04-01 | 1993-10-06 | International Business Machines Corporation | High-speed bipolar-field effect transistor (BI-FET) circuit |
-
1984
- 1984-03-16 JP JP59049035A patent/JPS60194614A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6468019A (en) * | 1987-09-08 | 1989-03-14 | Hitachi Ltd | Level converting circuit |
| JPH01138813A (ja) * | 1987-11-26 | 1989-05-31 | Toshiba Corp | Ｅｃｌ―ｃｍｏｓレベル変換回路 |
| JPH02301220A (ja) * | 1989-05-15 | 1990-12-13 | Nec Corp | 差動論理回路 |
| JP2546371B2 (ja) * | 1989-05-15 | 1996-10-23 | 日本電気株式会社 | 差動論理回路 |
| JPH04315319A (ja) * | 1990-12-26 | 1992-11-06 | Internatl Business Mach Corp <Ibm> | デコーダ |
| EP0564390A2 (en) * | 1992-04-01 | 1993-10-06 | International Business Machines Corporation | High-speed bipolar-field effect transistor (BI-FET) circuit |
| EP0564390A3 (ja) * | 1992-04-01 | 1994-03-09 | Ibm |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2758259B2 (ja) | バッファ回路 | |
| JPH07118642B2 (ja) | レベル変換回路 | |
| JPH0422050B2 (ja) | ||
| JP2585599B2 (ja) | 出力インタ−フエ−ス回路 | |
| JPH0220017B2 (ja) | ||
| JPS5983220A (ja) | 基準電圧発生回路 | |
| US5315179A (en) | BICMOS level converter circuit | |
| JP3523462B2 (ja) | Ｍｏｓ半導体集積回路 | |
| JPS60194614A (ja) | インタ−フエ−ス回路 | |
| JPH09200004A (ja) | レベル変換回路 | |
| JPH09261038A (ja) | 論理回路 | |
| US5365124A (en) | BiCMOS logic circuit | |
| JP2000330657A (ja) | 半導体装置 | |
| JPH04150316A (ja) | 電界効果トランジスタ回路 | |
| JPH02252315A (ja) | 半導体集積回路用入力バッファ回路 | |
| JP5424750B2 (ja) | バイアス回路 | |
| JP2748476B2 (ja) | 定電圧発生回路 | |
| US7459978B2 (en) | Ground skimming output stage | |
| JPS60136417A (ja) | レベル変換回路 | |
| JP2002261550A (ja) | Ａｂ級ｃｍｏｓ出力回路 | |
| JPH01101022A (ja) | 半導体集積回路装置 | |
| JPH0766709A (ja) | Ｅｃｌ／ｃｍｏｓレベル変換回路及びこれを含む半導体集積回路 | |
| JP2770453B2 (ja) | レベル変換回路 | |
| JP3457392B2 (ja) | 半導体集積回路 | |
| JPH0286318A (ja) | レベル変換回路 |