JP2770453B2 - レベル変換回路 - Google Patents
レベル変換回路Info
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- JP2770453B2 JP2770453B2 JP1196076A JP19607689A JP2770453B2 JP 2770453 B2 JP2770453 B2 JP 2770453B2 JP 1196076 A JP1196076 A JP 1196076A JP 19607689 A JP19607689 A JP 19607689A JP 2770453 B2 JP2770453 B2 JP 2770453B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、レベル変換回路に関し、特にECL回路とCMO
S回路が同一半導体基板上に混在するBiCMOS回路におい
て、ECLレベルの信号をCMOSレベルに変換するのに用い
られるレベル変換回路に関する。
S回路が同一半導体基板上に混在するBiCMOS回路におい
て、ECLレベルの信号をCMOSレベルに変換するのに用い
られるレベル変換回路に関する。
［従来の技術］ 半導体製造技術の進歩により、バイポーラトランジス
タとMOSトランジスタとが同一半導体基板上に混在するB
iCMOS回路が広く用いられるようになってきた。バイポ
ーラトランジスタの負荷駆動能力の高さとMOSトランジ
スタの高集積度・低消費電力という各々の長所が同時に
活用できるからである。この種BiCMOS回路は特にメモリ
ー集積回路で活発に開発・製造されている。
タとMOSトランジスタとが同一半導体基板上に混在するB
iCMOS回路が広く用いられるようになってきた。バイポ
ーラトランジスタの負荷駆動能力の高さとMOSトランジ
スタの高集積度・低消費電力という各々の長所が同時に
活用できるからである。この種BiCMOS回路は特にメモリ
ー集積回路で活発に開発・製造されている。
一般に集積回路で使用される入出力規格にはECL規格
とTTL規格とがあり、バイポーラトランジスタによる集
積回路ではECL規格とTTL規格が、MOSトランジスタによ
る集積回路ではTTL規格が採用されている。ところで、E
CL規格のメモリー集積回路ではBiCMOS回路を使用する場
合、メモリセルおよびそのデコーダ回路はMOSトランジ
スタによるTTL規格のCMOS回路を採用する場合が多い。
これは、MOSトランジスタの高集積度・低消費電力とい
う点を生かすためである。一方、入出力バッファ回路は
バイポーラトランジスタによるECL回路を採用する。ECL
規格の回路はバイポーラトランジスタによるECL回路に
より容易に実現できるからである。ここで問題となるの
が両者の論理振幅の差である。ECL回路の論理振幅は800
mV前後であるのに対し、CMOS回路のそれは電源電圧分の
４〜5Vもある。従って、入出力部をECL回路、内部ゲー
トをCMOS回路とした場合,ECLレベルからCMOSレベルへ論
理振幅を変換する必要がある。
とTTL規格とがあり、バイポーラトランジスタによる集
積回路ではECL規格とTTL規格が、MOSトランジスタによ
る集積回路ではTTL規格が採用されている。ところで、E
CL規格のメモリー集積回路ではBiCMOS回路を使用する場
合、メモリセルおよびそのデコーダ回路はMOSトランジ
スタによるTTL規格のCMOS回路を採用する場合が多い。
これは、MOSトランジスタの高集積度・低消費電力とい
う点を生かすためである。一方、入出力バッファ回路は
バイポーラトランジスタによるECL回路を採用する。ECL
規格の回路はバイポーラトランジスタによるECL回路に
より容易に実現できるからである。ここで問題となるの
が両者の論理振幅の差である。ECL回路の論理振幅は800
mV前後であるのに対し、CMOS回路のそれは電源電圧分の
４〜5Vもある。従って、入出力部をECL回路、内部ゲー
トをCMOS回路とした場合,ECLレベルからCMOSレベルへ論
理振幅を変換する必要がある。
第４図に従来のレベル変換回路の例を示す。同図にお
いて、入力端子ＡにはECL規格のHigh/Low＝−0.9V/−0.
7Vの信号が印加される。この信号を受けてnpnトランジ
スタＱ1〜Ｑ3により構成されるECL入力バッファ回路の
出力点には、入力信号と同相／逆相で、High/Low＝0.0V
/−1.6の信号Ａ′／が出力される。したがって、論理
振幅は1.6Vである。この出力信号Ａ′／をnpnトラン
ジスタＱ4、Ｑ5からなるエミッタフォロワ回路を介して
レベル変換回路へと導く。エミッタ・フォロワ回路の出
力信号Ａ′E／Eの論理振幅は、バッファ回路の出力信
号Ａ′／と同一の1.6Vであるが、npnトランジスタ
Ｑ4,Q5のエミッタ・ベース順方向電圧の0.8Vだけ降下し
出力信号Ａ′E／EのレベルはHigh/Low＝−0/8V/−2.4
Vとなる。このHigh/LowをCOSレベルの信号Ａ′C／Cに
増幅するのがレベル変換回路である。いま、例えば、
Ａ′E＝−0.8V、E＝−2.4Vであるとする。ｐチャネル
MOSトランジスタ（以下、pMOSという）Ｍ1、Ｍ2、Ｍ5、
Ｍ6のスレッショルド電圧ＶTPを−0.8V、ｎチャネルMOS
トランジスタ（以下、nMOSという）Ｍ3、Ｍ4、Ｍ7、Ｍ8
のスレッショルド電圧ＶTNを0.7Vとすると、E＝−2.4
VであるからpMOSM2がオンしてレベル変換回路の出力
Ａ′Cを高位側電源電圧ＶCCまで引き上げる。同時にpMO
SM5、nMOSM7がオンするため、nMOSM7とカレントミラー
回路を構成するnMOSM8もオンし、Cを低位側電源電圧
ＶEEまで引き下げる。
いて、入力端子ＡにはECL規格のHigh/Low＝−0.9V/−0.
7Vの信号が印加される。この信号を受けてnpnトランジ
スタＱ1〜Ｑ3により構成されるECL入力バッファ回路の
出力点には、入力信号と同相／逆相で、High/Low＝0.0V
/−1.6の信号Ａ′／が出力される。したがって、論理
振幅は1.6Vである。この出力信号Ａ′／をnpnトラン
ジスタＱ4、Ｑ5からなるエミッタフォロワ回路を介して
レベル変換回路へと導く。エミッタ・フォロワ回路の出
力信号Ａ′E／Eの論理振幅は、バッファ回路の出力信
号Ａ′／と同一の1.6Vであるが、npnトランジスタ
Ｑ4,Q5のエミッタ・ベース順方向電圧の0.8Vだけ降下し
出力信号Ａ′E／EのレベルはHigh/Low＝−0/8V/−2.4
Vとなる。このHigh/LowをCOSレベルの信号Ａ′C／Cに
増幅するのがレベル変換回路である。いま、例えば、
Ａ′E＝−0.8V、E＝−2.4Vであるとする。ｐチャネル
MOSトランジスタ（以下、pMOSという）Ｍ1、Ｍ2、Ｍ5、
Ｍ6のスレッショルド電圧ＶTPを−0.8V、ｎチャネルMOS
トランジスタ（以下、nMOSという）Ｍ3、Ｍ4、Ｍ7、Ｍ8
のスレッショルド電圧ＶTNを0.7Vとすると、E＝−2.4
VであるからpMOSM2がオンしてレベル変換回路の出力
Ａ′Cを高位側電源電圧ＶCCまで引き上げる。同時にpMO
SM5、nMOSM7がオンするため、nMOSM7とカレントミラー
回路を構成するnMOSM8もオンし、Cを低位側電源電圧
ＶEEまで引き下げる。
［発明が解決しようとする課題］ 上述したように、CMOSレベルのローレベルを出力して
いる側では、pMOSM5、nMOSM7が同時にオンしているた
め、約0.2mAの貫通電流が流れる。一方、CMOSレベルの
ハイレベルを出力している側でも、Ａ′E＝−0.8V、Ｖ
TP＝−0.8Vであるので、pMOSM1およびnMOSM3もかすかに
オンして数10μＡの貫通電流を流している。したがっ
て、従来回路は大電力を消費するものであった。
いる側では、pMOSM5、nMOSM7が同時にオンしているた
め、約0.2mAの貫通電流が流れる。一方、CMOSレベルの
ハイレベルを出力している側でも、Ａ′E＝−0.8V、Ｖ
TP＝−0.8Vであるので、pMOSM1およびnMOSM3もかすかに
オンして数10μＡの貫通電流を流している。したがっ
て、従来回路は大電力を消費するものであった。
また、従来のレベル変換回路は入力信号と同相・逆相
のCMOSレベルを発生させるためにカレントミラー型回路
を２回路用意しなければならない。したがって、このレ
ベル変換回路を集積回路上で実現するには大面積を必要
とする。さらに従来回路は、フィードバックループを有
しないものであったので動作速度の遅いものであった。
のCMOSレベルを発生させるためにカレントミラー型回路
を２回路用意しなければならない。したがって、このレ
ベル変換回路を集積回路上で実現するには大面積を必要
とする。さらに従来回路は、フィードバックループを有
しないものであったので動作速度の遅いものであった。
［課題を解決するための手段］ 本発明のレベル変換回路は、２つのpMOSのソース・ゲ
ートにそれぞれ逆に相補的なECL回路の出力信号が印加
され、前記pMOSのそれぞれのドレインにそのドレインが
接続された１対のnMOSトランジスタのゲートが互いに別
のpMOSトランジスタのドレインに接続されているもので
ある。
ートにそれぞれ逆に相補的なECL回路の出力信号が印加
され、前記pMOSのそれぞれのドレインにそのドレインが
接続された１対のnMOSトランジスタのゲートが互いに別
のpMOSトランジスタのドレインに接続されているもので
ある。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は、本発明の第１の実施例を示す回路図であ
る。この回路においても入力端子Ａより入力された信号
は、npnトランジスタＱ1〜Ｑ3からなるECL入力バッファ
回路、npnトランジスタＱ3〜Ｑ4から構成されるエミッ
タ・フォロワ回路を介してレベル変換回路へ入力され
る。このレベル変換回路は、第１のpMOSM1と第１のnMOS
M3からなる第１のCMOS回路および第２のpMOSM2と第２の
nMOSM4からなる第２のCMOS回路から構成され、第１、第
２のpMOSM1、Ｍ2のソース・ゲートにはそれぞれ逆にエ
ミッタ・フォロワ回路の相補的出力が入力され、また、
第１、第２のnMOSM3、Ｍ4にのゲートは互いに交差接続
されている。尚、この回路では高位側電源電圧ＶCCは0
V、低位側電源電圧ＶEEは−4.5Vであるものとする。
る。この回路においても入力端子Ａより入力された信号
は、npnトランジスタＱ1〜Ｑ3からなるECL入力バッファ
回路、npnトランジスタＱ3〜Ｑ4から構成されるエミッ
タ・フォロワ回路を介してレベル変換回路へ入力され
る。このレベル変換回路は、第１のpMOSM1と第１のnMOS
M3からなる第１のCMOS回路および第２のpMOSM2と第２の
nMOSM4からなる第２のCMOS回路から構成され、第１、第
２のpMOSM1、Ｍ2のソース・ゲートにはそれぞれ逆にエ
ミッタ・フォロワ回路の相補的出力が入力され、また、
第１、第２のnMOSM3、Ｍ4にのゲートは互いに交差接続
されている。尚、この回路では高位側電源電圧ＶCCは0
V、低位側電源電圧ＶEEは−4.5Vであるものとする。
次に、この回路の動作について説明する。入力端子Ａ
にECLレベルの信号が印加され、エミッタ・フォロワ回
路よりHigh/Low＝−0.8V/−2.4Vの信号Ａ′E／Eが出
力されるのは従来例と同様である。いま、Ａ′E＝−0.8
V、E＝−2.4Vであるものとする。また、pMOS、nMOSの
スレッショルド電圧ＶTP、ＶTNは、それぞれ−0.8V、0.
7Vとする。pMOSM1のソース・ゲート間には−0.8V−（−
2.4）＝1.6Vが印加されpMOSM1はオンする。またpMOSM2
のソース・ゲート間電圧は−2.4V−（−0.8V）＝−1.6V
であるのでpMOSM2はオフする。pMOSM1がオンすることに
より出力信号Ａ′CはＡ′Eのレベルまで引き上げられ−
0.8Vとなる。一方、この電圧がnMOSM4のゲートに印加さ
れるので、nMOSM4はオンし、出力信号Cは低位側電源
電圧ＶEEにまで引き下げられる。同時にこの信号
Cは、nMOSM3のゲートに印加されるのでnMOSM3はオフ
し、その結果出力信号Ａ′C、Cのレベルは、−0.8V、
ＶEE＝−4.5Vとなる。また、すべてのpMOS,nMOSトラン
ジスタは完全にオン・オフするのでいかなる貫通電流も
流れることはない。そして、この４つのMOSトランジス
タからなるレベル変換回路のみで入力信号と同相・逆相
のCMOSレベルの信号を発生させることできる。さらに、
このレベル変換回路の特徴として、引き下げ用のnMOSト
ランジスタのゲートに各々逆の出力信号が印加される構
成となっているためフィードバック動作が働き、回路動
作が高速化される。
にECLレベルの信号が印加され、エミッタ・フォロワ回
路よりHigh/Low＝−0.8V/−2.4Vの信号Ａ′E／Eが出
力されるのは従来例と同様である。いま、Ａ′E＝−0.8
V、E＝−2.4Vであるものとする。また、pMOS、nMOSの
スレッショルド電圧ＶTP、ＶTNは、それぞれ−0.8V、0.
7Vとする。pMOSM1のソース・ゲート間には−0.8V−（−
2.4）＝1.6Vが印加されpMOSM1はオンする。またpMOSM2
のソース・ゲート間電圧は−2.4V−（−0.8V）＝−1.6V
であるのでpMOSM2はオフする。pMOSM1がオンすることに
より出力信号Ａ′CはＡ′Eのレベルまで引き上げられ−
0.8Vとなる。一方、この電圧がnMOSM4のゲートに印加さ
れるので、nMOSM4はオンし、出力信号Cは低位側電源
電圧ＶEEにまで引き下げられる。同時にこの信号
Cは、nMOSM3のゲートに印加されるのでnMOSM3はオフ
し、その結果出力信号Ａ′C、Cのレベルは、−0.8V、
ＶEE＝−4.5Vとなる。また、すべてのpMOS,nMOSトラン
ジスタは完全にオン・オフするのでいかなる貫通電流も
流れることはない。そして、この４つのMOSトランジス
タからなるレベル変換回路のみで入力信号と同相・逆相
のCMOSレベルの信号を発生させることできる。さらに、
このレベル変換回路の特徴として、引き下げ用のnMOSト
ランジスタのゲートに各々逆の出力信号が印加される構
成となっているためフィードバック動作が働き、回路動
作が高速化される。
第２図に本実施例各部の電圧波形及びレベル変換回路
部で消費される電源電流の波形について、第４図の従来
例の特性波形と対比して示す。第２図において、入力端
子Ａに印加されるECLレベルがハイレベルからローレベ
ルへの中間の電圧−1.3Vを切る時刻をｔ＝０とする。EC
L入力バッファ回路をへて、エミッタ・フォロワ回路に
信号が伝わる時間ｔ0は、ｔ0＝0.8ns程度である。この
信号Ａ′E、Eを受けて本発明のレベル変換回路は、時
間ｔ1＝0.6nsでECLレベルをCMOSレベルに変換する。レ
ベル変換回路部で消費される電源電流も直流成分は全く
なく、過渡的に1mA以下のピーク電流が生じるのみであ
る。一方同図で点線にて示してある波形は従来のレベル
変換回路のものである。レベル変換に要する時間ｔ
2は、ｔ2＝1.4nsと大きく、また、電流も直流成分をも
ち、常時電力を消費する。
部で消費される電源電流の波形について、第４図の従来
例の特性波形と対比して示す。第２図において、入力端
子Ａに印加されるECLレベルがハイレベルからローレベ
ルへの中間の電圧−1.3Vを切る時刻をｔ＝０とする。EC
L入力バッファ回路をへて、エミッタ・フォロワ回路に
信号が伝わる時間ｔ0は、ｔ0＝0.8ns程度である。この
信号Ａ′E、Eを受けて本発明のレベル変換回路は、時
間ｔ1＝0.6nsでECLレベルをCMOSレベルに変換する。レ
ベル変換回路部で消費される電源電流も直流成分は全く
なく、過渡的に1mA以下のピーク電流が生じるのみであ
る。一方同図で点線にて示してある波形は従来のレベル
変換回路のものである。レベル変換に要する時間ｔ
2は、ｔ2＝1.4nsと大きく、また、電流も直流成分をも
ち、常時電力を消費する。
第３図は、本発明の第２の実施例を示す回路図であ
る。第１の実施例と異なる点は、ソースが高位側電源Ｖ
CCに接続されたpMOSM5、Ｍ6が出力回路に追加されてい
る点である。これらのMOSトランジスタは、CMOSレベル
変換後のハイレベルにより高位側電源電圧ＶCCに近づけ
る作用を果す。それ以外の動作は第１の実施例と同様で
ある。
る。第１の実施例と異なる点は、ソースが高位側電源Ｖ
CCに接続されたpMOSM5、Ｍ6が出力回路に追加されてい
る点である。これらのMOSトランジスタは、CMOSレベル
変換後のハイレベルにより高位側電源電圧ＶCCに近づけ
る作用を果す。それ以外の動作は第１の実施例と同様で
ある。
［発明の効果］ 以上説明したように、本発明のレベル変換回路は２つ
のpMOSのソース・ゲートにそれぞれ逆に相補的なECLレ
ベルの信号が印加され、前記pMOSのそれぞれのドレイン
にそのドレインが接続されたnMOSトランジスタのゲート
が互いにに別のpMOSのドレインに接続されるものである
ので、以下の効果を奏することができる。
のpMOSのソース・ゲートにそれぞれ逆に相補的なECLレ
ベルの信号が印加され、前記pMOSのそれぞれのドレイン
にそのドレインが接続されたnMOSトランジスタのゲート
が互いにに別のpMOSのドレインに接続されるものである
ので、以下の効果を奏することができる。
簡単な回路構成、少ない部分点数によりレベル変換
回路が実現できるので、この回路を集積化した際により
少ない面積を用いて回路を実現することができる。この
点は、レベル変換回路を多数搭載する必要のある大規模
集積回路において特に重要な効果である。
回路が実現できるので、この回路を集積化した際により
少ない面積を用いて回路を実現することができる。この
点は、レベル変換回路を多数搭載する必要のある大規模
集積回路において特に重要な効果である。
貫通電流がCMOS回路を流れることがなくなるので、
消費電力が減少する。この点もレベル変換回路が多数搭
載される大規模集積回路において特に重要な意義をも
つ。
消費電力が減少する。この点もレベル変換回路が多数搭
載される大規模集積回路において特に重要な意義をも
つ。
２つのCMOS回路間にフィードバックループが存在す
るので高速動作が達成される。
るので高速動作が達成される。
第１図は本発明の第１の実施例を示す回路図、第２図
は、第１の実施例および従来例の動作特性を示す図、第
３図は本発明の第２の実施例を示す回路図、第４図は従
来例を示す回路図である。 Ａ……入力端子、、Ａ′……ECL入力バッファ回路の
出力信号、E、Ａ′E……エミッタ・フォロワ回路の出
力信号、C、Ａ′C……レベル変換回路の出力信号、Ｑ
1〜Ｑ5……npnトランジスタ、Ｍ1、Ｍ2、Ｍ5、Ｍ6……p
MOS、Ｍ3、Ｍ4……nMOS、ＶCC……高位側電源（または
その電圧）、ＶEE……低位側電源（またはその電圧）。
は、第１の実施例および従来例の動作特性を示す図、第
３図は本発明の第２の実施例を示す回路図、第４図は従
来例を示す回路図である。 Ａ……入力端子、、Ａ′……ECL入力バッファ回路の
出力信号、E、Ａ′E……エミッタ・フォロワ回路の出
力信号、C、Ａ′C……レベル変換回路の出力信号、Ｑ
1〜Ｑ5……npnトランジスタ、Ｍ1、Ｍ2、Ｍ5、Ｍ6……p
MOS、Ｍ3、Ｍ4……nMOS、ＶCC……高位側電源（または
その電圧）、ＶEE……低位側電源（またはその電圧）。
Claims (1)
- 【請求項１】ソースがECL回路の第１の出力端子に接続
されゲートがECL回路の第２の出力端子に接続されドレ
インが第１の出力端子に接続された第１のｐチャネルMO
Sトランジスタと、ソースがECL回路の第２の出力端子に
接続されゲートがECL回路の第１の出力端子に接続され
ドレインが第２の出力端子に接続された第２のｐチャネ
ルMOSトランジスタと、ドレインが第１の出力端子に接
続されゲートが第２の出力端子に接続されソースが低位
側電源に接続された第１のｎチャネルMOSトランジスタ
と、ドレインが第２の出力端子に接続されゲートが第１
の出力端子に接続されソースが低位側電源に接続された
第２のｎチャネルMOSトランジスタとを具備することを
特徴とするレベル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196076A JP2770453B2 (ja) | 1989-07-28 | 1989-07-28 | レベル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1196076A JP2770453B2 (ja) | 1989-07-28 | 1989-07-28 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0360217A JPH0360217A (ja) | 1991-03-15 |
| JP2770453B2 true JP2770453B2 (ja) | 1998-07-02 |
Family
ID=16351801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1196076A Expired - Lifetime JP2770453B2 (ja) | 1989-07-28 | 1989-07-28 | レベル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2770453B2 (ja) |
-
1989
- 1989-07-28 JP JP1196076A patent/JP2770453B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0360217A (ja) | 1991-03-15 |
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