JP2549743B2 - 出力回路 - Google Patents

出力回路

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JP2549743B2
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はCMOS−LSI（相補MOS型高集積化半導体集積
回路）におけるデータ出力回路に係り、特に実装ボード
上のLSI相互間で信号伝達を高速に行う必要があるLSIに
使用される出力回路に関する。
（従来の技術） 従来、CMOSプロセスで作られるLSIの出力はCMOSドラ
イバで駆動されるため、通常は0Vの接地電圧Vssと数Ｖ
程度の電源電圧Vccとの間の振幅を持つ。一方、バイポ
ーラトランジスタを搭載したLSIは、内部回路をTTL（ト
ランジスタ−トランジスタ論理）ゲートで構成するか、
ECL（エミッタ結合論理）ゲートで構成するかにより、
それぞれTTLレベル、ECLレベルの信号を出力する。又、
最近、CMOSデバイスを高速に駆動する必要性から、CMOS
デバイスでECLレベルの出力信号を得る回路が工夫され
ており、例えば、「E.Seereinck,J.Dikken,H.J.Schnmac
her,“CMOS subnanosecond true−ECL level output bu
ffer"VLSI SYMPOSIUM 1989 pp.13」、「P.Mets“A CMOS
to 100K ECL Interface Circuit"ISSCC 1989 pp.22
6」、「S.R.Meier et al"A 2−um CMOS Digital Adapti
ve Equalizer Chip for QAM Digital Radio Mode"IEEE
Journal of Solid−State Circuits vol.23 No.5 198
8」等で発表されている。
（発明が解決しようとする課題） ところで、CMOSデバイスはその低消費電力性という特
徴から、今後もLSIの主流であり続けると思われる。し
かし、CMOSレベル（Vss、Vcc間の振幅）の出力は振幅が
大きく、高速にスイッチングさせると、実装ボード上の
インダクタンス成分の影響により大きなノイズが発生す
るため、今後、CMOSデバイスは高速なシステムを設計に
は不向きとなる。
一方、TTLレベル、ECLレベルの出力であれば、振幅が
小さい分、高速でスイッチングさせてもノイズの発生が
少なく、設計は容易である。実際、キャッシュ・メモリ
等、高速性が要求されている分野では、現在、既にECL
レベルのインターフェースを持っている。ところが、バ
イポーラトランジスタによるECLゲートは消費電力が多
いという欠点があり、チップの温度上昇を抑えるために
放熱板付きの特別なパッケージを必要とする等の不利な
面がある。また、TTLゲートはECLゲート程消費電流は大
きくならないが、CMOSデバイスと比べてはるかに大きな
電流を消費する。
また、CMOS回路でECLレベルを出力する方式も種々提
案されているが、いずれも動作速度、消費電流の点で満
足のいくものではなかった。
この発明は上記のような事情を考慮してなされたもの
であり、その目的は、CMOS構成であるにもかかわらずに
TTLレベルやECLレベル等の小振幅の出力を得ることがで
きる出力回路を提供することにある。
［発明の構成］ （課題を解決するための手段とその作用） この発明の出力回路は、高電位側の電源電圧と出力端
子との間に挿入された第１のMOSトランジスタと、低電
位側の電源電圧と上記出力端子との間に挿入された第２
のMOSトランジスタと、高電位側の第１の基準電圧が非
反転入力端子に供給され、上記出力端子の電圧が反転入
力端子に供給され、第１の基準電圧と出力端子の電圧の
大小を比較する第１の差動増幅回路と、低電位側の第２
の基準電圧が反転入力端子に供給され、上記出力端子の
電圧が非反転入力端子に供給され、第２の基準電圧と出
力端子の電圧の大小を比較する第２の差動増幅回路と、
上記第１の差動増幅回路の出力及び入力電圧が供給さ
れ、上記入力電圧が高論理レベルに対応した値の時でか
つ上記出力端子の電圧が上記第１の基準電圧よりも低い
ときに上記第１のMOSトランジスタを導通させる制御信
号を発生する第１の論理回路と、上記第２の差動増幅回
路の出力及び入力電圧が供給され、上記入力電圧が低論
理レベルに対応した値の時でかつ上記出力端子の電圧が
上記第２の基準電圧よりも高いときに上記第２のMOSト
ランジスタを導通させる制御信号を発生する第２の論理
回路とを具備したことを特徴とする。
上記構成でなる出力回路では、高電位側の第１の基準
電圧及び低電位側の第２の基準電圧としてTTLレベルやE
CLレベル等の高論理レベル及び低論理レベルを供給する
ことにより、MOSレベルの入力信号がTTLレベルやECLレ
ベルの振幅を持つ信号にレベル変換される。
また、この発明の出力回路は、高電位側の電源電圧と
出力端子との間に挿入されたMOSトランジスタと、基準
電圧が非反転入力端子に供給され、上記出力端子の電圧
が反転入力端子に供給され、基準電圧と出力端子の電圧
の大小を比較する差動増幅回路と、上記差動増幅回路の
出力及び入力電圧が供給され、上記入力電圧が高論理レ
ベルに対応した値の時でかつ上記出力端子の電圧が上記
基準電圧よりも低いときに上記MOSトランジスタを導通
させる制御信号を発生する論理回路とを具備したことを
特徴とする。
上記構成でなる出力回路では、基準電圧としてTTLレ
ベルやECLレベル等の高論理レベルを供給することによ
り、MOSレベルの高論理レベル入力信号がTTLレベルやEC
Lレベルの高論理レベル信号にレベル変換される。
さらにこの発明の出力回路は、高電位側の電源電圧と
出力端子との間に挿入された第１のMOSトランジスタ
と、低電位側の電源電圧と上記出力端子との間に挿入さ
れた第２のMOSトランジスタと、基準電圧が非反転入力
端子に供給され、上記出力端子の電圧が反転入力端子に
供給され、基準電圧と出力端子の電圧の大小を比較する
差動増幅回路と、上記差動増幅回路の出力及び入力電圧
が供給され、上記入力電圧が高論理レベルに対応した値
の時でかつ上記出力端子の電圧が上記基準電圧よりも低
いときに上記第１のMOSトランジスタを導通させる制御
信号を発生する第１の論理回路と、上記入力電圧を受
け、この入力電圧が低論理レベルに対応した値の時に上
記第２のMOSトランジスタを導通させる制御信号を発生
する第２の論理回路とを具備したことを特徴とする。
上記構成でなる出力回路では、基準電圧としてTTLレ
ベルやECLレベル等の高論理レベルを供給することによ
り、MOSトランジスタの高論理レベル入力信号がTTLレベ
ルやECLレベルの高論理レベル信号にレベル変換され
る。
（実施例） 以下、図面を参照してこの発明を実施例により説明す
る。
第１図はこの発明の出力回路の第１の実施例による構
成を示す回路図である。この実施例回路は、CMOS−LSI
に内蔵され、MOSレベルの信号をTTLレベルもしくはECL
レベルの信号に変換して出力するものである。
MOSトランジスタを用いて構成された差動増幅回路１
の非反転入力端子（＋端子）には第１の基準電圧として
TTLレベルもしくはECLレベルの高論理レベルに対応した
電圧VOH（例えば、TTLレベルの場合は2.4V、ECLレベル
の場合は4.2V）が供給され、反転入力端子（−端子）に
は出力端子Outの電圧Voutが供給される。同様に、MOSト
ランジスタを用いて構成された差動増幅回路２の非反転
入力端子（＋端子）には第２の基準電圧としてTTLレベ
ルもしくはECLレベルの低論理レベルに対応した電圧VOL
（例えば、TTLレベルの場合は0.4V、ECLレベルの場合は
3.3V）が供給され、反転入力端子（−端子）には上記出
力電圧Voutが供給される。上記差動増幅回路１の出力信
号N1及びCMOSレベルの入力信号Vin（VssとVccとの間の
振幅を持つ）はMOSトランジスタを用いて構成されたNAN
Dゲート３に供給され、上記差動増幅回路２の出力信号N
2及び上記入力信号VinはMOSトランジスタを用いて構成
されたNORゲート４に供給される。
一方、高電位側の電源電圧Vccと出力端子Outとの間に
はＰチャネルのMOSトランジスタ５が、低電位側の電源
電圧Vssと出力端子Outとの間にはＮチャネルのMOSトラ
ンジスタ６がそれぞれ挿入されており、トランジスタ５
のゲートには上記NANDゲート３の出力信号N3が、トラン
ジスタ６のゲートには上記NORゲート４の出力信号N4が
それぞれ供給される。
また、上記出力端子Outには高抵抗素子RL及びキャパ
シタ素子CLからなる外部回路が接続されている。
次に上記構成でなる回路の動作を説明する。
いま、MOSレベルの入力信号VinがVssレベルのとき、N
ANDゲート３の出力信号N3は“H"レベル、すなわちVccレ
ベルとなるため、ＰチャネルのMOSトランジスタ５はカ
ットオフ状態になる。そして、いま出力端子Voutの電圧
VoutがVOLレベルよりも高くなっていると仮定すると、
差動増幅回路２の出力信号N2はVssレベルとなり、NORゲ
ート４の出力信号N4はVccレベルとなる。従って、この
場合はＮチャネルのMOSトランジスタ６がオンし、出力
電圧Voutがより低いレベルとなるように引き落とされ
る。そして、VoutのレベルがVOLレベルよりも下がる
と、差動増幅回路２の出力信号N2がVccレベルとなり、
さらにNORゲート４の出力信号N4がVssレベルとなり、こ
れによりＮチャネルのMOSトランジスタ６がカットオフ
して、Voutのレベル低下が止る。このようにして、入力
信号VinがVssレベルのときは、VoutのレベルがTTLレベ
ルもしくはECLレベルの低論理レベルに対応した電圧VOL
に落ち着く。
また、VinがVssレベルのとき、VoutがVOLよりも低い
レベルにあると仮定すると、出力端子Outを駆動する２
個のトランジスタ5,6はいずれもカットオフしており、
出力は高インピーダンス状態となるが、通常、出力端子
Outは、VOLとVOHとの間にある電位VTTに高抵抗素子RLを
介して接続されているので、いずれはVOLよりも高いレ
ベルに持ち上げられる。その結果、ＮチャネルのMOSト
ランジスタ６の作用により、VOLレベルまで引き戻され
る。すなわち、VinがVssレベルである限り、最終的にVo
utはVOLレベルと一致する。
逆に、入力信号VinがVccレベルのとき、NORゲート４
の出力信号N4は“L"レベル、すなわちVssレベルとなる
ため、ＮチャネルのMOSトランジスタ５はカットオフ状
態になる。そして、いま出力電圧VoutがVOHレベルより
も低いと仮定すると、差動増幅回路１の出力信号N1はVc
cレベルとなり、NANDゲート３の出力信号N3はVssレベル
となる。従って、この場合はＰチャネルのMOSトランジ
スタ５がオンし、出力電圧Voutがより高いレベルとなる
ように引き上げられる。そして、VoutのレベルがVOHレ
ベルよりも上がると、差動増幅回路１の出力信号N1がVs
sレベルとなり、さらにNANDゲート３の出力信号N3がVcc
レベルとなる。これによりＰチャネルのMOSトランジス
タ５がカットオフして、Voutのレベル上昇が止る。この
ようにして、入力信号VinがVccレベルのときは、Voutの
レベルがTTLレベルもしくはECLレベルの高論理レベルに
対応した電圧VOHに落ち着く。
このように、入力信号VinがVssとVccの間を遷移する
のに伴い、出力電圧VoutがVOLとVOHの間を遷移すること
になる。これにより、CMOSレベルの信号は、より振幅の
小さいTTLレベルもしくはECLレベルの信号に変換されて
出力される。
第２図は上記実施例回路の詳細な構成を示すものであ
る。上記差動増幅回路1,2はそれぞれ、２個のＰチャネ
ルのMOSトランジスタからなるカレントミラー負荷回路1
1と、２個のＮチャネルのMOSトランジスタからなる差動
対12と、ゲートに電源電圧Vccが供給された電流源用の
ＮチャネルのMOSトランジスタ13とから構成されたCMOS
カレントミラー型のものであり、上記NANDゲート３及び
NORゲート４は通常のCMOS回路構成のものである。
第３図はこの発明の出力回路の第２の実施例による詳
細な構成を示す回路図である。なお、第２図と対応する
箇所には同一符号を付してその説明は省略する。
この実施例による出力回路では、前記２個の差動増幅
回路1,2内の電流源用のＮチャネルのMOSトランジスタ13
のゲートに電源電圧Vccを供給する代わりに、差動増幅
回路１内のMOSトランジスタ13のゲートに前記入力信号V
inを直接に、差動増幅回路２内のMOSトランジスタ13の
ゲートに前記入力信号VinをCMOSインバータ７を介して
それぞれ供給し、MOSトランジスタ13をそれぞれ貫通電
流防止用スイッチとして使用するようにしたものであ
る。
上記第２図に示すように、各MOSトランジスタ13のゲ
ートに電源電圧Vccを供給すると、２個の差動増幅回路
1,2では入力信号Vinのレベルに拘らずに所定の電流が消
費される。これに対しこの実施例回路では、同時に動作
させる必要がない２個の差動増幅回路1,2のいずれか一
方を非動作状態とすることにより、消費電流の削減を図
るようにしたものである。
すなわち、VinがVccレベルのときは、差動増幅回路１
内のMOSトランジスタ13がオン状態、差動増幅回路２内
のMOSトランジスタ13がオフ状態となり、差動増幅回路
１が動作状態、差動増幅回路２が非動作状態となり、差
動増幅回路２では電流が流れなくなる。
逆に、VinがVssレベルのときは、差動増幅回路１内の
MOSトランジスタ13がオフ状態、差動増幅回路２内のMOS
トランジスタ13がオン状態となり、差動増幅回路１が非
動作状態、差動増幅回路２が動作状態となり、差動増幅
回路１では電流が流れなくなる。この結果、第２図の回
路に比べて消費電流をほぼ半分に削減することが可能に
なる。
第４図はこの発明の出力回路の第３の実施例による構
成を示す回路図である。この実施例回路は特にCMOSレベ
ルからECLレベルにレベル変換する場合に適しており、
ワイヤードOR出力を可能にするオープンエミッタ方式EC
L出力に対応する回路である。この場合、高電位側の電
源電圧は0Vの接地電圧、低電位側の電源電圧は例えば−
5.2V程度の負極性の電圧であり、さらにECLレベルの高
論理レベルに対応した電圧VOHは−0.8V、低論理レベル
に対応した電圧VOLは−1.7Vである。そして、複数の出
力回路の出力端子Outは共通配線で接続され、さらにこ
の共通配線は前記高抵抗素子RLを介して−2V程度の電圧
VTTに接続されている。また、この実施例では、出力端
子Outを“L"レベル側に引き落とすドライバは不要であ
る。つまり、この実施例回路は前記第１図の実施例回路
のうちVOL側のものを省略したものであり、その詳細な
構成も前記第２図、第３図回路からVOL側の回路を省略
したものに対応する。
第５図はこの発明の出力回路の第４の実施例による構
成を示す回路図である。この実施例回路は、出力電圧Vo
utの“H"レベルはTTLレベルもしくはECLレベルの高論理
レベルに対応した電圧VOHと一致させ、Voutの“L"レベ
ルはCMOSレベルの“L"レベルすなわちVssレベルと共通
にする場合である。
この実施例では前記差動増幅回路２及びNORゲート４
を設ける代わりにインバータ８を設け、このインバータ
８に入力信号Vinを供給し、その出力信号N8を前記Ｎチ
ャネルのMOSトランジスタ６のゲートに供給したもので
ある。
第６図はこの発明の出力回路の第５の実施例回路の詳
細な構成を示すものである。上記差動増幅回路１は、２
個のＰチャネルのMOSトランジスタからなるCMOSカレン
トミラー負荷回路11と、２個のＮチャネルのMOSトラン
ジスタからなる差動対12と、ゲートに入力信号Vinが供
給され、この信号Vinに応じてオン、オフ制御されるＮ
チャネルのMOSトランジスタ13とから構成されている。
また、上記NANDゲート３及びインバータ８はそれぞれ通
常のCMOS回路構成のものである。
なお、消費電流の増加を考慮する必要がないときは、
前記第２図の場合と同様に差動増幅回路１内のMOSトラ
ンジスタ13のゲートに電源電圧Vccを供給して、この差
動増幅回路１を常時、動作状態にさせておくことも可能
である。
第７図は上記第１の実施例回路の変形例の構成を示す
ものである。この変形例回路では、NANDゲート３とＰチ
ャネルのMOSトランジスタ５のゲートとの間に、直列接
続された２個のインバータからなるバッファ回路９を挿
入すると共に、NORゲート４とＮチャネルのMOSトランジ
スタ６のゲートとの間に、直列接続された２個のインバ
ータからなるバッファ回路10を挿入したものである。こ
のようにバッファ回路9,10の増幅作用を利用することに
より、MOSトランジスタ5,6のチャネル幅がいかに大きく
とも、差動増幅回路1,2における消費電流は大幅に絞る
ことができる。そして、このような変形を、前記第４
図、第５図の実施例回路に施すことも可能である。
なお、この発明は上記各実施例に限定されるものでは
なく種々の変形が可能であることはいうまでもない。例
えば、上記各実施例では、出力電圧VoutをVOH側に引き
上げるためにＰチャネルのMOSトランジスタを使用する
場合について説明したが、これは、ＮチャネルのMOSト
ランジスタの閾値電圧VTHNとしたとき、VOH＜Vcc＜VTHN
の関係を満足するようにVTHNの値が設定されていれば、
Ｐチャネルの代わりにＮチャネルのMOSトランジスタを
使用してVoutをVOH側に引き上げることが可能である。
同様に、出力電圧VoutをVOL側に引き落とすためにＮチ
ャネルのMOSトランジスタを使用する場合について説明
したが、これは、ＰチャネルのMOSトランジスタの閾値
電圧VTHPとしたとき、VOL＞Vcc＞|VTHP|の関係を満足す
るようにVTHPの値が設定されていれば、Ｎチャネルの代
わりにＰチャネルのMOSトランジスタを使用してVoutをV
OL側に引き落とすことが可能である。
また、第２図、第３図及び第６図の各実施例回路で
は、差動増幅回路内のカレントミラー負荷回路が２個の
ＰチャネルのMOSトランジスタで構成される場合につい
て説明したが、これはＮチャネルのMOSトランジスタを
用いて構成することも可能である。しかし、VOL＜
VTHN、VOH＞Vcc−|VTHP|の場合、VOHが供給される側の
差動増幅回路ではＰチャネルのMOSトランジスタによる
カレントミラー負荷回路を、VOLが供給される側の差動
増幅回路ではNPチャネルのMOSトランジスタによるカレ
ントミラー負荷回路をそれぞれ使用することはできな
い。
さらに、上記各実施例回路で使用される基準電圧VOH,
VOLは種々の回路で発生させることができるが、電源電
圧依存性、温度依存性が補償されている例として、バイ
ポーラトランジスタを利用したバンドギャップ基準電圧
発生回路が最も実用的であると考えられる。上記両基準
電圧はMOSトランジスタのゲートを駆動するだけなの
で、電流駆動能力は小さくてもよく、さらに直流レベル
を出力し続ければよいので高速スイッチング性も要求さ
れない。従って、CMOSプロセスで作成可能なバイポーラ
トランジスタを使用しても充分満足のいく特性を得るこ
とができ、特別にCMOSプロセスを変更する必要もない。
［発明の効果］ 以上説明したようにこの発明によれば、CMOSレベルか
ら小振幅レベルへのレベル変換を、CMOS−LSIの出力回
路に用いることにより、バイポーラプロセスを使用せ
ず、小振幅のTTL又はECLの出力振幅を得ることができ、
高速スイッチングCMOS−LSIの出力ノイズ低減に寄与す
ることが可能になる。また、消費電流に関しても、バイ
ポーラトランジスタを使用した出力回路に比べて非常に
少ない、高速スイッチング回路が実現できる。
【図面の簡単な説明】
第１図はこの発明の出力回路の第１の実施例による構成
を示す回路図、第２図は上記実施例回路の詳細な構成を
示す回路図、第３図はこの発明の出力回路の第２の実施
例による詳細な構成を示す回路図、第４図はこの発明の
出力回路の第３の実施例による構成を示す回路図、第５
図はこの発明の出力回路の第４の実施例による構成を示
す回路図、第６図は上記第５図の実施例回路の詳細な構
成を示す回路図、第７図は上記第１の実施例回路の変形
例の構成を示す回路図である。 1,2……差動増幅回路、３……NANDゲート、４……NORゲ
ート、５……ＰチャネルのMOSトランジスタ、６……Ｎ
チャネルのMOSトランジスタ、７……CMOSインバータ、
８……インバータ、9,10……バッファ回路、11……カレ
ントミラー負荷回路、12……差動対、13……Ｎチャネル
のMOSトランジスタ。

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】高電位側の電源電圧と出力端子との間に挿
    入された第１のMOSトランジスタと、 低電位側の電源電圧と上記出力端子との間に挿入された
    第２のMOSトランジスタと、 高電位側の第１の基準電圧が非反転入力端子に供給さ
    れ、上記出力端子の電圧が反転入力端子に供給され、第
    １の基準電圧と出力端子の電圧の大小を比較する第１の
    差動増幅回路と、 低電位側の第２の基準電圧が反転入力端子に供給され、
    上記出力端子の電圧が非反転入力端子に供給され、第２
    の基準電圧と出力端子の電圧の大小を比較する第２の差
    動増幅回路と、 上記第１の差動増幅回路の出力及び入力電圧が供給さ
    れ、上記入力電圧が高論理レベルに対応した値の時でか
    つ上記出力端子の電圧が上記第１の基準電圧よりも低い
    ときに上記第１のMOSトランジスタを導通させる制御信
    号を発生する第１の論理回路と、 上記第２の差動増幅回路の出力及び入力電圧が供給さ
    れ、上記入力電圧が低論理レベルに対応した値の時でか
    つ上記出力端子の電圧が上記第２の基準電圧よりも高い
    ときに上記第２のMOSトランジスタを導通させる制御信
    号を発生する第２の論理回路と を具備したことを特徴とする出力回路。
  2. 【請求項２】前記第１及び第２の差動増幅回路のそれぞ
    れには貫通電流防止用スイッチが設けられている請求項
    １に記載の出力回路。
  3. 【請求項３】前記各貫通電流防止用スイッチが前記入力
    電圧に応じて制御される請求項２に記載の出力回路。
  4. 【請求項４】前記第１の論理回路がNANDゲート回路であ
    り、前記第２の論理回路がNORゲート回路である請求項
    １に記載の出力回路。
  5. 【請求項５】高電位側の電源電圧と出力端子との間に挿
    入されたMOSトランジスタと、 基準電圧が非反転入力端子に供給され、上記出力端子の
    電圧が反転入力端子に供給され、基準電圧と出力端子の
    電圧の大小を比較する差動増幅回路と、 上記差動増幅回路の出力及び入力電圧が供給され、上記
    入力電圧が高論理レベルに対応した値の時でかつ上記出
    力端子の電圧が上記基準電圧よりも低いときに上記MOS
    トランジスタを導通させる制御信号を発生する論理回路
    と を具備したことを特徴とする出力回路。
  6. 【請求項６】前記差動増幅回路には貫通電流防止用スイ
    ッチが設けられている請求項５に記載の出力回路。
  7. 【請求項７】前記貫通電流防止用スイッチが前記入力電
    圧に応じて制御される請求項６に記載の出力回路。
  8. 【請求項８】高電位側の電源電圧と出力端子との間に挿
    入された第１のMOSトランジスタと、 低電位側の電源電圧と上記出力端子との間に挿入された
    第２のMOSトランジスタと、 基準電圧が非反転入力端子に供給され、上記出力端子の
    電圧が反転入力端子に供給され、基準電圧と出力端子の
    電圧の大小を比較する差動増幅回路と、 上記差動増幅回路の出力及び入力電圧が供給され、上記
    入力電圧が高論理レベルに対応した値の時でかつ上記出
    力端子の電圧が上記基準電圧よりも低いときに上記第１
    のMOSトランジスタを導通させる制御信号を発生する第
    １の論理回路と、 上記入力電圧を受け、この入力電圧が低論理レベルに対
    応した値の時に上記第２のMOSトランジスタを導通させ
    る制御信号を発生する第２の論理回路と を具備したことを特徴とする出力回路。
  9. 【請求項９】前記差動増幅回路には貫通電流防止用スイ
    ッチが設けられている請求項８に記載の出力回路。
  10. 【請求項１０】前記貫通電流防止用スイッチが前記入力
    電圧に応じて制御される請求項９に記載の出力回路。
  11. 【請求項１１】高電位側の電源電圧と出力端子との間に
    挿入された第１のMOSトランジスタと、 低電位側の電源電圧と上記出力端子との間に挿入された
    第２のMOSトランジスタと、 高電位側の第１の基準電圧が非反転入力端子に供給さ
    れ、上記出力端子の電圧が反転入力端子に供給され、第
    １の基準電圧と出力端子の電圧の大小を比較する第１の
    差動増幅回路と、 低電位側の第２の基準電圧が反転入力端子に供給され、
    上記出力端子の電圧が非反転入力端子に供給され、第２
    の基準電圧と出力端子の電圧の大小を比較する第２の差
    動増幅回路と、 上記第１の差動増幅回路の出力及び入力電圧が供給さ
    れ、上記入力電圧が高論理レベルに対応した値の時でか
    つ上記出力端子の電圧が上記第１の基準電圧よりも低い
    ときに上記第１のMOSトランジスタを導通させる制御信
    号を発生する第１の論理回路と、 上記第２の差動増幅回路の出力及び入力電圧が供給さ
    れ、上記入力電圧が低論理レベルに対応した値の時でか
    つ上記出力端子の電圧が上記第２の基準電圧よりも高い
    ときに上記第２のMOSトランジスタを導通させる制御信
    号を発生する第２の論理回路と、 上記第１の論理回路の出力と上記第１のMOSトランジス
    タのゲートとの間に挿入された第１のバッファ回路と、 上記第２の論理回路の出力と上記第２のMOSトランジス
    タのゲートとの間に挿入された第２のバッファ回路と を具備したことを特徴とする出力回路。
  12. 【請求項１２】前記第１の論理回路がNANDゲート回路で
    あり、前記第２の論理回路がNORゲート回路である請求
    項11に記載の出力回路。
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