JP2753315B2

JP2753315B2 - 半導体集積回路

Info

Publication number: JP2753315B2
Application number: JP1063645A
Authority: JP
Inventors: 孝一郎石橋; 修湊; 勝博下東
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1988-03-23
Filing date: 1989-03-17
Publication date: 1998-05-20
Anticipated expiration: 2013-05-20
Also published as: JPH021615A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は半導体集積回路に係り、特に半導体集積回路
内の信号を比較的高い電流駆動能力で集積回路外部に送
出するための出力バッファ回路を具備する半導体集積回
路に関する。

〔従来の技術〕

従来の装置は電子情報通信学会創立70周年記念総合全
国大会（昭和62年）予稿集P.2〜218に記載のものがあ
る。本従来例では、出力端子を一定の中間レベルにプリ
セットする機能を有していた。

〔発明が解決しようとする課題〕出力端子を多数個有する半導体集積回路においては、
出力バッファが多数個同時に動作した場合、一度に大き
な電流が流れるために、電源線の寄生抵抗、寄生インダ
クタンスにより大きなノイズが発生する問題があった。

また、出力端子にデータを出力する場合、出力端子を
“H"レベルから“L"レベル、又は“L"レベルから“H"レ
ベルに変化させる時に大きな遅延を生じてしまうという
問題があった。

上記従来技術はデータを出力する前に出力端子を中間
レベルにプリセットすることにより、その後データを出
力する時に出力端子の電圧振幅を小さくして電流をへら
し、また出力電圧判定レベルまでの電位差が小さくなる
ので高速にデータを出力することが可能である。

しかしながら、上記従来技術は、データを出力する前
に出力端子を一定の中間電位に保持しようとするため、
データを出力するための２つの出力MOSトランジスタの
ゲート間に２つの制御MOSトランジスタのドレイン・ソ
ース経路を接続し、この２つの制御MOSトランジスタの
共通接続点をデータ出力端子に接続し、この２つの制御
MOSトランジスタのゲートにプリセットのための制御信
号を印加するものである。

しかしながら、本願発明者等の検討により、上記従来
技術は下記の如き問題点を有することが明らかとなっ
た。

すなわち、プリセット制御信号によって２つの制御MO
Sトランジスタを導通することによって２つの出力MOSト
ランジスタのゲートのハイレベルとローレベルとの間の
中間電位が得られ、これがデータ出力端子から得られ
る。データ出力端子に中間電位を高速に得るためには、
データ出力端子の出力容量と制御MOSトランジスタのON
抵抗によって形成される時定数を小さな値に設定しなけ
ればならない。

しかし、二つの制御MOSトランジスタのON抵抗を小さ
な値に設定すると、２つの出力MOSトランジスタのゲー
トのハイレベルとローレベルとの間の電位差によって二
つの制御MOSトランジスタのドレイン・ソース経路に流
れる貫通電流が大きな値となり、消費電力が増大すると
言う問題点が明らかとされた。

本発明の目的は上記従来例の問題を解決し、貫通電流
を低減して出力端子にデータを出力する前にそのレベル
を一定の電位に保持する機能をそなえ、低ノイズ、かつ
高速の出力回路を提供することにある。

〔発明が解決しようとする手段〕

上記目的は、以下のように達成される。

２つの電位V_H，V_Lを設定し、この電位はV_H＞V_Lなる関
係を持っているが、出力端子が最初V_Hより高い電位の
“1"レベルにある場合には出力端子から低電位側の低電
位側の電源へ電流を流す素子のみを導通させることによ
って出力端子をV_Hにする。逆に出力端子が最初V_Lより低
い電位の“0"レベル場合には、高電位の電源から出力端
子に電流を流す素子のみを導通させることによって出力
端子をV_Lにすることである。

〔作用〕

上記手段において、出力端子をV_Hより高い電位の“1"
レベルからV_Hにする際には低電位電源側の素子にしか電
流が流れず、出力端子をV_Lより低い電位の“0"レベルか
らV_Lにする際には高電位電源側の素子にしか電流が流れ
ないために、いずれの場合にも貫通電流が流れることは
ない。

また、差動増幅器の一方の入力に基準電位を他方の入
力に出力端子を接続して出力端子の電位をフィードバッ
クさせることができる。このことにより、出力端子の電
位を設定された電位にすることが可能になる。

〔実施例〕

以下、本発明の実施例を図により説明する。第１図
（Ａ）および（Ｂ）はそれぞれ本発明の原理的実施例の
ブロック図と動作波形を示す図である。図において、１
はデータ出力端子、２はVcc電源端子、３はVss電源端
子、４はVcc電源端子２から出力端子１に電流を流して
出力端子１の電位を引き上げるための素子であり、５は
出力端子からVss電源端子３に電流を流して出力端子１
の電位を引きさげるための素子である。また、６は素子
４を駆動する回路であり、７は素子５を駆動するための
回路である。本発明においては、駆動回路６及び７は、
本実施例が第１図（Ｂ）のように動作するように構成さ
れる。すなわち出力端子１が最初V_Hよりも高い電位の
“1"レベルにある場合、素子５を導通させて出力端子を
V_Hにする。また出力端子がV_Lよりも低い電位の“0"レベ
ルにある場合、素子４を導通させて出力端子をV_Lにす
る。この時、出力端子の電位がV_H及びV_Lになると４及び
５の素子の電流がカットされて出力端子の電位が安定す
るような機能を有する。

第２図（Ａ）および（Ｂ）は、本発明の具体的実施例
の回路構成図と動作波形をそれぞれ示したものである。
第２図（Ａ）において、１はデータ出力端子、11,12は
ＮチャネルMOSFET、15、16は差動増幅器、17,18は基準
電圧である。17,18は電子回路を用いて発生させたもの
でもよい。19,20はそれぞれ15,16なる差動増幅器を動作
させるためのスイッチである。第２図（Ｂ）は動作波形
を示しており、同図は内部のV₀，V₁₃，V₁₄の電圧波形、
同図はi_H，i_Lの電流波形を示している。本実施例の動作
を本図を用いて説明する。まずV₀が最初V_Hより高い場
合、差動増幅器のスイッチ19,20がONされると、差動増
幅器16の入力にはV₀−V_H＞０の差動入力が入り、これが
増幅されてV₁₄には高電位になる。一方、差動増幅器15
の入力にはV_L−V_H＜０の差動入力が入るので、V₁₃は接
地電位に保たれる。その結果NMOSFET12のみ電流（i_L）
が流れてV₀の電圧を下げ、やがてV₀とV_Hの電位が一致す
るとV₁₄はほぼ接地電位となりV₀の電位が安定する。一
方、最初V₀がV_Lより小さい場合には、差動入力の符号が
逆になり、V₁₃の電位だけが上昇してNMOSFET11のみの電
流（i_H）が流れV₀の電位を上げ、V₀がV_Lになると電位が
安定することになる。本実施例において、もし先に述べ
た従来例のごとく最終的に定まる電位を一つのある電位
にすると、すなわちV_M＝V_H＝V_Lとした場合には、V₀＝V_M
になった時V₁₃，V₁₄にNMOSFET11及び12をONするに十分
な電位が発生するので、貫通電流が流れたり、回路の不
安定性を引き起こす問題が生じる。したがって本発明で
はV_H＞V_Lとすることが必要条件である。

第３図（Ａ）および（Ｂ）は、それぞれ本発明のより
具体的な実施例による回路図およびその動作を説明する
波形図である。

第３図（Ａ）の回路図において、ドライバ11はＸ系の
アドレス信号X₁，X₂……X_nに応答してワード線Ｗを選択
するワードドライバ、他のドライバ12はＹ系のアドレス
信号Y₁，Y₂……Y_nに応答してデータ線D,を選択するカ
ラム系ドライバ、メモリセル14はワード線Ｗとデータ線
D,とに接続されたSRAMセル、ＮチャネルMOSトランジ
スタM1,M2はカラム系ドライバ12により駆動されること
によってデータ線D,の相補信号をコモンデータ線CDL,
▲▼に伝達するためのトランジスタ、センスアン
プSAはコモンデータ線CDL,▲▼の相補信号を増幅
して相補増幅信号V_D，▲▼を発生する増幅手段、ア
ドレス遷移検出回路13はＸ系のアドレス信号X₁，X₂……
X_nまたはＹ系のアドレス信号Y₁，Y₂……Y_nのレベル変化
に応答して所定期間ハイレベルの制御信号Ｖφを発生す
る発生手段、電源V₁は低めの設定電位V_Lを発生する電
源、電源V₂は高めの設定電位V_Hを発生する電源、電圧比
較器COMP1はその非反転入力＋に低めの設定電位V_Lが印
加され、その反転入力−に出力端子１の出力電圧V₀が印
加されることによってその出力に比較出力V₃を発生する
手段、電圧比較器COMP2はその非反転入力＋に高めの設
定電位V_Hが印加され、その反転入力−に出力端子１の出
力電圧V₀が印加されることによってその出力に比較出力
V₄を発生する手段、インバータINV1は電圧比較器COMP1
の比較出力V₃を反転するための手段、インバータINV2は
アドレス遷移検出回路13よりの制御信号Ｖφを反転する
ための手段、ゲートGATE1はその入力にセンスアンプSA
の増幅信号▲▼が供給されその出力がＮチャネルMO
SトランジスタN42のゲートに接続されたインバータタイ
プの信号伝達手段、ゲートGATW2はその入力にインバー
タINV1の出力信号が供給されその出力がＮチャネルMOS
トランジスタN42のゲートに接続されたインバータタイ
プの信号伝達手段、ゲートGATE3はその入力に電圧比較
器COMP2の比較出力V₄が供給されその出力がＮチャネルM
OSトランジスタN41のゲートに接続されたインバータタ
イプの信号伝達手段、ゲートGATE4はその入力にセンス
アンプSAの増幅信号V_Dが供給されその出力がＮチャネル
MOSトランジスタN41のゲートに接続されたインバータタ
イプの信号伝達手段、ＮチャネルMOSトランジスタN42は
充電電流i_Hを流すことにより出力端子１の出力電圧を上
昇させるための手段、ＮチャネルMOSトランジスタN41は
放電電流i_Lを流すことにより出力端子１の出力電圧を下
降させるための手段である。尚、ゲートGATE1〜GATE4は
黒丸で示した上側制御入力にローレベルが印加され、白
丸で示した下側制御入力にハイレベルが印加された場合
に、入力から出力へのデータ信号伝達が許可された状態
（through）となり、逆の場合はこのデータ信号伝達が
禁止された状態（non−through）となる。

次に第３図（Ｂ）を参照して、第３図（Ａ）の回路の
動作を説明する。時間Ａにおいて、センスアンプSAの出
力からそれぞれハイレベル、ローレベルの相補信号V_D，
▲▼が読み出され、出力端子１の出力信号V₀がハイ
レベルとなっていると仮定すると、COMP1、COMP2の比較
出力V₃、V₄はともにローレベルである。この時、制御信
号Ｖφがローレベルであるため、GATE1,GATE4がthrough
状態、GATE2、GATE3がnon−through状態となっている。
従って、GATE1を介して相補信号▲▼と逆相の信号
がハイレベル電圧V₅としてＮチャネルMOSトランジスタN
42のゲートに供給され、GATE4を介して相補信号V_Dと逆
相の信号がローレベル電圧V₆としてＮチャネルMOSトラ
ンジスタN42のゲートに供給される。しかし、この時、
出力端子１の充電は既に完了しているため、Ｎチャネル
MOSトランジスタN42の充電電流i_Hは零となっている。

Ｘ系のアドレス信号X₁、X₂……X_nまたはＹ系のアドレ
ス信号Y₁、Y₂……Y_nにレベル変化が生じると、時間Ｂで
制御信号Ｖφはローレベルからハイレベルに変化するの
で、GATE1,GATE4がnon−through状態、GATE2,GATE3がth
routh状態となる。従って、インバータINV1とゲートGAT
E2とを介してV₃と同相のローレベル電圧V₅がＮチャネル
MOSトランジスタ42のゲートに供給され、このトランジ
スタ42はオフ状態となる。一方、ゲートGATE3を介してV
₄と逆相のハイレベル電圧V₆がＮチャネルMOSトランジス
タ41のゲートに供給され、このトランジスタ41はオン状
態となる。かくして、このトランジスタ41に放電電流i_L
が流れ始め、出力端子１の出力電圧V₀は低下し始める。

時間Ｂ′で、トランジスタ41による放電によって出力
端子１の出力電圧V₀が高めの設定電位V_Hにほぼ等しい値
まで低下すると、電圧比較器COPM2の比較出力V₄はロー
レベルからハイレベルに変化する。すると、ゲートGATE
3を介して比較出力V₄と逆相のローレベル電圧V₆がＮチ
ャネルMOSトランジスタN41のゲートに供給され、放電電
流i_Lは零となって、出力端子１の出力電圧V₀は高めの設
定電位V_Hにほぼ等しい値に保持される。この保持の間
に、メモリセル14からのデータ読み出しに応答して、セ
ンスアンプSAの相補増幅信号V_D、▲▼はそれぞれロ
ーレベル、ハイレベルに変化する。

時間Ｃで、制御信号Ｖφがローレベルとなると、GATE
1、GATE4がthrough状態、GATE2、GATE3がnon−through
状態となる。従って、ゲートGATE1を介してセンスアン
プSAの増幅信号▲▼と逆相のローレベル電圧V₅がＮ
チャネルMOSトランジスタN42のゲートに供給され、この
トランジスタN42はオフ状態を維持する。一方、ゲートG
ATE4を介してセンスアンプSAの増幅信号V_Dと逆相のハイ
レベル電圧V₆がＮチャネルMOSトランジスタN41のゲート
に供給され、このトランジスタN41はオン状態となる。
すると、このトランジスタN41に放電電流i_Lが流れ始
め、出力端子１の出力電圧V₀は低下し始める。この放電
が完了すると、放電電流i_Lは零となる。尚、出力端子１
の出力電圧V₀が低めの設定電位V_Lとほぼ等しい値まで低
下すると、電圧比較器COPM1の比較１出力V₃はハイレベ
ルに向かって上昇し始める。この出力端子１のローレベ
ル出力電圧V₀は、メモリセル14よりの有効読み出し出力
データとなる。

時間Ｄより前に、Ｘ系のアドレス信号X₁……X_nまたは
Ｙ系のアドレス信号Y₁、Y₂……Y_nに再びレベル変化が生
じると、時間Ｄで制御信号Ｖφはローレベルからハイレ
ベルに変化するので、GATE1、GATE4がnon−through状
態、GATE2、GATE3がthrough状態となる。従って、イン
バータINV1とゲートGATE2とを介してV₃と同相のハイレ
ベル電圧V₅がＮチャネルMOSトランジスタ42のゲートに
供給され、このトランジスタ42はオン状態となる。一
方、ゲートGATE3を介してV₄と逆相のローレベル電圧V₆
がＮチャネルMOSトランジスタ41のゲートに供給され、
このトランジスタ41はオフ状態となる。かくして、この
トランジスタ42に充電電流i_Hが流れ始め、出力端子１の
出力電圧V₀は上昇し始める。

時間Ｄ′で、トランジスタ42による充電によって出力
端子１の出力電圧V₀が低めの設定電位V_Lにほぼ等しい値
まで上昇すると、電圧比較器COPM1の比較出力V₃はハイ
レベルからローレベルに変化する。すると、インバータ
INV1とゲートGATE2を介して比較出力V₃と同相のローレ
ベル電圧V₅がＮチャネルMOSトンジスタN42のゲートに供
給され、充電電流i_Hは零となって、出力端子１の出力電
圧V₀は低めの設定電位V_Lにほぼ等しい値に保持される。
この保持の間に、メモリセル14からのデータ読み出しに
応答して、センスアンプSAの相補増幅信号V_D、▲▼
はそれぞれハイレベル、ローレベルに変化する。

時間Ｅで、制御信号Ｖφがローレベルとなると、GATE
1、GATE4がthrough状態、GATE2、GATE3がnon−through
状態となる。従って、ゲートGATE1を介してセンスアン
プSAの増幅信号▲▼と逆相のハイレベル電圧V₅がＮ
チャネルMOSトランジスタN42のゲートに供給され、この
トランジスタN42はオン状態となる。一方、ゲートとGAT
E4を介してセンスアンプSAの増幅信号V_Dと逆相のローレ
ベル電圧V₆がＮチャネルMOSトランジスタN41のゲートに
供給され、このトランジスタN41はオフ状態となる。す
ると、このトランジスタN42に充電電流i_Hが流れ始め、
出力端子１の出力電圧V₀は上昇し始める。この充電が完
了すると、充電電流i_Hは零となる。尚、出力端子１の出
力電圧V₀が高めの設定電位V_Hとほぼ等しい値まで上昇す
ると、電圧比較器COPM2の比較出力V₄はローレベルに向
かって低下し始める。この出力端子１のハイレベル出力
電圧V₀は、メモリセル14よりの有効読み出し出力データ
となる。

以上説明したように、第３図（Ａ）および（Ｂ）の実
施例においては、出力端子１の出力電圧V₀がハイレベル
からローレベルに変化する際に一度高めの設定電位V_Hに
保持された後最終的にローレベルになるので、大きな放
電電流i_Lが急激に流れることが防止され、また出力端子
１の出力電圧V₀がローレベルからハイレベルに変化する
際に一度低めの設定電位V_Lに保持された後最終的にハイ
レベルになるので、大きな充電電流i_Hが急激に流れるこ
とが防止される。

第４図は、第３図（Ａ）の回路の電圧比較器COPM1、C
OPM2、インバータINV1、INV2、ゲートGATE1〜GATE4をＰ
およびＮチャネルOSトランジスで具体的に構成するとと
もに、必要な時以外は電圧V₁、V₂、V₃、V₄を零電圧とし
て無駄な電力消費を削減した改良型の実施例回路を示し
ている。

第５図は、第４図の実施例回路の動作を示したもので
ある。

時間ＡではV_Dが“High"、▲▼が“Low"となって
いる。まず、制御信号Ｖφ。がローレベルであるため、
ＰチャネルMOSトランジスタP2とＮチャネルMOSトランジ
スタN6から構成されたインバータの出力は“High"とな
るので、基準電圧発生回路（N1〜N5、P1）のＰチャネル
MOSトランジスタP1、ソースフォロワ回路（N11,N12）の
ＮチャネルMOSトランジスタN11、ソースフォロワ回討
（N13,N14）のＮチャネルMOSトランジスタN13、差動増
幅器（N21,N22,P21,P22,P25）のＰチャネルMOSトランジ
スタP25,差動増幅器（N23,N24,P23,P24,P26）のＰチャ
ネルMOSトランジスタP26は全て非導通となるので、ソー
スフォロワ出力V₁，V₂および差動幅器の出力V₃，V₄はす
べて接地電圧となり、ＰチャネルMOSトランジスタP27と
ＮチャネルMOSトランジスタN27から構成されたインバー
タの出力は“High"となる。この時、▲▼が“Lo
w"、Ｖφが“Low"であるため、マルチプレクサのＰチャ
ネルMOSトランジスタP36,P38が導通しており、このマル
チプレクサの出力V₅は“High"となっている。また、V_D
が“High"、ＰチャネルMOSトランジスタP2とＮチャネル
MOSトランジスタN6から構成されたインバータの出力が
“High"であるため、マルチプレクサのＮチャネルMOSト
ランジスタN33,N34が導通しており、このマルチプレク
サの出力V₆は“Low"となっている。従って、出力端子１
の出力電圧V₀は“High"となっているが、この出力端子
１の負荷容量は既に充電が完了しているので、出力のＮ
チャネルMOSトランジスタの電流i_Hは零となっている。

時間Ｂで、制御信号Ｖφがローレベルからハイレベル
に変化すると、ＰチャネルMOSトランジスタP2とＮチャ
ネルMOSトランジスタN6から構成されたインバータの出
力は“Low"となるので、基準電圧発生回路（N1〜N5、P
1）のＰチャネルMOSトランジスタP1、ソースフォロワ回
路（N11,N12）のＮチャネルMOSトランジスタN11、ソー
スフォロワ回路（N13,N14）のＮチャネルMOSトランジス
タN13、差動増幅器（N21,N22,P21,P25）のＰチャネルMO
SトランジスタP25、差動増幅器（N23,N24,P23,P24,P2
6）のＰチャネルMOSトランジスタP26は全て導通状態と
なる。従って、ソースフォロワ出力V₁は低めの設定電位
V_Lとなり、他のソースフォロワ出力V₂は高めの設定電位
V_Hとなる。この時、出力端子１の出力電圧V₀はこれらの
設定電位V_L、V_Hよりはるかに高い値のため、差動増幅器
の出力V₃、V₄は接地電圧を保持し、ＰチャネルMOSトラ
ンジスタP27とＮチャネルMOSトランジスタN27から構成
されたインバータの出力は“High"となっている。この
時、制御信号Ｖφがハイレベルとなっており、Ｐチャネ
ルMOSトランジスタP2とＮチャネルMOSトランジスタN6か
ら構成されたインバータの出力が“Low"であるため、マ
ルチプレクサのＮチャネルMOSトランジスタN35,37が導
通状態、他のマルチプレクサのＰチャネル出力V₅、V₆は
それぞれ“Low"、“High"に変化する。従って、出力の
ＮチャネルMOSトランジスタN42、N41はそれぞれ非導通
状態、導通状態となって、ＮチャネルMOSトランジスタN
41に放電電流i_Lが流れ、出力端子１の出力電圧V₀が低下
し始める。低下中の出力端子１の出力電圧V₀が高めの設
定電位V₂に近くなると、差動増幅器のＰチャネルMOSト
ランジスタP22が導通を開始し、この差動増幅器の出力V
₄も“High"に向かって急激に上昇を開始する。従って、
マルチプレクサのＰチャネルMOSトランジスタP31が非導
通状態となって、このマルチプレクサの出力V₆も“Low"
に変化し、ＮチャネルMOSトランジスタN41の放電電流i_L
の零となり、出力端子１の出力電圧V₀が高めの設定電位
V₂（V_H）にほぼ等しく設定される。

時足Ｃにおいて、制御信号Ｖφがハイレベルからロー
レベルに変化し、V_Dが“High"から“Low"、▲▼が
“Low"から“High"に変化するので、ＰチャネルMOSトラ
ンジスタP2とＮチャネルMOSトランジスタN6から構成さ
れたインバータの出力は“High"となり、基準電圧発生
回路（N1〜N5、P1）のＰチャネルMOSトランジスタP1、
ソースフォロワ回路（N11,N12）のＮチャネルMOSトラン
ジスタ11、ソースフォロワ回路（N13,N14）のＮチャネ
ルMOSトランジスタN13、差動増幅器（N21,N22,P21,P2
5）のＰチャネルMOSトランジスタP25、差動増幅器（N2
3,N24,P23,P24,P26）のＰチャネルMOSトランジスタP26
は全て非導通となるので、ソースフォロワ出力V₁，V₂お
よび差動増幅器の出力V₃，V₄はすべと接地電圧となる。
また、V_DおよびＶφが“Low"であることによって、マル
チプレクサのＰチャネルMOSトランジスタp33,P34が導通
状態となって、このマルチプレクサの出力V₆は“High"
となる。従って、出力のＮチャネルMOSトランジスタN41
が導通状態となることによって、放電電流i_Lが流れ始め
出力端子１の出力電圧V₀が低下する。尚、出力端子１の
出力電圧V₀が接地電位まで低下すると、ＮチャネルMOS
トランジスタN41に流れる放電電流i_Lは零となる。

時間ＤでＶφが“Low"から“High"に変化すると、Ｐ
チャネルMOSトランジスタP2とＮチャネルMOSトランジス
タN6から構成されたインバータの出力は“Low"となるの
で、基準電圧発生回路（N1〜N5、P1）のＰチャネルMOS
トランジスタP1、ソースフォロワ回路（N11,N12）のＮ
チャネルMOSトランジスタN11、ソースフォロワ回路（N1
3、N14）のＮチャネルMOSトランジスタN13、差動増幅器
（N21,N22,P21,P22,P25）のＰチャネルMOSトランジスタ
P25、差動増幅器（N23,N24,P23,P24,P26）のＰチャネル
MOSトランジスタP26は全て導通状態となる。従って、ソ
ースフォロワ出力V₁は低めの設定電位V_Lとなり、他のソ
ースフォロワ出力V₂は高めの設定電位V_Hとなる。この
時、出力端子１の出力電圧V₀はこれらの設定電位V_L、V_H
よりはるかに低い値となり、差動増幅器のＰチャネルMO
SトランジスタP22,P24は導通状態となり、差動増幅器の
出力V₃、V₄は接地電圧から急激に“High"に上昇する。
従って、インバータ（P27,N27）の出力は“Low"となっ
て、マルチプレクサのＰチャネルMOSトランジスタP35,P
37が導通状態となる。かくして、このマルチプレクサの
出力V₅は“High"となって、出力のＮチャネルMOSトラン
ジスタN42に充電電流i_Hが流れ始め、出力端子１の出力
電圧V₀が接地電位から“High"に向かって上昇し始め
る。出力端子１の出力電圧V₀が設定電位V₁（V_L）に向か
って上昇すると、差動増幅器の出力V₃は急激に“Low"に
低下し始め、インバータ（P27,N27）の出力は“High"と
なる。従って、マルチプレクサのＮチャネルMOSトラン
ジスタN35、N37が導通状態となって、このマルチプレク
サの出力V₅が“Low"、出力のＮチャネルMOSトランジス
タN42の充電電流i_Hが零となって、出力端子１の出力電
圧V₀は低めの設定電位V₁（V_L）に保持される。

一方、差動増幅器のＰチャネルMOSトランジスタP21の
ゲートには高めの設定電位V₂（V_H）が印加され、他のＰ
チャネルMOSトランジスタP22のゲートには低めの設定電
位V₁（V_L）と等しい出力端子１の出力電圧V₀が印加され
ているので、ＰチャネルMOSトランジスタP22が導通し、
この差動増幅器の出力V₄は“High"に固定され、マルチ
プレクサのＮチャネルMOSトランジスタN31が導通する。
一方、“High"のＶφによって、このマルチプレクサの
出力V₆が“Low"となって、出力のＮチャネルMOSトラン
ジスタN41には放電電流i_Lが流れない。

一方、時間Ｅにおいて、Ｖφが“High"から“Low"に
変化すると、ＰチャネルMOSトランジスタP1,P25,P26お
よびＮチャネルMOSトランジスタN11,N12が全て非導通と
なって、V₁，V₂，V₃，V₄は“Low"となる。これと、ほぼ
同等にV_Dが“Low"から“High"、▲▼が“High"から
“Low"に変化するので、マルチプレクサのＰチャネルMO
SトランジスタP36,38が導通して、このマルチプレクサ
の出力V₅が“High"となる。従って、出力のＮチャネルM
OSトランジスタN42に充電電流i_Hが流れ、出力端子１の
出力電圧V₀が上昇する。この出力端子１の充電が完了す
ると、ＮチャネルMOSトランジスタN42に流れる充電電流
i_Hは零となる。

第６図は本発明の変形実施例を示したものである。本
発明は以前の実施例のように出力MOSをNMOSFETだけでな
く、本図のようにNMOSFETとPMOSFETを組み合わせたCMOS
FETの場合でも適用可能である。この場合は第２図の実
施例と比べて15の差動増幅器の入力の符号が逆になるこ
とが特徴である。

第７図は本発明をバイポーラトランジスタの出力段を
持つ回路に適用した変形実施例であるが、この場合、1
5,16なる差動増幅はバイポーラトランジスタ又は、MOSF
ET又はその複合した回路であってもよい。

〔発明の効果〕

以上述べたように、本発明によれば、貫通電流を流す
ことなく、出力電圧を設定した電位にすることができる
ため、低ノイズ、高速のデータ出力回路を実現すること
ができる。この時、ノイズは従来の方法の約1/2、デー
タ出力速度は従来の方法の約３倍の効果がある。

【図面の簡単な説明】

第１図（Ａ）および（Ｂ）は本発明の原理的実施例のブ
ロック図と動作波形とをそれぞれ示し、第２図（Ａ）お
よび（Ｂ）は本発明の具体的実施例のブロック図と動作
波形とをそれぞれ示し、第３図（Ａ）および（Ｂ）は本
発明のより具体的な実施例のブロック図と動作波形とを
それぞれ示し、第４図および第５図は本発明の改良型の
実施例のブロック図と動作波形とをそれぞれ示し、第６
図および第７図はそれぞれ本発明の変形実施例のブロッ
ク図を示す。１……データ出力端子、２……Vcc電源端子、３……Vcc
電源端子、4,5……半導体素子、6,7……制御手段。

Claims

(57)【特許請求の範囲】

【請求項１】半導体集積回路であって、（１）データ出力端子と；（２）制御入力端子を有するとともに、その出力電流経
路が第１動作電位点と上記データ出力端子との間に接続
された第１半導体素子と；（３）制御入力端子を有するとともに、その出力電流経
路が上記データ出力端子と第２動作電位点との間に接続
された第２半導体素子と；（４）上記第１半導体素子の上記制御入力に接続された
第１制御手段と；（５）上記第２半導体素子の上記制御入力に接続された
第２制御手段と；（６）第１の所定電圧を発生する第１発生手段と；（７）上記第１の所定電圧より高い第２の所定電圧を発
生する第２発生手段とを具備してなり、上記データ出力端子の電圧が上記第２の所定電圧より高
い場合に、上記第１制御手段の出力は上記第１半導体素
子の上記出力電流経路に流れる電流を実質的に零とする
如く上記第１半導体素子の上記制御入力を制御し、上記
第２制御手段の出力は上記第２半導体素子の上記出力電
流経路に第２の所定の電流が流れる如く上記第２半導体
素子の上記制御入力を制御して、上記データ出力端子の
上記電圧を上記第２の所定電圧と実質的に等しい電圧ま
で低下せしめ、上記データ出力端子の電圧が上記第１の所定電圧より低
い場合に、上記第１制御手段の出力は上記第１半導体素
子の上記出力電流経路に第１の所定の電流が流れる如く
上記第１半導体素子の上記制御入力を制御し、上記第２
制御手段の出力は上記第２半導体素子の上記出力電流経
路に流れる電流を実質的に零とする如く上記第２半導体
素子の上記制御入力を制御して、上記データ出力端子の
上記電圧を上記第１の所定電圧と実質的に等しい電圧ま
で上昇せしめることを特徴とする半導体発積回路。
【請求項２】請求項１記載の半導体集積回路あって、上記第１制御手段は上記データ出力端子の電圧と上記第
１の所定電圧とを比較する電圧比較を実行し、上記第２制御手段は上記データ出力端子の電圧と上記第
２の所定電圧とを比較する電圧比較を実行することを特
徴とする半導体集積回路。
【請求項３】請求項２記載の半導体集積回路であって、（８）上記第１半導体素子の上記制御入力端子に第１の
信号を伝達するための第１ゲート手段と；（９）上記第１半導体素子の上記制御入力端子に上記第
１制御手段の上記出力を伝達するための第２ゲート手段
と；（10）上記第２半導体素子の上記制御入力端子に上記第
２制御手段の上記出力を伝達するための第３ゲート手段
と；（11）上記第２半導体素子の上記制御入力端子に上記第
１の信号と逆相の第２の信号を伝達するための第４ゲー
ト手段とをさらに具備してなることを特徴とする半導体
集積回路。
【請求項４】請求項３記載の半導体集積回路であって、上記第１と第２の信号は半導体集積回路中のメモリセル
から読み出された相補信号であることを特徴とする半導
体集積回路。
【請求項５】請求項４記載の半導体集積回路であって、（12）アドレス信号に応答して上記半導体集積回路中の
上記メモリセルをアクセスするためのアドレス選択手段
と；（13）上記アドレス信号の変化に応答して所定期間に所
定のレベルを有する制御パルスを発生するアドレス遷移
検検出手段とをさらに具備してなり、上記制御パルスが上記所定のレベルの間に上記第２と第
３ゲート手段の信号伝達を許可する一方、上記第１と第
４ゲート手段の信号伝達を禁止すること半導体集積回
路。