JP3852447B2 - 出力回路及びそれを内蔵する半導体集積回路 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000006243 chemical reaction Methods 0.000 claims description 50
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 17
- 230000003139 buffering effect Effects 0.000 claims description 2
- 230000002194 synthesizing effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 18
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 9
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 9
- 101150110971 CIN7 gene Proteins 0.000 description 8
- 101150110298 INV1 gene Proteins 0.000 description 8
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 8
- 101150070189 CIN3 gene Proteins 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 5
- 102100036285 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Human genes 0.000 description 2
- 101000875403 Homo sapiens 25-hydroxyvitamin D-1 alpha hydroxylase, mitochondrial Proteins 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- H03K—PULSE TECHNIQUE
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- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
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- H—ELECTRICITY
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- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
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Description
この負帰還回路は、第1のMOSトランジスタのドレインと第2のMOSトランジスタのドレインとの接続点に第1の端子が接続された受動素子と、受動素子の第2の端子から供給される信号をバッファするバッファ回路とを含むようにしても良い。
この負帰還回路は、第1のMOSトランジスタのドレインと第2のMOSトランジスタのソースとの接続点に第1の端子が接続された受動素子と、受動素子の第2の端子から供給される信号を反転するインバータとを含むようにしても良い。
さらに、本発明に係る半導体集積回路は、上記のいずれかの信号出力回路を内蔵している。
図1は、本発明の第1の実施形態に係る出力回路の構成を示す図である。出力回路10は、ゲートに駆動信号が供給されるNチャネルトランジスタQN10と、トランジスタQN10に直列接続されたPチャネルトランジスタQP10と、トランジスタQP10及びQN10のドレインに接続された出力端子及びプロテクションデバイス101と、プロテクションデバイス101を介して出力回路10の出力信号が供給されるバッファ回路102とを含んでいる。なお、バッファ回路102は、直列に接続された2段のインバータによって構成される。
図3は、本発明の第2の実施形態に係る出力回路の構成を示す図である。この出力回路は、ゲートに駆動信号が供給されるPチャネルトランジスタQP10と、トランジスタQP10に直列接続されたNチャネルトランジスタQN10と、トランジスタQP10及びQN10のドレインに接続された出力端子及びプロテクションデバイス101と、プロテクションデバイス101を介して出力回路の出力信号が供給されるバッファ回路102とを含んでいる。
図5は、本発明の第3の実施形態に係る出力回路の構成を示す図である。この出力回路は、ゲートに駆動信号が供給されるNチャネルトランジスタQN10と、トランジスタQN10に直列接続されたNチャネルトランジスタQN20と、トランジスタQN10のドレイン及びトランジスタQN20のソースに接続された出力端子及びプロテクションデバイス101と、プロテクションデバイス101を介して出力回路の出力信号が供給されるインバータ103とを含んでいる。
図6は、本発明の第4の実施形態に係る出力回路の構成を示す図である。この出力回路は、ゲートに駆動信号が供給されるPチャネルトランジスタQP10と、トランジスタQP10に直列接続されたPチャネルトランジスタQP20と、トランジスタQP10のドレイン及びトランジスタQP20のソースに接続された出力端子及びプロテクションデバイス101と、プロテクションデバイス101を介して出力回路の出力信号が供給されるインバータ103とを含んでいる。
図7は、本発明の第5の実施形態に係る出力回路の構成を示す図である。この差動信号出力回路は、先に説明したシングル構成の出力回路を2つ用いることにより、差動信号を入力して差動信号を出力するようにしたものである。
図8に示す差動信号出力回路には、インバータ104及び105と、図1に示す第1の実施形態に係る出力回路10が2つ含まれている。インバータ104は、入力信号A1を反転して駆動信号A2を生成し、インバータ105は、駆動信号A2を反転して駆動信号A3を生成する。
駆動信号A2は、インバータINV2に供給されており、インバータINV2は、この駆動信号A2を反転した駆動信号A3を出力する。なお、本実施形態においては、駆動信号A3は、ローレベル〜ハイレベルの間で変化する。
図10に示すように、時刻t0において入力信号A1がローレベルからハイレベルに変化すると、インバータINV1が出力する駆動信号A2は、所定の遅延時間の後、ハイレベルからローレベルに変化する。駆動信号A2がハイレベルからローレベルに変化すると、シングルエンド・センスアンプ2が出力する信号A4は、低電位側の電源電位VSSより高電位である第1のレベルから、第1のレベルより高電位であり且つ高電位側の電源電位VDDより低電位である第2のレベルに変化する。
VDD2>VDD1 …(1)
とすれば、差動信号出力回路31は、昇圧回路としての機能を有することになる。例えば、電源電位VSSを0V、電源電位VDD1を1.8V、電源電位VDD2を2.5Vとすれば、1.8Vレベルの入力信号D1に基づいて、2.5Vレベルの第1の出力信号D8及び第2の出力信号D8バーを出力することが可能となる。
VDD1>VDD2 …(2)
とすれば、差動信号出力回路31は、降圧回路としての機能を有することになる。例えば、電源電位VSSを0V、電源電位VDD2を1.8V、電源電位VDD1を2.5Vとすれば、2.5Vレベルの入力信号D1に基づいて、1.8Vレベルの第1の出力信号D8及び第2の出力信号D8バーを出力することが可能となる。
VDD3>VDD2>VDD1 …(3)
とすれば、差動信号出力回路41は、昇圧回路としての機能を有することになる。この差動信号出力回路41は、先に説明した差動信号出力回路31(図13参照)と比較して、入力信号E1と第1の出力信号E8及び第2の出力信号E8バーとの電位差が大きい場合に特に有効である。
VDD1>VDD2>VDD3 …(4)
とすれば、差動信号出力回路41は、降圧回路としての機能を有することになる。この差動信号出力回路41は、先に説明した差動信号出力回路31(図13参照)と比較して、入力信号E1と第1の出力信号E8及び第2の出力信号E8バーとの電位差が大きい場合に特に有効である。
Claims (11)
- 駆動信号に基づいて、一対の差動信号を構成する第1及び第2の出力信号を出力するための出力回路であって、
第1及び第2の電源電位から電力の供給を受けて動作し、前記駆動信号を反転して反転駆動信号を出力する反転回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記駆動信号を所定のレベルの信号に変換する第1の信号レベル変換回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記反転駆動信号を所定のレベルの信号に変換する第2の信号レベル変換回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記第1の信号レベル変換回路から出力される駆動信号と前記第2の信号レベル変換回路から出力される反転駆動信号との差に応じた第1の極性の信号を出力する第1の差動回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記第2の信号レベル変換回路から出力される反転駆動信号と前記第1の信号レベル変換回路から出力される駆動信号との差に応じた第1の極性と反対の第2の極性の信号を出力する第2の差動回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記第1の差動回路から出力される第1の極性の信号に基づいて第1の出力信号を生成する第1の出力信号生成回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記第2の差動回路から出力される第2の極性の信号に基づいて第2の出力信号を生成する第2の出力信号生成回路と、
を具備する出力回路。 - 駆動信号に基づいて、一対の差動信号を構成する第1及び第2の出力信号を出力するための出力回路であって、
第1及び第2の電源電位から電力の供給を受けて動作し、前記駆動信号を反転して反転駆動信号を出力する反転回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記駆動信号を所定のレベルの信号に変換する第1の信号レベル変換回路と、
第1及び第3の電源電位から電力の供給を受けて動作し、前記反転駆動信号を所定のレベルの信号に変換する第2の信号レベル変換回路と、
第1及び第4の電源電位から電力の供給を受けて動作し、前記第1の信号レベル変換回路から出力される駆動信号と前記第2の信号レベル変換回路から出力される反転駆動信号との差に応じた第1の極性の信号を出力する第1の差動回路と、
第1及び第4の電源電位から電力の供給を受けて動作し、前記第2の信号レベル変換回路から出力される反転駆動信号と前記第1の信号レベル変換回路から出力される駆動信号との差に応じた第1の極性と反対の第2の極性の信号を出力する第2の差動回路と、
第1及び第4の電源電位から電力の供給を受けて動作し、前記第1の差動回路から出力される第1の極性の信号に基づいて第1の出力信号を生成する第1の出力信号生成回路と、
第1及び第4の電源電位から電力の供給を受けて動作し、前記第2の差動回路から出力される第2の極性の信号に基づいて第2の出力信号を生成する第2の出力信号生成回路と、
を具備する出力回路。 - 前記第3の電源電位が前記第2の電源電位より高電位であり、前記第4の電源電位が前記第3の電源電位より高電位である、請求項2記載の出力回路。
- 前記第3の電源電位が前記第2の電源電位より低電位であり、前記第4の電源電位が前記第3の電源電位より低電位である、請求項2記載の出力回路。
- 駆動信号に基づいて、一対の差動信号を構成する第1及び第2の出力信号を出力するための出力回路であって、
前記駆動信号を反転して反転駆動信号を出力する反転回路と、
前記駆動信号を所定のレベルの信号に変換する第1の信号レベル変換回路と、
前記反転駆動信号を所定のレベルの信号に変換する第2の信号レベル変換回路と、
前記第1の信号レベル変換回路から出力される駆動信号と前記第2の信号レベル変換回路から出力される反転駆動信号との差に応じた第1の極性の信号を出力する第1の差動回路と、
前記第2の信号レベル変換回路から出力される反転駆動信号と前記第1の信号レベル変換回路から出力される駆動信号との差に応じた第1の極性と反対の第2の極性の信号を出力する第2の差動回路と、
前記第1の差動回路から出力される第1の極性の信号に基づいて第1の出力信号を生成する第1の出力信号生成回路と、
前記第2の差動回路から出力される第2の極性の信号に基づいて第2の出力信号を生成する第2の出力信号生成回路と、
を具備する出力回路であって、前記第1及び第2の信号レベル変換回路の各々が、
ゲートに前記駆動信号又は前記反転駆動信号が印加されドレインから信号を出力する第1の型の第1のMOSトランジスタと、
ゲートに第2の駆動信号が印加されドレインから信号を出力する第2の型の第2のMOSトランジスタと、
前記第1のMOSトランジスタのドレインから出力される信号と前記第2のMOSトランジスタのドレインから出力される信号とを合成して得られる信号を前記第2のMOSトランジスタのゲートに負帰還させることにより、前記第2の駆動信号を生成して前記第2のMOSトランジスタの動作点を制御する負帰還回路と、
を含む、前記出力回路。 - 前記負帰還回路が、
前記第1のMOSトランジスタのドレインと前記第2のMOSトランジスタのドレインとの接続点に第1の端子が接続された受動素子と、
前記受動素子の第2の端子から供給される信号をバッファするバッファ回路と、
を含む、請求項5記載の出力回路。 - 駆動信号に基づいて、一対の差動信号を構成する第1及び第2の出力信号を出力するための出力回路であって、
前記駆動信号を反転して反転駆動信号を出力する反転回路と、
前記駆動信号を所定のレベルの信号に変換する第1の信号レベル変換回路と、
前記反転駆動信号を所定のレベルの信号に変換する第2の信号レベル変換回路と、
前記第1の信号レベル変換回路から出力される駆動信号と前記第2の信号レベル変換回路から出力される反転駆動信号との差に応じた第1の極性の信号を出力する第1の差動回路と、
前記第2の信号レベル変換回路から出力される反転駆動信号と前記第1の信号レベル変換回路から出力される駆動信号との差に応じた第1の極性と反対の第2の極性の信号を出力する第2の差動回路と、
前記第1の差動回路から出力される第1の極性の信号に基づいて第1の出力信号を生成する第1の出力信号生成回路と、
前記第2の差動回路から出力される第2の極性の信号に基づいて第2の出力信号を生成する第2の出力信号生成回路と、
を具備する出力回路であって、前記第1及び第2の信号レベル変換回路の各々が、
ゲートに前記駆動信号又は前記反転駆動信号が印加されドレインから信号を出力する第1のMOSトランジスタと、
ゲートに第2の駆動信号が印加されソースから信号を出力する第2のMOSトランジスタと、
前記第1のMOSトランジスタのドレインから出力される信号と前記第2のMOSトランジスタのソースから出力される信号とを合成して得られる信号を反転して前記第2のMOSトランジスタのゲートに負帰還させることにより、前記第2の駆動信号を生成して前記第2のMOSトランジスタの動作点を制御する負帰還回路と、
を含む、前記出力回路。 - 前記負帰還回路が、
前記第1のMOSトランジスタのドレインと前記第2のMOSトランジスタのソースとの接続点に第1の端子が接続された受動素子と、
前記受動素子の第2の端子から供給される信号を反転するインバータと、
を含む、請求項7記載の出力回路。 - 前記第1及び第2の差動回路の各々が、カレントミラー型差動増幅回路を含む、請求項1〜8のいずれか1項記載の出力回路。
- 前記第1及び第2の出力信号生成回路の各々が、インバータを含む、請求項1〜8のいずれか1項記載の出力回路。
- 請求項1〜10のいずれか1項記載の出力回路を内蔵する半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004011396A JP3852447B2 (ja) | 2003-06-03 | 2004-01-20 | 出力回路及びそれを内蔵する半導体集積回路 |
US10/859,450 US7057438B2 (en) | 2003-06-03 | 2004-06-02 | Output circuit and semiconductor integrated circuit incorporating it therein |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003158252 | 2003-06-03 | ||
JP2004011396A JP3852447B2 (ja) | 2003-06-03 | 2004-01-20 | 出力回路及びそれを内蔵する半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005020699A JP2005020699A (ja) | 2005-01-20 |
JP3852447B2 true JP3852447B2 (ja) | 2006-11-29 |
Family
ID=33566722
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004011396A Expired - Lifetime JP3852447B2 (ja) | 2003-06-03 | 2004-01-20 | 出力回路及びそれを内蔵する半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7057438B2 (ja) |
JP (1) | JP3852447B2 (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012118874A2 (en) * | 2011-03-03 | 2012-09-07 | Thomson Licensing | Apparatus and method for processing a radio frequency signal |
US9019005B2 (en) * | 2012-06-28 | 2015-04-28 | Infineon Technologies Ag | Voltage regulating circuit |
US9906215B2 (en) * | 2014-02-06 | 2018-02-27 | Hitachi Automotive Systems, Ltd. | Load-driving circuit |
US9966935B2 (en) * | 2015-02-25 | 2018-05-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Latch circuit and method of operating the latch circuit |
JP7206713B2 (ja) * | 2018-09-06 | 2023-01-18 | セイコーエプソン株式会社 | 回路装置、発振器、電子機器及び移動体 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2753315B2 (ja) | 1988-03-23 | 1998-05-20 | 株式会社日立製作所 | 半導体集積回路 |
US5115151A (en) * | 1990-06-08 | 1992-05-19 | Western Digital Corporation | Triple comparator circuit |
WO1991020130A1 (en) | 1990-06-20 | 1991-12-26 | Oki Electric Industry Co., Ltd. | Output buffer circuit |
JP3142416B2 (ja) | 1993-05-14 | 2001-03-07 | 富士通株式会社 | 半導体集積回路 |
KR950002084B1 (ko) * | 1992-12-16 | 1995-03-10 | 현대전자산업주식회사 | 고전압 노이즈 감소용 데이타 출력 버퍼회로 |
JP3140605B2 (ja) | 1993-04-28 | 2001-03-05 | 富士通株式会社 | 出力バッファ回路 |
US5608796A (en) * | 1995-02-10 | 1997-03-04 | Lucent Technologies Inc. | Balanced phase splitting circuit |
JPH08307236A (ja) | 1995-05-08 | 1996-11-22 | Hitachi Ltd | ドライブ装置とこのドライブ装置を用いた半導体装置 |
US5661395A (en) * | 1995-09-28 | 1997-08-26 | International Business Machines Corporation | Active, low Vsd, field effect transistor current source |
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JP4407881B2 (ja) | 2002-10-16 | 2010-02-03 | ローム株式会社 | バッファ回路及びドライバic |
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-
2004
- 2004-01-20 JP JP2004011396A patent/JP3852447B2/ja not_active Expired - Lifetime
- 2004-06-02 US US10/859,450 patent/US7057438B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US7057438B2 (en) | 2006-06-06 |
JP2005020699A (ja) | 2005-01-20 |
US20050007174A1 (en) | 2005-01-13 |
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Legal Events
Date | Code | Title | Description |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051209 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060331 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060530 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060721 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060815 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060828 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090915 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100915 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110915 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120915 Year of fee payment: 6 |