JP7206713B2 - 回路装置、発振器、電子機器及び移動体 - Google Patents

Description

本発明は、回路装置、発振器、電子機器及び移動体等に関する。

差動の出力信号を出力する出力回路の従来技術としては、例えば特許文献１に開示される技術がある。この出力回路は、入力される差動信号を増幅して出力する差動出力部と、差動出力部に電流を供給する電流源部と、差動出力部に接続される負荷抵抗部と、電流源部の電流値及び負荷抵抗部の抵抗値を設定する制御部を有する。そして出力回路は、差動信号を異なるインターフェースレベルの出力信号に変換して平衡伝送する。

特開２００７－３２４７９９号公報

特許文献１の出力回路では、電流源部の電流値及び負荷抵抗部の抵抗値を制御部によって設定することで、それぞれのインターフェースの規格に準拠したレベルの差動信号を出力している。しかしながら、回路面積の増加を抑えながら多様なインターフェースに対応するという技術的観点については、開示も示唆もなされていなかった。

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。

本発明の一態様は、差動出力信号を構成する第１の出力信号が出力される第１の出力信号線と、前記差動出力信号を構成する第２の出力信号が出力される第２の出力信号線と、前記第１の出力信号線及び前記第２の出力信号線に接続される差動入力差動出力の第１～第ｎの出力ドライバー（ｎは２以上の整数）と、を含み、第１のモードにおいて、前記第１～第ｎの出力ドライバーのうちのｉ個の出力ドライバー（ｉは１≦ｉ≦ｎとなる整数）が、差動入力信号を構成する第１の入力信号及び第２の入力信号に基づいて前記第１の出力信号線及び前記第２の出力信号線を駆動し、第２のモードにおいて、前記第１～第ｎの出力ドライバーのうちのｊ個の出力ドライバー（ｊは１≦ｊ≦ｎでありｊ≠ｉとなる整数）が、前記第１の入力信号及び前記第２の入力信号に基づいて前記第１の出力信号線及び前記第２の出力信号線を駆動する回路装置に関係する。

本実施形態の回路装置の構成例。 ＬＶＤＳの出力ドライバーの説明図。 ＰＥＣＬの出力ドライバーの説明図。 ＨＣＳＬの出力ドライバーの説明図。 ＣＭＯＳの出力ドライバーの説明図。 ＬＶＤＳの差動出力信号の信号波形例。 ＰＥＣＬの差動出力信号の信号波形例。 ＨＣＳＬの差動出力信号の信号波形例。 ＬＶＤＳの動作モードでの回路装置の動作説明図。 ＰＥＣＬの動作モードでの回路装置の動作説明図。 ＨＣＳＬの動作モードでの回路装置の動作説明図。 ＣＭＯＳの動作モードでの回路装置の動作説明図。 回路装置の詳細な構成例。 出力ドライバーの第１の配置構成例。 出力ドライバーの第２の配置構成例。 出力ドライバーの他の配置構成例。 出力ドライバーの他の配置構成例。 出力ドライバーの他の配置構成例。 出力ドライバーの他の配置構成例。 出力ドライバーの他の配置構成例。 出力ドライバーの他の配置構成例。 出力ドライバー及び制御ブロックの詳細な構成例。 出力ドライバー及び制御ブロックのレイアウト配置例。 発振器の構成例。 電子機器の構成例。 移動体の構成例。

以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。

１．回路装置の構成
図１に本実施形態の回路装置２０の構成例を示す。回路装置２０は、差動出力信号を構成する出力信号ＯＵＴが出力される出力信号線ＬＱ１と、差動出力信号を構成する出力信号ＯＵＴＸが出力される出力信号線ＬＱ２と、出力ドライバーＤＲ１～ＤＲｎを含む。出力信号ＯＵＴ、出力信号ＯＵＴＸ、出力信号線ＬＱ１、出力信号線ＬＱ２は、各々、第１の出力信号、第２の出力信号、第１の出力信号線、第２の出力信号線である。出力信号ＯＵＴと出力信号ＯＵＴＸは差動出力信号を構成しており、平衡伝送される信号である。例えば出力信号ＯＵＴは正極性側の信号であり、出力信号ＯＵＴＸは負極性側の信号である。ここでＸは負論理であることを示している。出力信号線ＬＱ１、ＬＱ２は、回路装置２０の信号配線であり、例えばアルミ層などの導電層で形成される配線である。出力信号線ＬＱ１、ＬＱ２は、例えば回路装置２０のパッドである外部出力端子に接続される。

出力ドライバーＤＲ１～ＤＲｎは第１～第ｎの出力ドライバーである。ここでｎは２以上の整数である。出力ドライバーＤＲ１～ＤＲｎは、出力信号線ＬＱ１、ＬＱ２に接続される差動入力差動出力のドライバーである。出力ドライバーＤＲ１～ＤＲｎには、入力信号ＩＮ、入力信号ＩＮＸの入力が可能になっている。入力信号ＩＮ、入力信号ＩＮＸは、各々、第１の入力信号、第２の入力信号であり、平衡伝送される信号である。例えば入力信号ＩＮは正極性側の信号であり、入力信号ＩＮＸは負極性側の信号である。例えば複数の出力ドライバーであるＤＲ１～ＤＲｎは、出力信号線ＬＱ１、ＬＱ２に共通接続されている。そして出力ドライバーＤＲ１～ＤＲｎは、入力信号ＩＮ、ＩＮＸをバッファリングした信号を出力信号ＯＵＴ、ＯＵＴＸとして出力する。具体的には出力ドライバーＤＲ１～ＤＲｎは、例えばＶＤＤ～ＶＳＳの電圧振幅範囲の入力信号ＩＮ、ＩＮＸを、後述するＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ又はＣＭＯＳなどの各種のインターフェースに対応する信号波形に変換した信号を、出力信号ＯＵＴ、ＯＵＴＸとして出力する。

例えば出力ドライバーＤＲ１～ＤＲｎは、電流源と差動部と負荷抵抗部を含む。例えば図１のトランジスターＴ１が電流源を構成し、トランジスターＴ２、Ｔ３、Ｔ４、Ｔ５が差動部を構成し、トランジスターＴ６が負荷抵抗部を構成する。差動部は差動入力差動出力の回路である。トランジスターＴ１は、高電位側電源であるＶＤＤのノードとノードＮ１との間に設けられる。トランジスターＴ２はノードＮ１と出力信号線ＬＱ１との間に設けられ、トランジスターＴ３はノードＮ１と出力信号線ＬＱ２との間に設けられる。トランジスターＴ４は出力信号線ＬＱ１とノードＮ２との間に設けられ、トランジスターＴ５は出力信号線ＬＱ２とノードＮ２との間に設けられる。トランジスターＴ６はノードＮ２と低電位側電源であるＶＳＳのノードとの間に設けられる。ＶＳＳは例えば接地電位であるグランドである。そして入力信号ＩＮ、ＩＮＸは差動部に入力される。具体的には入力信号ＩＮ、ＩＮＸは、差動部を構成するトランジスターＴ２、Ｔ３、Ｔ４、Ｔ５のゲートに入力される。なお実際には、後述するように入力信号ＩＮ、ＩＮＸをプリバッファーなどによりバッファリングした信号が差動部に入力される。なお本実施形態における接続は、電気的な接続である。電気的な接続は、電気信号が伝達可能に接続されていることであり、電気信号による情報の伝達が可能となる接続であり、信号線や能動素子等を介した接続であってもよい。

また図１では回路装置２０はバイアス電流回路３０を含むことができる。バイアス電流回路３０は、高電位側電源であるＶＤＤから出力信号線ＬＱ１、ＬＱ２にバイアス電流ＩＳ２、ＩＳ３を流す回路である。図１ではバイアス電流回路３０は、例えばＰ型のトランジスターＴＢ１、ＴＢ２、ＴＢ３、ＴＢ４を含む。具体的にはトランジスターＴＢ１、ＴＢ３は、ＶＤＤのノードと出力信号線ＬＱ１との間に直列に設けられ、トランジスターＴＢ２、ＴＢ４は、ＶＤＤのノードと出力信号線ＬＱ２との間に直列に設けられる。トランジスターＴＢ１、ＴＢ２は電流源を構成するトランジスターである。トランジスターＴＢ３、ＴＢ４は、バイアス電流回路３０から出力信号線ＬＱ１、ＬＱ２にバイアス電流ＩＳ２、ＩＳ３を流すのをオン、オフ制御するためのトランジスターである。例えば出力ドライバーＤＲ１～ＤＲｎの電流源を構成するトランジスターＴ１には駆動電流ＩＳ１が流れる。一方、バイアス電流回路３０の電流源を構成するトランジスターＴＢ１、ＴＢ２にはバイアス電流ＩＳ２、ＩＳ３が流れる。バイアス電流ＩＳ２、ＩＳ３の電流値は同じ電流値である。なおバイアス電流回路３０は回路装置２０の必須の構成要素ではなく、例えば後述するＰＥＣＬの動作を行わない場合には、バイアス電流回路３０の構成は不要になる。

そして本実施形態では、第１のモードにおいて、出力ドライバーＤＲ１～ＤＲｎのうちのｉ個の出力ドライバーが、差動入力信号を構成する入力信号ＩＮ、ＩＮＸに基づいて出力信号線ＬＱ１、ＬＱ２を駆動する。即ち、ｉ個の出力ドライバーが、入力信号ＩＮ、ＩＮＸに対応する出力信号ＯＵＴ、ＯＵＴＸを出力信号線ＬＱ１、ＬＱ２に出力する。具体的には第１のモードのインターフェースに対応する信号波形の出力信号ＯＵＴ、ＯＵＴＸを出力信号線ＬＱ１、ＬＱ２に出力する。一方、第２モードにおいて、出力ドライバーＤＲ１～ＤＲｎのうちのｊ個の出力ドライバーが、差動入力信号を構成する入力信号ＩＮ、ＩＮＸに基づいて出力信号線ＬＱ１、ＬＱ２を駆動する。即ち、ｊ個の出力ドライバーが、入力信号ＩＮ、ＩＮＸに対応する出力信号ＯＵＴ、ＯＵＴＸを出力信号線ＬＱ１、ＬＱ２に出力する。具体的には第２のモードのインターフェースに対応する信号波形の出力信号ＯＵＴ、ＯＵＴＸを出力信号線ＬＱ１、ＬＱ２に出力する。ここでｉは１≦ｉ≦ｎとなる整数であり、ｊは１≦ｊ≦ｎでありｊ≠ｉとなる整数である。例えばｉ＝ｊ＝１にはならないが、ｉ＝１でｊ≧２であったり、ｊ＝１でｉ≧２であってもよい。また第１のモードは、例えば後述するＬＶＤＳ（Low Voltage Differential Signaling）、ＰＥＣＬ（Positive Emitter Coupled Logic）、ＨＣＳＬ（High Speed Current Steering Logic）、又は差動のＣＭＯＳ（Complementary MOS）などのうちの１つのインターフェースを実現する動作モードである。第２のモードは、当該１つのインターフェースとは異なるインターフェースを実現する動作モードである。図１の構成の本実施形態の回路装置２０によれば、回路面積の増加を抑えながらＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳなど多様なインターフェースに対応することが可能になる。

次にＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳについて説明する。図２はＬＶＤＳの専用の出力ドライバーの構成例である。この出力ドライバーは、３．５ｍＡの駆動電流を流す電流源用のＰ型のトランジスターと、差動の入力信号ＩＮ、ＩＮＸが入力されて差動の出力信号ＯＵＴ、ＯＵＴＸを出力する差動部を構成するＰ型及びＮ型のトランジスターと、ＶＳＳ側に設けられるＮ型のトランジスターを有する。電流源となるＰ型のトランジスターのゲートにはバイアス電圧ＢＳＰが印加される。これにより３．５ｍＡの駆動電流が流れる。図６はＬＶＤＳの差動出力信号の信号波形例である。ＬＶＤＳの差動出力信号は、ＧＮＤであるＶＳＳを基準にしたＶＯＳ＝１．２５Ｖの電圧を中心電圧とする、振幅が０．３５Ｖの信号である。なお実際にはＶＯＳは１．２５Ｖ±１０％となり、振幅は０．３５Ｖ±３０％になる。ＬＶＤＳでは、出力信号ＯＵＴのノードと出力信号ＯＵＴＸのノードとの間に１００Ωの外部負荷が接続される。この１００Ωの外部負荷に３．５ｍＡの電流が流れることで、差動出力信号の振幅は０．３５Ｖになる。なお出力信号ＯＵＴのノードと出力信号ＯＵＴＸのノードの間に、２つの１００Ωの外部負荷を並列接続し、３．５ｍＡの２倍となる７ｍＡの駆動電流を流すＭ－ＬＶＤＳの構成を採用してもよい。

図３はＰＥＣＬの専用の出力ドライバーの構成例である。この出力ドライバーは、１５．２５ｍＡの駆動電流を流すＰ型のトランジスターと、差動部を構成する２つのＰ型のトランジスターと、出力信号ＯＵＴ、ＯＵＴＸのノードに５．７ｍＡのバイアス電流を流すバイアス電流回路を構成する２つのＰ型のトランジスターを有する。この出力ドライバーは、実際にはＬＶ－ＰＥＣＬ（Low Voltage Positive Emitter Coupled Logic）と呼ばれるが、本実施形態では単にＰＥＣＬと記載する。図７はＰＥＣＬの差動出力信号の信号波形例である。ＰＥＣＬの差動出力信号は、高電位側の電圧がＶＯＨとなり、低電位側の電圧がＶＯＬとなる振幅の信号である。ＶＯＨは、ＶＤＤを基準にして負電位側に０．９５２５Ｖとなる電圧であり、ＶＯＬは、ＶＤＤを基準にして負電位側に１．７１５Ｖとなる電圧である。ＰＥＣＬでは、受信側においてテブナン終端又はＹ終端などが行われる。

図４はＨＣＳＬの専用の出力ドライバーの構成例である。この出力ドライバーは、１５ｍＡの駆動電流を流すＰ型のトランジスターと、差動部を構成する２つのＰ型のトランジスターを有する。図８はＨＣＳＬの差動出力信号の信号波形例である。ＨＣＳＬの差動出力信号は、例えば０．４Ｖを中心電圧とした１．１５Ｖ以下の振幅の信号である。ＨＣＳＬでは、送信側において終端を行う。また送信端のインピーダンスを５０Ωに近づけるための３３Ω程度のダンピング抵抗が設けられる。なお、伝送路の特性インピーダンスＺ０を８５Ωとして、１７．６ｍＡ～１８．８ｍＡの駆動電流を流す構成の出力ドライバーを採用してもよい。

図５はＣＭＯＳの専用の出力ドライバーの構成例である。この出力ドライバーは、ＶＤＤとＶＳＳの間に直列に設けられ、ゲートに入力信号ＩＮが入力されるＰ型のトランジスター及びＮ型のトランジスターと、ＶＤＤとＶＳＳの間に直列に設けられ、ゲートに入力信号ＩＮＸが入力されるＰ型のトランジスター及びＮ型のトランジスターを含む。このＣＭＯＳの専用の出力ドライバーの差動出力信号は、ＶＤＤ～ＶＳＳとなる電圧範囲のフルスイングの信号になる。

次に図９～図１２を用いて本実施形態の回路装置２０の動作について詳細に説明する。なお以下では、ｎ＝２０であり、図１の出力ドライバーＤＲ１～ＤＲｎが出力ドライバーＤＲ１～ＤＲ２０である場合を例にとり説明するが、本実施形態はこれに限定されるものではなく、ｎは２０よりも小さくてもよいし、２０よりも大きくてもよい。

図９はＬＶＤＳの動作モードでの回路装置２０の動作説明図である。ＬＶＤＳの動作モードは例えば第１のモードである。このＬＶＤＳの動作モードでは、出力ドライバーＤＲ１～ＤＲｎのうちの例えばｉ＝４個の出力ドライバーＤＲ１～ＤＲ４が、入力信号ＩＮ、ＩＮＸに基づいて出力信号線ＬＱ１、ＬＱ２を駆動する。即ち、４個の出力ドライバーＤＲ１～ＤＲ４が動作オンになって、出力信号線ＬＱ１、ＬＱ２に出力信号ＯＵＴ、ＯＵＴＸを出力する。そして出力ドライバーＤＲ１～ＤＲ２０のうち、４個の出力ドライバーＤＲ１～ＤＲ４以外の出力ドライバーＤＲ５～ＤＲ２０は、動作オフとなる。

具体的には、出力ドライバーＤＲ１～ＤＲ４では、電流源となるＰ型のトランジスターＴ１のゲートに対してバイアス電圧ＢＳＰ１が印加される。また差動部を構成するトランジスターＴ３、Ｔ５には、入力信号ＩＮに対応する信号が入力され、差動部を構成するトランジスターＴ２、Ｔ４には、入力信号ＩＮＸに対応する信号が入力される。具体的には後述の図２２に示すように入力信号ＩＮ、ＩＮＸをバッファリングした信号が入力される。また負荷抵抗部を構成するＮ型のトランジスターＴ６のゲートにもバイアス電圧ＢＳＮが印加される。

出力ドライバーＤＲ１～ＤＲ４のトランジスターＴ１のゲートにバイアス電圧ＢＳＰ１が印加されることで、例えばｉｓ＝８７５μＡの駆動電流が、ＤＲ１～ＤＲ４の各出力ドライバーに流れる。これにより、図２のＬＶＤＳの出力ドライバーと同様に、合計で４×８７５μＡ＝３．５ｍＡの駆動電流を流すことが可能になる。即ち３．５ｍＡの電流で出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。なお後述の図１５に示すように、４×ｉｓ＝４×８７５μＡの駆動電流が流れる出力ドライバーを設け、このｉ＝１個の出力ドライバーを用いて出力信号線ＬＱ１、ＬＱ２を駆動するようにしてもよい。

一方、図９では、出力ドライバーＤＲ５～ＤＲ２０では、Ｐ型のトランジスターＴ１のゲートにＶＤＤが印加され、Ｎ型のトランジスターＴ６のゲートにＶＳＳが印加される。これにより、これらのトランジスターＴ１、Ｔ６がオフになる。またバイアス電流回路３０のＰ型のトランジスターＴＢ３、ＴＢ４のゲートにＶＤＤが印加されることで、トランジスターＴＢ３、ＴＢ４もオフになる。これにより、出力ドライバーＤＲ５～ＤＲ２０やバイアス電流回路３０が動作オフになり、動作オンになっている出力ドライバーＤＲ１～ＤＲ４のみによって、出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。

図１０はＰＥＣＬの動作モードでの回路装置２０の動作説明図である。ＰＥＣＬの動作モードは例えば第２のモードである。このＰＥＣＬの動作モードでは、出力ドライバーＤＲ１～ＤＲｎのうちのｊ＝１８個の出力ドライバーＤＲ１～ＤＲ１８が、入力信号ＩＮ、ＩＮＸに基づいて出力信号線ＬＱ１、ＬＱ２を駆動する。即ち、１８個の出力ドライバーＤＲ１～ＤＲ１８が動作オンになって、出力信号線ＬＱ１、ＬＱ２に出力信号ＯＵＴ、ＯＵＴＸを出力する。そして出力ドライバーＤＲ１～ＤＲ２０のうち、１８個の出力ドライバーＤＲ１～ＤＲ１８以外の出力ドライバーＤＲ１９～ＤＲ２０は、動作オフとなる。

具体的には、出力ドライバーＤＲ１～ＤＲ１８では、トランジスターＴ１のゲートにバイアス電圧ＢＳＰ１が印加される。またトランジスターＴ３には入力信号ＩＮに対応する信号が入力され、トランジスターＴ２には入力信号ＩＮＸに対応する信号が入力される。一方、Ｎ型のトランジスターＴ４、Ｔ５、Ｔ６のゲートにはＶＳＳ＝ＧＮＤが印加され、これらのトランジスターＴ４、Ｔ５、Ｔ６はオフになる。出力ドライバーＤＲ１～ＤＲ１８のトランジスターＴ１のゲートにバイアス電圧ＢＳＰ１が印加されることで、図３のＰＥＣＬの出力ドライバーとほぼ同様に、合計で１８×８７５μＡ＝１５．７５ｍＡの駆動電流を流すことが可能になる。

なお、図１０では１８×８７５μＡ＝１５．７５ｍＡの駆動電流が流れており、図３の１５．２５ｍＡの駆動電流とは完全には一致しないが、これらの駆動電流の差は、図７のようにインターフェースの規格において許容誤差範囲内である。また後述の図１５において、４×ｉｓ＝４×８７５μＡの駆動電流がそれぞれに流れる４個の出力ドライバーと、ｉｓ＝８７５μの駆動電流がそれぞれに流れる２個の出力ドライバーとを用い、合計でｊ＝６個の出力ドライバーを使用するようにしてもよい。このようにすることによっても、合計で４×４×８７５μＡ＋２×８７５μＡ＝１８×８７５μＡ＝１５．７５ｍＡの駆動電流を流すことが可能になる。

更に図１０では、バイアス電流回路３０のトランジスターＴＢ１、ＴＢ２のゲートにバイアス電圧ＢＳＰ２が印加されると共に、Ｐ型のトランジスターＴＢ３、ＴＢ４のゲートにＶＳＳが印加されることで、これらのトランジスターＴＢ３、ＴＢ４がオンになる。これによりバイアス電流回路３０が動作オンになり、図３のＰＥＣＬの出力ドライバーと同様に、５．７ｍＡのバイアス電流を流すバイアス電流回路３０を実現できる。

一方、出力ドライバーＤＲ１９～ＤＲ２０では、トランジスターＴ１、Ｔ６のゲートに対して、各々、ＶＤＤ、ＶＳＳが印加されることで、これらのトランジスターＴ１、Ｔ６がオフになる。これにより、出力ドライバーＤＲ１９～ＤＲ２０が動作オフになり、動作オンになっている出力ドライバーＤＲ１～ＤＲ１８やバイアス電流回路３０にのみにより、出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。

図１１はＨＣＳＬの動作モードでの回路装置２０の動作説明図である。ＨＣＳＬの動作モードは例えば第３のモードである。このＨＣＳＬの動作モードでは、出力ドライバーＤＲ１～ＤＲｎのうちのｋ＝１７個（ｋは１≦ｋ≦ｎとなる整数）の出力ドライバーＤＲ１～ＤＲ１７が、入力信号ＩＮ、ＩＮＸに基づいて出力信号線ＬＱ１、ＬＱ２を駆動する。即ち、１７個の出力ドライバーＤＲ１～ＤＲ１７が動作オンになって、出力信号線ＬＱ１、ＬＱ２に出力信号ＯＵＴ、ＯＵＴＸを出力する。そして出力ドライバーＤＲ１～ＤＲ２０のうち、１７個の出力ドライバーＤＲ１～ＤＲ１７以外の出力ドライバーＤＲ１８～ＤＲ２０は、動作オフとなる。

具体的には、出力ドライバーＤＲ１～ＤＲ１７では、トランジスターＴ１のゲートにバイアス電圧ＢＳＰ１が印加される。また差動部を構成するトランジスターＴ３には入力信号ＩＮに対応する信号が入力され、差動部を構成するトランジスターＴ２には入力信号ＩＮＸに対応する信号が入力される。一方、Ｎ型のトランジスターＴ４、Ｔ５、Ｔ６のゲートにはＶＳＳ＝ＧＮＤが印加され、これらのトランジスターＴ４、Ｔ５、Ｔ６はオフになる。出力ドライバーＤＲ１～ＤＲ１７のトランジスターＴ１のゲートにバイアス電圧ＢＳＰ１が印加されることで、図４のＨＣＳＬの出力ドライバーとほぼ同様に、合計で１７×８７５μＡ＝１４．８７５ｍＡの駆動電流を流すことが可能になる。またＮ型のトランジスターＴ４、Ｔ５、Ｔ６がオフになることで、図４と同様にＰ型のトランジスターＴ１、Ｔ２、Ｔ３のみによって出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。

なお、図１１では１７×８７５μＡ＝１４．８７５ｍＡの駆動電流が流れており、図４の１５ｍＡの駆動電流とは完全には一致しないが、これらの駆動電流の差は、図８のようにインターフェースの規格において許容誤差範囲内である。また後述の図１５において、４×ｉｓ＝４×８７５μＡの駆動電流がそれぞれに流れる４個の出力ドライバーと、ｉｓ＝８７５μの駆動電流が流れる１個の出力ドライバーとを用い、合計でｋ＝５個の出力ドライバーを使用するようにしてもよい。このようにすることによっても、合計で４×４×８７５μＡ＋８７５μＡ＝１７×８７５μＡ＝１４．８７５ｍＡの駆動電流を流すことが可能になる。

一方、出力ドライバーＤＲ１８～ＤＲ２０では、トランジスターＴ１、Ｔ６のゲートに対して、各々、ＶＤＤ、ＶＳＳが印加されることで、これらのトランジスターＴ１、Ｔ６がオフになる。またバイアス電流回路３０では、ゲートに対してＶＤＤが印加されることで、トランジスターＴＢ３、ＴＢ４もオフになる。これにより、出力ドライバーＤＲ１８～ＤＲ２０及びバイアス電流回路３０が動作オフになり、動作オンになっている出力ドライバーＤＲ１～ＤＲ１７のみにより、出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。

図１２はＣＭＯＳの動作モードでの回路装置２０の動作説明図である。ＣＭＯＳの動作モードは例えば第４のモードである。このＣＭＯＳの動作モードでは、出力ドライバーＤＲ１～ＤＲ２０のうちのｍ個（ｍは１≦ｍ≦ｎとなる整数）の出力ドライバーＤＲ１～ＤＲｍが、入力信号ＩＮ、ＩＮＸに基づいて出力信号線ＬＱ１、ＬＱ２を駆動する。即ち、ｍ個の出力ドライバーＤＲ１～ＤＲｍが動作オンになって、出力信号線ＬＱ１、ＬＱ２に出力信号ＯＵＴ、ＯＵＴＸを出力する。そして出力ドライバーＤＲ１～ＤＲ２０のうち、ｍ個の出力ドライバーＤＲ１～ＤＲｍ以外の出力ドライバーＤＲｍ＋１～ＤＲ２０は、動作オフとなる。

具体的には、出力ドライバーＤＲ１～ＤＲｍでは、Ｐ型のトランジスターＴ１のゲートにＶＳＳが印加され、Ｎ型のトランジスターＴ６のゲートにＶＤＤが印加されることで、これらのトランジスターＴ１、Ｔ６がオンになる。またトランジスターＴ３、Ｔ５には入力信号ＩＮに対応する信号が入力され、トランジスターＴ２、Ｔ４には入力信号ＩＮＸに対応する信号が入力される。これにより出力ドライバーＤＲ１～ＤＲｍは、入力信号ＩＮ、ＩＮＸをバッファリングして、ＶＤＤ～ＶＳＳの電圧範囲のフルスイングの出力信号ＯＵＴ、ＯＵＴＸを出力する差動入力差動出力のＣＭＯＳのバッファー回路として動作するようになる。

一方、出力ドライバーＤＲｍ＋１～ＤＲ２０では、トランジスターＴ１、Ｔ６のゲートに対して、各々、ＶＤＤ、ＶＳＳが印加されることで、これらのトランジスターＴ１、Ｔ６がオフになる。またバイアス電流回路３０では、トランジスターＴＢ３、ＴＢ４のゲートに対してＶＤＤが印加されることで、これらのトランジスターＴＢ３、ＴＢ４もオフになる。これにより、出力ドライバーＤＲｍ＋１～ＤＲ２０及びバイアス電流回路３０が動作オフになり、動作オンになっている出力ドライバーＤＲ１～ＤＲｍのみにより、出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。このようにすることで、ＣＭＯＳの駆動でのスルーレートを調整できる。例えばＣＭＯＳ駆動でのスルーレートを高くする場合には、ｍを大きくして、出力信号線ＬＱ１、ＬＱ２を駆動する出力ドライバーＤＲ１～ＤＲｍの個数を多くする。一方、ＣＭＯＳ駆動でのスルーレートを低くする場合には、ｍを小さくして、出力信号線ＬＱ１、ＬＱ２を駆動する出力ドライバーＤＲ１～ＤＲｍの個数を少なくする。

以上のように本実施形態の回路装置２０では、入力信号ＩＮ、ＩＮＸに対応する信号が入力されると共に出力信号線ＬＱ１、ＬＱ２に共通接続される複数の出力ドライバーＤＲ１～ＤＲｎが設けられる。そして第１のモードにおいて、出力ドライバーＤＲ１～ＤＲｎのうちのｉ個の出力ドライバーが出力信号線ＬＱ１、ＬＱ２を駆動し、第２のモードにおいて、出力ドライバーＤＲ１～ＤＲｎのうちのｊ個の出力ドライバーが出力信号線ＬＱ１、ＬＱ２を駆動する。このような構成にすることで、図９～図１２で説明したように、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ又はＣＭＯＳなどの多様なインターフェースの規格に準じた信号波形で、出力信号線ＬＱ１、ＬＱ２を駆動できるようになる。また本実施形態は、出力ドライバーＤＲ１～ＤＲｎの中から、各インターフェースの動作モードに必要な出力ドライバーが動作オンになって、出力信号線ＬＱ１、ＬＱ２を駆動する構成になっているため、回路装置２０の回路面積の増加を抑えることができる。

例えば本実施形態の比較例の手法として、図２、図３、図４、図５に示す構成のＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及びＣＭＯＳの専用の出力ドライバーの全てを設け、これらの複数の専用の出力ドライバーに対して出力信号線ＬＱ１、ＬＱ２を共通接続する手法が考えられる。しかしながら、この比較例の手法では、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ及びＣＭＯＳの出力ドライバーを構成する全てのトランジスターを設けなければならないため、回路面積が非常に大きくなってしまう。これに対して本実施形態では、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳ等の各インターフェースに応じて、出力ドライバーＤＲ１～ＤＲｎの中から選択された出力ドライバーを用いて、これらの各インターフェースの駆動を実現できる。従って、上記の比較例の手法に比べて回路面積を格段に小さくできる。この結果、回路のレイアウト面積の増加を抑えながら多様なインターフェースに対応できる回路装置２０を実現することが可能になる。

また本実施形態の回路装置２０では、出力信号線ＬＱ１、ＬＱ２に接続され、高電位側電源であるＶＤＤから出力信号線ＬＱ１、ＬＱ２にバイアス電流を流すバイアス電流回路３０を設けている。このようなバイアス電流回路３０を設ければ、図１１で説明したようにＰＥＣＬの動作モードなども実現できるようになり、更に多様なインターフェースに対応できるようになる。

なお図９～図１２では、例えば第１のモードがＬＶＤＳの動作モードであり、第２のモードがＰＥＣＬの動作モードであるとして説明を行ったが、本実施形態はこれには限定されない。例えば第１のモードが、ＰＥＣＬ、ＨＣＳＬ又はＣＭＯＳのうちの１つの動作モードであり、第２のモードが、ＬＶＤＳ、ＨＣＳＬ又はＣＭＯＳのうちの上記１つの動作モードとは異なる動作モードであってもよい。また本実施形態の回路装置２０は、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳ以外のインターフェースの動作モードや、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳを派生又は発展させたインターフェースの動作モードを実現するものであってもよい。

２．詳細な構成例
図１３に本実施形態の回路装置２０の詳細な構成例を示す。図１３の回路装置２０は、出力ドライバーＤＲ１～ＤＲｎと、制御回路４０と、バイアス電圧生成回路４２を含む。制御回路４０は制御ブロックＣＴＢ１～ＣＴＢｎを含む。制御ブロックＣＴＢ１～ＣＴＢｎの各制御ブロックは、複数の出力ドライバーＤＲ１～ＤＲｎの各出力ドライバーに対応して設けられる。

制御回路４０には入力信号ＩＮ、ＩＮＸが入力される。具体的には、制御回路４０の制御ブロックＣＴＢ１～ＣＴＢｎに入力信号ＩＮ、ＩＮＸが入力される。例えば後述の図２４では、例えば振動子１０を用いて発振信号ＯＳＣＫを生成する発振信号生成回路７０が、回路装置２０に設けられている。この場合には入力信号ＩＮ、ＩＮＸは、発振信号ＯＳＣＫに基づく信号になる。即ち発振信号生成回路７０からの差動の入力信号ＩＮ、ＩＮＸが制御回路４０に入力される。

制御回路４０は、入力信号ＩＮ、ＩＮＸをバッファリングした信号を出力ドライバーＤＲ１～ＤＲｎに出力する。例えば制御ブロックＣＴＢ１は、入力信号ＩＮ、ＩＮＸをバッファリングした信号を出力ドライバーＤＲ１に出力する。制御ブロックＣＴＢ２は、入力信号ＩＮ、ＩＮＸをバッファリングした信号を出力ドライバーＤＲ２に出力する。同様に制御ブロックＣＴＢ３～ＣＴＢｎは、入力信号ＩＮ、ＩＮＸをバッファリングした信号を出力ドライバーＤＲ３～ＤＲｎに出力する。また制御回路４０は、出力ドライバーＤＲ１～ＤＲｎのトランジスターのオン、オフの制御信号を出力する。図１１を例にとれば、制御回路４０は、Ｎ型のトランジスターＴ４、Ｔ５、Ｔ６のゲートをＧＮＤに設定して、これらのトランジスターＴ４、Ｔ５、Ｔ６をオフにするための制御信号を出力する。図１２を例にとれば、制御回路４０は、Ｐ型のトランジスターＴ１のゲートをＧＮＤに設定し、Ｎ型のトランジスターＴ６のゲートをＶＤＤに設定し、これらのトランジスターＴ１、Ｔ６をオンにするための制御信号を出力する。また回路装置２０には、バイアス電流回路３０が設けられており、制御回路４０は、バイアス電流回路３０のトランジスターＴＢ３、ＴＢ４のオン、オフの制御信号を出力する。図９、図１１、図１２を例にとれば、Ｐ型のトランジスターＴＢ３、ＴＢ４のゲートをＶＤＤに設定し、これらのトランジスターＴＢ３、ＴＢ４をオフにするための制御信号を出力する。図１０を例にとれば、Ｐ型のトランジスターＴＢ３、ＴＢ４のゲートをＧＮＤに設定し、これらのトランジスターＴＢ３、ＴＢ４をオンにするための制御信号を出力する。

バイアス電圧生成回路４２は、バイアス電圧を生成して、出力ドライバーＤＲ１～ＤＲｎやバイアス電流回路３０に供給する。例えばバイアス電圧生成回路４２は、バイアス電圧ＢＳＰ１、ＢＳＮを生成して、出力ドライバーＤＲ１～ＤＲｎのトランジスターＴ１、Ｔ６のゲートに供給する。またバイアス電圧生成回路４２は、バイアス電圧ＢＳＰ２を生成して、バイアス電流回路３０のトランジスターＴＢ１、ＴＢ２のゲートに供給する。

次に本実施形態の出力ドライバーＤＲ１～ＤＲｎの配置構成例について説明する。例えば図１４に出力ドライバーＤＲ１～ＤＲｎの第１の配置構成例を示す。図１４では出力ドライバーＤＲ１～ＤＲｎとして、例えば２０個の出力ドライバーＤＲ１～ＤＲ２０が設けられている。そして出力ドライバーＤＲ１～ＤＲ２０は隣合うように配置されている。例えば出力ドライバーＤＲ１～ＤＲ２０がマトリクス配置されている。具体的には２行×１０列でマトリクス配置されている。また、出力ドライバーＤＲ１～ＤＲ２０の配置領域に隣合う領域に、不図示のバイアス電流回路３０が配置されている。

そしてＤＲ１～ＤＲ２０の各出力ドライバーは、電流値ｉｓの駆動電流を流す駆動電流源を有する。この駆動電流源は、図１を例にとればゲートにバイアス電圧が印加される駆動電流源用のトランジスターＴ１により実現される。出力ドライバーＤＲ１～ＤＲ２０の駆動電流源の電流値ｉｓは、例えばｉｓ＝８７５μＡである。

このようにすれば、図９を例にとれば、出力ドライバーＤＲ１～ＤＲ２０のうちの、４個の出力ドライバーを動作オンにして、残りの１６個の出力ドライバーを動作オフにすることで、ＬＶＤＳの動作モードを実現できる。図１０を例にとれば、出力ドライバーＤＲ１～ＤＲ２０のうちの、１８個の出力ドライバーを動作オンにして、残りの２個の出力ドライバーを動作オフにし、バイアス電流回路３０を動作オンにすることで、ＰＥＣＬの動作モードを実現できる。図１１を例にとれば、出力ドライバーＤＲ１～ＤＲ２０のうちの、１７個の出力ドライバーを動作オンにして、残りの３個の出力ドライバーを動作オフにすることで、ＨＣＳＬの動作モードを実現できる。図１２を例にとれば、出力ドライバーＤＲ１～ＤＲ２０のうちの、ｍ個の出力ドライバーを動作オンにして、残りの出力ドライバーを動作オフにすることで、個数ｍで設定されるスルーレートのＣＭＯＳの動作モードを実現できる。

図１５に出力ドライバーＤＲ１～ＤＲｎの第２の配置構成例を示す。図１５では出力ドライバーＤＲ１～ＤＲｎとして、第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４と、第２のグループＧＲ２の出力ドライバーＤＢ１～ＤＢ４とが設けられている。そして出力ドライバーＤＡ１～ＤＡ４、ＤＢ１～ＤＢ４は隣合うように配置されている。例えば出力ドライバーＤＡ１～ＤＡ４、ＤＢ１～ＤＢ４がマトリクス配置されている。具体的には出力ドライバーＤＡ１～ＤＡ４が２行×２列でマトリクス配置され、これに隣合うように出力ドライバーＤＢ１～ＤＢ４が２行×２列でマトリクス配置されている。また、これらの出力ドライバーＤＡ１～ＤＡ４、ＤＢ１～ＤＢ４の配置領域に隣合う領域に、不図示のバイアス電流回路３０が配置されている。

なお図１４、図１５の第１、第２の配置構成例において、出力ドライバーＤＲ１～ＤＲ２０、ＤＡ１～ＤＡ４、ＤＢ１～ＤＢ４の各配置領域には、各出力ドライバーを構成するトランジスターＴ１～Ｔ６のみならず、各出力ドライバーに対応するプリドライバーなどの制御ブロックも配置されているものとする。

そして本実施形態では、出力ドライバーＤＲ１～ＤＲｎは、電流値ｉｓの駆動電流を流す駆動電流源を有する第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４と、電流値ａ×ｉｓ＝４×ｉｓの駆動電流を流す駆動電流源を有する第２のグループＧＲ２の出力ドライバーＤＢ１～ＤＢ４を含む。これらの駆動電流源は、図１を例にとればゲートにバイアス電圧が印加される駆動電流源用のトランジスターＴ１により実現される。例えばｉｓ＝８７５μＡである。

このように図１５では、出力ドライバーＤＲ１～ＤＲｎのうちの第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４は、電流値ｉｓの駆動電流を流す駆動電流源を有している。一方、出力ドライバーＤＲ１～ＤＲｎのうちの第２のグループＧＲ２の出力ドライバーＤＢ１～ＤＢ４は、電流値ａ×ｉｓ＝４×ｉｓの駆動電流を流す駆動電流源を有している。ここでａは２以上の整数である。電流値ａ×ｉｓの駆動電流を流す駆動電流源は、電流値ｉｓの駆動電流を流す駆動電流源の場合に比べて、図１のトランジスターＴ１のトランジスターサイズを例えばａ倍程度にすることにより実現できる。この場合にトランジスターＴ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６のトランジスターサイズについても大きくすることが望ましい。

図１５の第２の配置構成例によれば、種々のインターフェースへの対応が可能になる。図９を例にとれば、電流値が４×ｉｓである第２のグループＧＲ２の出力ドライバーＤＢ１～ＤＢ４のうちの、１個の出力ドライバーを動作オンにして、第２のグループＧＲ２の残りの３個の出力ドライバーを動作オフにすると共に、第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４を動作オフにすることで、ＬＶＤＳの動作モードを実現できる。即ち、ｉ×ｉｓ＝４×８７５μＡ＝３．５ｍＡの駆動電流を流すことができ、ＬＶＤＳの動作モードを実現できるようになる。

図１０を例にとれば、電流値が４×ｉｓである第２のグループＧＲ２の全ての出力ドライバーＤＢ１～ＤＢ４と、電流値がｉｓである第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４のうちの、２個の出力ドライバーを動作オンにして、残りの２個の出力ドライバーを動作オフにする。更にバイアス電流回路３０を動作オンにする。これによりＰＥＣＬの動作モードを実現できる。即ち、４×４×ｉｓ＋２×ｉｓ＝１８×８７５μＡ＝１１５．７５０ｍＡの駆動電流と、バイアス電流回路３０からの５．７ｍＡのバイアス電流を流すことができ、ＰＥＣＬの動作モードを実現できるようになる。

図１１を例にとれば、電流値が４×ｉｓである第２のグループＧＲ２の全ての出力ドライバーＤＢ１～ＤＢ４と、電流値がｉｓである第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４のうちの、１個の出力ドライバーを動作オンにして、残りの３個の出力ドライバーを動作オフにすることで、ＨＣＳＬの動作モードを実現できる。即ち、４×４×ｉｓ＋ｉｓ＝１７×８７５μＡ＝１４．８７５ｍＡの駆動電流を流すことができ、ＨＣＳＬの動作モードを実現できるようになる。

また図１２を例にとれば、第２のグループＧＲ２の出力ドライバーＤＢ１～ＤＢ４のうちのｐ個の出力ドライバーと、第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４のうちのｑ個の出力ドライバーを動作オフにすることで、所定のスルーレートのＣＭＯＳの動作モードを実現できる。例えばｍ＝４×ｐ＋ｑとすると、図１２のｍ個の出力ドライバーＤＲ１～ＤＲｍを動作オンとした場合と同等のスルーレートを実現できる。

そして図１５の第２の配置構成例では、図１４の第１の配置構成例に比べて回路装置２０のレイアウト面積を大幅に縮小できる。例えば４×ｉｓの駆動電流を流す出力ドライバーを実現しようとした場合に、図１４の第１の配置構成例では、例えば出力ドライバーＤＲ１～ＤＲ４というように４個の出力ドライバーを設ける必要がある。これに対して、図１５の第２の配置構成例では、例えば１個の出力ドライバーＤＢ１を設けるだけで済む。そして４×ｉｓの駆動電流を流す１個の出力ドライバーＤＢ１のレイアウト面積は、４個の出力ドライバーＤＲ１～ＤＲ４のレイアウト面積よりも小さい。即ち、後述の図２２、図２３に示すように各出力ドライバーに対しては４個のプリバッファーを設ける必要があり、４個の出力ドライバーＤＲ１～ＤＲ４を設ける構成例では、合計で１６個のプリバッファーを設ける必要がある。これに対して１個の出力ドライバーＤＢ１を設ける構成例では、４個のプリバッファーを設ければ済む。また４個の出力ドライバーＤＲ１～ＤＲ４を設ける構成例に比べて、１個の出力ドライバーＤＢ１を設ける構成例では、信号の配線領域の面積も小さくでき、このためレイアウト面積を格段に小さくできる。従って、回路装置２０のレイアウト面積を小さく抑えながら、多様なインターフェースに対応することが可能になる。なお前述したように図１４、図１５では、各出力ドライバーの配置領域には、出力ドライバーを構成するトランジスターＴ１～Ｔ６のみならず、各出力ドライバーに対応するプリドライバーなどの制御ブロックも配置されているものとしている。

このように図１５では、図１の出力ドライバーＤＲ１～ＤＲｎとして８個の出力ドライバーＤＡ１～ＤＡ４、ＤＢ１～ＤＢ４を設けており、ｎ＝８となっている。また第１のグループＧＲ１の出力ドライバーＤＡ１～ＤＡ４は、電流値ｉｓの駆動電流を流す駆動電流源を有し、第２のグループＧＲ２の出力ドライバーＤＢ１～ＤＢ４は、電流値ａ×ｉｓ＝４×ｉｓの駆動電流を流す駆動電流源を有しており、ａ＝４となっている。このようにすることで、前述したようにＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳなどの様々な動作モードを実現できると共に回路装置２０のレイアウト面積の縮小化も図れる。特に本実施形態では、ｉｓ＝８７５ｕＡとなっている。このようにすることで、第２のグループＧＲ２の１個の出力ドライバーを動作オンにすることで、図９のＬＶＤＳの動作モードを実現できるようになる。また第２のグループＧＲ２の４個の出力ドライバーと第１のグループＧＲ１の２個の出力ドライバーを動作オンにすることで、図１０のＰＥＣＬの動作モードを実現できるようになる。また第２のグループＧＲ２の４個の出力ドライバーと第１のグループＧＲ１の１個の出力ドライバーを動作オンにすることで、図１１のＨＣＳＬの動作モードを実現できるようになる。従って、コンパクトなレイアウト配置面積でＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬなどの様々な動作モードの実現が可能になる。

図１６～図２１に出力ドライバーＤＲ１～ＤＲｎの他の配置構成例を示す。本実施形態では、出力ドライバーＤＲ１～ＤＲｎは、電流値ｂ×ｉｓの駆動電流を流す駆動電流源を有する第３のグループの出力ドライバーを含む。ここでｂは２以上でありｂ≠ａとなる整数である。例えば図１６～図２１では、Ｄ１が、電流値ｉｓの駆動電流を流す駆動電流源を有する第１のグループの出力ドライバーであり、Ｄ２が、電流値ａ×ｉｓ＝２×ｉｓの駆動電流を流す駆動電流源を有する第２のグループの出力ドライバーである。そして図１６、図１７、図１８、図１９では、Ｄ３が、電流値ｂ×ｉｓ＝３×ｉｓの駆動電流を流す駆動電流源を有する第３のグループの出力ドライバーとなる。また図２０、図２１では、Ｄ４が、電流値ｂ×ｉｓ＝４×ｉｓの駆動電流を流す駆動電流源を有する第３のグループの出力ドライバーとなる。更に図１６～図２１では、電流値が５×ｉｓ、６×ｉｓ、７×ｉｓ、８×ｉｓ、９×ｉｓ、１０×ｉｓとなる駆動電流を流す電流源を有する出力ドライバーＤ５、Ｄ６、Ｄ７、Ｄ８、Ｄ９、Ｄ１０が設けられている。このように第１、第２、第３のグループ等の出力ドライバーを設ければ、これらの各グループの出力ドライバーを組み合わせて出力信号線ＬＱ１、ＬＱ２を駆動することで、様々なインターフェースの動作モードを実現できるようになる。

図２２に出力ドライバーＤＲ及び制御ブロックＣＴＢの詳細な構成例を示す。図１３で説明したように、制御回路４０のＣＴＢ１～ＣＴＢｎの各制御ブロックは、ＤＲ１～ＤＲｎの各出力ドライバーに対応して設けられている。図２２では、ＣＴＢ１～ＣＴＢｎの各制御ブロックを制御ブロックＣＴＢと記載し、ＤＲ１～ＤＲｎの各出力ドライバーを出力ドライバーＤＲと記載している。

図２２に示すように、出力ドライバーＤＲ１～ＤＲｎの各出力ドライバーＤＲは、高電位側電源であるＶＤＤのノードと、第１のノードであるノードＮ１との間に設けられるトランジスターＴ１を含む。トランジスターＴ１は駆動電流源用のトランジスターである。また出力ドライバーＤＲは、ノードＮ１と出力信号線ＬＱ１との間に設けられるトランジスターＴ２と、ノードＮ１と出力信号線ＬＱ２との間に設けられるトランジスターＴ３を含む。トランジスターＴ１は出力信号線ＬＱ１の駆動用のトランジスターであり、トランジスターＴ３は、出力信号線ＬＱ２の駆動用のトランジスターである。また出力ドライバーＤＲは、出力信号線ＬＱ１と第２のノードであるノードＮ２との間に設けられるトランジスターＴ４と、出力信号線ＬＱ２とノードＮ２との間に設けられるトランジスターＴ５を含む。トランジスターＴ４は、出力信号線ＬＱ１の駆動用のトランジスターであり、トランジスターＴ５は、出力信号線ＬＱ２の駆動用のトランジスターである。更に出力ドライバーＤＲは、ノードＮ２と低電位側電源であるＶＳＳのノードとの間に設けられるトランジスターＴ６を含む。ここでトランジスターＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６は、第１のトランジスター、第２のトランジスター、第３のトランジスター、第４のトランジスター、第５のトランジスター、第６のトランジスターである。このようにすれば、トランジスターＴ１により駆動電流の電流源を実現でき、トランジスターＴ２、Ｔ３、Ｔ４、Ｔ５により差動部を実現でき、トランジスターＴ６により負荷抵抗部を実現できるようになる。

また図２２では、トランジスターＴ１、Ｔ２、Ｔ３はＰ型のトランジスターであり、トランジスターＴ４、Ｔ５、Ｔ６はＮ型のトランジスターである。このようにすることで、Ｐ型のトランジスターＴ１により、高電位側の電流源を実現し、Ｎ型のトランジスターＴ６により、低電位側の負荷抵抗部を実現できるようになる。そしてＰ型のトランジスターＴ２、Ｔ３とＮ型のトランジスターＴ４、Ｔ５により、Ｐ型及びＮ型のトランジスターを備えた差動部を実現できるようになる。なお出力ドライバーの全てのトランジスターをＮ型のトランジスターで実現するなどの変形実施も可能である。

また図２２では、制御ブロックＣＴＢは、設定回路ＳＴＣとプリバッファーＰＢ１、ＰＢ２、ＰＢ３、ＰＢ４を含む。設定回路ＳＴＣは、差動の入力信号ＩＮ、ＩＮＸが入力され、例えばタイミング調整等が行われた差動の入力信号ＩＮ’、ＩＮＸ’を出力する。プリバッファーＰＢ１、ＰＢ２は、入力信号ＩＮ’のバッファリングを行って、バッファリングされた入力信号ＩＮ’を、出力ドライバーＤＲのトランジスターＴ３、Ｔ５のゲートに出力する。プリバッファーＰＢ３、ＰＢ４は、入力信号ＩＮＸ’のバッファリングを行って、バッファリングされた入力信号ＩＮＸ’を、出力ドライバーＤＲのトランジスターＴ２、Ｔ４のゲートに出力する。このようなプリバッファーＰＢ１、ＰＢ２、ＰＢ３、ＰＢ４を設けることで、トランジスターＴ２、Ｔ３、Ｔ４、Ｔ５のゲートに入力される信号の波形の鈍りが抑制され、出力ドライバーＤＲによる出力信号線ＬＱ１、ＬＱ２の適切な駆動が可能になる。また設定回路ＳＴＣは、図９～図１２で説明した各動作モードでのトランジスターＴ１、Ｔ６等のオン、オフの設定のロジック処理も行う。

図２３は、図２２の出力ドライバーＤＲ及び制御ブロックＣＴＢのレイアウト配置例である。具体的には図２３は、図１５で説明した４×ｉｓの駆動電流を流す場合の出力ドライバーＤＲ及び制御ブロックＣＴＢのレイアウト配置例である。図２３において、方向ＤＴ２は方向ＤＴ１に直交する方向であり、方向ＤＴ３は方向ＤＴ１の反対方向であり、方向ＤＴ４は方向ＤＴ２の反対方向である。出力ドライバーＤＲのＰ型のトランジスターＴ１とＮ型のトランジスターＴ６は方向ＤＴ２に沿って配置される。これらのトランジスターＴ１、Ｔ６のトランジスターサイズは、４×ｉｓの駆動電流を流すために大きなサイズになっている。そして出力ドライバーＤＲの差動部を構成するＰ型のトランジスターＴ２、Ｔ３及びＮ型のトランジスターＴ４、Ｔ５も方向ＤＴ２に沿って配置される。これらのトランジスターＴ２、Ｔ３、Ｔ４、Ｔ５は、そのトランジスターサイズがトランジスターＴ１、Ｔ６に比べて小さく、トランジスターＴ１、Ｔ６の配置領域に内包される領域に配置されている。またトランジスターＴ２、Ｔ３、Ｔ４、Ｔ５の方向ＤＴ３側、方向ＤＴ１側には、配線領域ＲＧＬ１、ＲＧＬ２が設けられている。

そして図２２のプリバッファーＰＢ１～ＰＢ４や設定回路ＳＴＣは、トランジスターＴ１～Ｔ６の配置領域の方向ＤＴ４側の領域に配置されている。図２３に示すように、これらのプリバッファーＰＢ１～ＰＢ４や設定回路ＳＴＣの配置領域のレイアウト面積や配線領域ＲＧＬ１、ＲＧＬ２のレイアウト面積は、大きい。例えば図１４の第１の配置構成例では、ＤＲ１～ＤＲ２０の各出力ドライバー毎に、プリバッファーＰＢ１～ＰＢ４及び設定回路ＳＴＣと配線領域ＲＧＬ１、ＲＧＬ２とが設けられることになるため、回路のレイアウト面積が増加してしまう。一方、図１５の第２の配置構成例では、例えばＤＢ１～ＤＢ４の各出力ドライバーに対して、プリバッファーＰＢ１～ＰＢ４及び設定回路ＳＴＣと配線領域ＲＧＬ１、ＲＧＬ２とを設ければ済むため、図１４の第１の配置構成例に比べて、回路のレイアウト面積を小さくできる。従って、回路のレイアウト面積の増加を抑えながら多様なインターフェースの動作モードを実現することが可能になる。

３．発振器
図２４に本実施形態の発振器４の構成例を示す。発振器４は、本実施形態の回路装置２０と振動子１０を含む。そして回路装置２０は、振動子１０を用いて発振信号ＯＳＣＫを生成する発振信号生成回路７０を含み、前述した入力信号ＩＮ、ＩＮＸは、発振信号ＯＳＣＫに基づく信号となっている。

振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、例えば水晶振動片などの振動片により実現できる。例えば振動子１０は、カット角がＡＴカットやＳＣカットなどの厚みすべり振動する水晶振動片などにより実現できる。例えば振動子１０は、ＳＰＸＯ（Simple Packaged Crystal Oscillator）の振動子であってもよい。或いは振動子１０は、恒温槽を備える恒温槽型発振器（ＯＣＸＯ）に内蔵されている振動子であってもよいし、恒温槽を備えない温度補償型発振器（ＴＣＸＯ）に内蔵されている振動子であってもよい。なお本実施形態の振動子１０は、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。例えば振動子１０として、ＳＡＷ（Surface Acoustic Wave）共振子や、シリコン基板を用いて形成されたシリコン製振動子としてのＭＥＭＳ（Micro Electro Mechanical Systems）振動子等を採用してもよい。

回路装置２０は、例えば半導体プロセスにより製造されるＩＣ（Integrated Circuit）であり、半導体基板上に回路素子が形成された半導体チップである。回路装置２０は、発振信号生成回路７０、出力回路９０を含む。更に回路装置２０は、処理回路５０、インターフェース回路６０、バイアス電圧生成回路４２を含むことができる。

発振信号生成回路７０は、発振回路８０とＰＬＬ（Phase Locked Loop）回路８２を含む。発振回路８０は、振動子１０を発振させて発振信号ＯＳＣＫを生成する。例えば発振回路８０は、振動子１０を振動させる駆動を行って発振信号ＯＳＣＫを生成する。例えば発振回路８０としてはピアース型の水晶発振回路などを用いることができる。

ＰＬＬ回路８２は、発振回路８０からの発振信号ＯＳＣＫに基づいて、出力回路９０への入力信号ＩＮ、ＩＮＸを生成する。例えば発振信号ＯＳＣＫの周波数を逓倍した信号を、入力信号ＩＮ、ＩＮＸとして生成して、出力回路９０に出力する。ＰＬＬ回路８２としては、例えばフラクショナル－Ｎ型のＰＬＬ回路などを用いることができる。例えばＰＬＬ回路８２は、処理回路５０により設定された周波数コードに対応する周波数の信号を、入力信号ＩＮ、ＩＮＸとして生成する。

出力回路９０は、出力ドライバーＤＲ１～ＤＲｎと制御回路４０を含む。そして入力信号ＩＮ、ＩＮＸに基づいて、出力信号ＯＵＴ、ＯＵＴＸを出力する。即ち、設定された動作モードに対応するインターフェースの信号波形の出力信号ＯＵＴ、ＯＵＴＸを出力する。出力信号ＯＵＴ、ＯＵＴＸは、発振器４の外部接続端子を介して外部に出力される。なお出力回路９０が、複数チャンネルの出力信号ＯＵＴ、ＯＵＴＸを出力できるようにしてもよい。例えば複数チャンネルの各チャンネル毎に異なるインターフェースの動作モードの出力信号ＯＵＴ、ＯＵＴＸを出力できるようにしてもよい。例えば第１のチャンネルにおいて、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳのいずれかの動作モードの出力信号ＯＵＴ、ＯＵＴＸを出力し、第２のチャンネルにおいても、第１のチャンネルとは独立に、ＬＶＤＳ、ＰＥＣＬ、ＨＣＳＬ、ＣＭＯＳのいずれかの動作モードの出力信号ＯＵＴ、ＯＵＴＸを出力するようにしてもよい。

バイアス電圧生成回路４２が、出力回路９０の出力ドライバーＤＲ１～ＤＲｎにおいて流れる駆動電流を設定するためのバイアス電圧を生成する。バイアス電圧生成回路４２は、例えば演算増幅器、トランジスター、抵抗又はキャパシターなどにより構成されるアナログ回路により実現できる。

処理回路５０は、回路装置２０の種々の制御処理や設定処理を行う。例えば処理回路５０は、動作モードの設定処理や出力チャンネルの設定処理などを行う。また処理回路５０は、回路装置２０の各回路ブロックの制御処理を行う。また処理回路５０が、温度補償処理、エージング補正処理、或いはデジタルフィルター処理などのデジタル信号処理を行ってもよい。温度補償処理を行う場合には、例えば温度センサーを設け、処理回路５０が、温度センサーからの温度検出情報に基づいて、発振周波数の温度特性を補償する温度補償処理を行い、発振周波数を制御するための周波数制御データを出力する。具体的には処理回路５０は、温度に応じて変化する温度検出データと、近似関数の係数である温度補償係数のデータに基づいて、温度変化による発振周波数の変動をキャンセル又は抑制するための温度補償処理を行う。即ち温度変化があった場合にも発振周波数を一定にするための温度補償処理を行う。処理回路５０は、ゲートアレイ等の自動配置配線によるＡＳＩＣ（Application Specific Integrated Circuit）の回路により実現できる。或いは処理回路５０を、ＤＳＰ（Digital Signal Processor）、ＣＰＵ（Central Processing Unit）などのプロセッサーにより実現してもよい。

インターフェース回路６０は、Ｉ２Ｃ（Inter Integrated Circuit）、ＳＰＩ（Serial Peripheral Interface）などのインターフェースを実現する回路である。即ちインターフェース回路６０は、発振器４の外部装置との間のインターフェース処理を行う。このインターフェース回路６０を用いて、出力信号ＯＵＴ、ＯＵＴＸのクロック周波数や出力チャンネルなどの設定が可能になる。

４．電子機器、移動体
図２５に、本実施形態の回路装置２０を含む電子機器５００の構成例を示す。電子機器５００は、振動子１０、回路装置２０、処理装置５２０を含む。また電子機器５００は、アンテナＡＮＴ、通信インターフェース５１０、操作インターフェース５３０、表示部５４０、メモリー５５０を含むことができる。振動子１０と回路装置２０により発振器４が構成される。なお電子機器５００は図２５の構成に限定されず、これらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。

電子機器５００は、例えば基地局又はルーター等のネットワーク関連機器、距離、時間、流速又は流量等の物理量を計測する高精度の計測機器、生体情報を測定する生体情報測定機器、或いは車載機器などである。生体情報測定機器は例えば超音波測定装置、脈波計又は血圧測定装置等である。車載機器は自動運転用の機器等である。また電子機器５００は、頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、スマートフォン等の携帯情報端末、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などであってもよい。

通信インターフェース５１０は、アンテナＡＮＴを介して外部からデータを受信したり、外部にデータを送信する処理を行う。プロセッサーである処理装置５２０は、電子機器５００の制御処理や、通信インターフェース５１０を介して送受信されるデータの種々のデジタル処理などを行う。処理装置５２０の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作インターフェース５３０は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部５４０は、各種の情報を表示するものであり、液晶や有機ＥＬなどのディスプレイにより実現できる。メモリー５５０は、データを記憶するものであり、その機能はＲＡＭやＲＯＭなどの半導体メモリーにより実現できる。

図２６に、本実施形態の回路装置２０を含む移動体の例を示す。本実施形態の回路装置２０は、例えば、車、飛行機、バイク、自転車、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器を備えて、地上や空や海上を移動する機器・装置である。図２６は移動体の具体例としての自動車２０６を概略的に示している。自動車２０６には、本実施形態の回路装置２０を有する不図示の発振器が組み込まれる。制御装置２０８は、発振器により生成されたクロック信号により動作する。制御装置２０８は、例えば車体２０７の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪２０９のブレーキを制御する。例えば制御装置２０８により、自動車２０６の自動運転を実現してもよい。なお本実施形態の回路装置２０が組み込まれる機器は、このような制御装置２０８には限定されず、自動車２０６等の移動体に設けられるメーターパネル機器やナビゲーション機器などの種々の車載機器に組み込むことが可能である。

以上に説明したように本実施形態の回路装置は、差動出力信号を構成する第１の出力信号が出力される第１の出力信号線と、差動出力信号を構成する第２の出力信号が出力される第２の出力信号線と、第１の出力信号線及び第２の出力信号線に接続される差動入力差動出力の第１～第ｎの出力ドライバー（ｎは２以上の整数）と、を含む。そして第１のモードにおいて、第１～第ｎの出力ドライバーのうちのｉ個の出力ドライバー（ｉは１≦ｉ≦ｎとなる整数）が、差動入力信号を構成する第１の入力信号及び第２の入力信号に基づいて第１の出力信号線及び第２の出力信号線を駆動する。また第２のモードにおいて、第１～第ｎの出力ドライバーのうちのｊ個の出力ドライバー（ｊは１≦ｊ≦ｎでありｊ≠ｉとなる整数）が、第１の入力信号及び第２の入力信号に基づいて第１の出力信号線及び第２の出力信号線を駆動する。

このように本実施形態では、第１、第２の出力信号線と、第１、第２の入力信号に基づいて第１、第２の出力信号線を駆動する第１～第ｎの出力ドライバーとが、回路装置に設けられる。そして第１のモードでは、ｉ個の出力ドライバーが第１、第２の出力信号線を駆動することで、例えば第１のインターフェースの規格に準じた信号波形で、第１、第２の出力信号線を駆動できるようになる。一方、第２のモードでは、ｊ個の出力ドライバーが第１、第２の出力信号線を駆動することで、例えば第２のインターフェースの規格に準じた信号波形で、第１、第２の出力信号線を駆動できるようになる。そして本実施形態では、第１～第ｎの出力ドライバーの中から、各インターフェースに必要な出力ドライバーを設定して、第１、第２の出力信号線を駆動できるため、回路装置の回路面積の増加を抑えることができる。従って、回路面積の増加を抑えながら多様なインターフェースの動作モードを実現できる回路装置の提供が可能になる。

また本実施形態では、第１～第ｎの出力ドライバーは、電流値ｉｓの駆動電流を流す駆動電流源を有する第１のグループの出力ドライバーと、電流値ａ×ｉｓ（ａは２以上の整数）の駆動電流を流す駆動電流源を有する第２のグループの出力ドライバーと、を含んでもよい。

このようにすれば、電流値ｉｓの駆動電流を流す第１のグループの出力ドライバーのうちのいくつかの出力ドライバーを動作オンにしたり、電流値ａ×ｉｓの駆動電流を流す第２のグループの出力ドライバーのうちのいくつかの出力ドライバーを動作オンにすることで、駆動電流の電流値が異なる様々なインターフェースの動作モードに対応できるようになる。

また本実施形態では、ｎ＝８、ａ＝４であってもよい。このようにすれば、第１～第８の出力ドライバーとして、電流値ｉｓの駆動電流を流す第１のグループの出力ドライバーと、電流値４×ｉｓの駆動電流を流す第２のグループの出力ドライバーが設けられるようになる。そして電流値ｉｓの駆動電流を流す第１のグループのいくつかの出力ドライバーを動作オンにしたり、電流値４×ｉｓの駆動電流を流す第２のグループのいくつかの出力ドライバーを動作オンにすることで、駆動電流の電流値が異なる様々なインターフェースの動作モードに対応できるようになる。

また本実施形態では、ｉｓ＝８７５ｕＡであってもよい。このようにすれば、ｉｓ＝８７５ｕＡの倍数に応じた電流値の駆動電流を流すことが必要な様々なインターフェースの動作モードに対応できるようになる。

また本実施形態では、第１～第ｎの出力ドライバーは、電流値ｂ×ｉｓ（ｂは２以上でありｂ≠ａとなる整数）の駆動電流を流す駆動電流源を有する第３のグループの出力ドライバーを含んでもよい。

このようにすれば、電流値ｉｓの駆動電流を流す第１のグループのいくつかの出力ドライバーを動作オンにしたり、電流値ａ×ｉｓの駆動電流を流す第２のグループのいくつかの出力ドライバーを動作オンにしたり、電流値ｂ×ｉｓの駆動電流を流す第３のグループのいくつかの出力ドライバーを動作オンにすることで、様々なインターフェースの動作モードに対応できるようになる。

また本実施形態では、第１の出力信号線及び第２の出力信号線に接続され、高電位側電源から第１の出力信号線及び第２の出力信号線にバイアス電流を流すバイアス電流回路を含んでもよい。

このようにすれば、所定のインターフェースの動作モードに対応する際に、出力ドライバーからの駆動電流に加えて、バイアス電流回路からのバイアス電流を用いて第１、第２の出力信号線を駆動することが可能になる。

また本実施形態では、第１～第ｎの出力ドライバーの各出力ドライバーは、高電位側電源ノードと第１のノードとの間に設けられる第１のトランジスターと、第１のノードと第１の出力信号線との間に設けられる第２のトランジスターと、第１のノードと第２の出力信号線との間に設けられる第３のトランジスターを含んでもよい。また各出力ドライバーは、第１の出力信号線と第２のノードとの間に設けられる第４のトランジスターと、第２の出力信号線と第２のノードとの間に設けられる第５のトランジスターと、第２のノードと低電位側電源ノードとの間に設けられる第６のトランジスターを含んでもよい。

このようにすれば、第１のトランジスターを駆動電流源用のトランジスターとして、第２、第３、第４、第５のトランジスターにより構成される差動部を用いて、第１、第２の出力信号線を駆動できるようになる。

また本実施形態では、第１～第３のトランジスターはＰ型のトランジスターであり、第４～第６のトランジスターはＮ型のトランジスターであってもよい。

このようにすれば、Ｐ型の第１のトランジスターにより、高電位側の電流源を実現し、Ｎ型の第６のトランジスターにより、低電位側の負荷抵抗部を実現できるようになる。そしてＰ型の第２、第３のトランジスターとＮ型の第４、第５のトランジスターにより、差動部を実現できるようになる。

また本実施形態では、第１のモードでは、第１～第ｎの出力ドライバーのうちのｉ個の出力ドライバー以外の出力ドライバーは、動作オフとなり、第２のモードでは、第１～第ｎの出力ドライバーのうちのｊ個の出力ドライバー以外の出力ドライバーは、動作オフとなってもよい。

このようにすれば、第１のモードでは、ｉ個の出力ドライバーだけにより第１、第２の出力信号線を駆動し、第２のモードでは、ｊ個の出力ドライバーだけにより第１、第２の出力信号線を駆動できるようになり、各インターフェースに対応する個数の出力ドライバーによる適切な駆動が可能になる。

また本実施形態では、振動子を用いて発振信号を生成する発振信号生成回路を含み、第１の入力信号及び第２の入力信号は、発振信号に基づく信号であてもよい。

このようにすれば、振動子を用いて生成された発振信号に基づく第１、第２の入力信号を、第１～第ｎの出力ドライバーによりバッファリングして、各インターフェースに対応した信号波形の第１、第２の出力信号として出力できるようになる。

また本実施形態は、上記記載の回路装置と、振動子と、を含む発振器に関係する。

また本実施形態は、上記記載の回路装置を含む電子機器に関係する。

また本実施形態は、上記記載の回路装置を含む移動体に関係する。

なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また回路装置、発振器、電子機器、移動体の構成・動作や、出力ドライバーの回路構成及び配置構成等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。

ＤＲ１～ＤＲｎ、ＤＲ…出力ドライバー、ＩＮ、ＩＮＸ…入力信号、
ＯＵＴ、ＯＵＴＸ…出力信号、ＬＱ１、ＬＱ２…出力信号線、
Ｔ１～Ｔ６、ＴＢ１～ＴＢ４…トランジスター、Ｎ１、Ｎ２…ノード、
ＩＳ１…駆動電流、ＩＳ２、ＩＳ３…バイアス電流、
ＢＳＰ１、ＢＳＰ２、ＢＳＮ…バイアス電圧、
ＣＴＢ１～ＣＴＢｎ、ＣＴＢ…制御ブロック、ＳＴＣ…設定回路、
ＤＡ１～ＤＡ４、ＤＢ１～ＤＢ４、Ｄ１～Ｄ１０…出力ドライバー、
ＰＢ１～ＰＢ４…プリバッファー、ＲＧＬ１、ＲＧＬ２…配線領域、ＯＳＣＫ…発振信号、
４…発振器、１０…振動子、２０…回路装置、３０…バイアス電流回路、
４０…制御回路、４２…バイアス電圧生成回路、５０…処理回路、
６０…インターフェース回路、７０…発振信号生成回路、８０…発振回路、
８２…ＰＬＬ回路、９０…出力回路、
２０６…自動車、２０７…車体、２０８…制御装置、２０９…車輪、
５００…電子機器、５１０…通信インターフェース、５２０…処理装置、
５３０…操作インターフェース、５４０…表示部、５５０…メモリー

Claims (13)

1. 差動出力信号を構成する第１の出力信号が出力される第１の出力信号線と、
   前記差動出力信号を構成する第２の出力信号が出力される第２の出力信号線と、
   前記第１の出力信号線及び前記第２の出力信号線に接続される差動入力差動出力の第１～第ｎの出力ドライバー（ｎは２以上の整数）と、
   前記第１の出力信号線及び前記第２の出力信号線に接続され、高電位側電源から前記第１の出力信号線及び前記第２の出力信号線にバイアス電流を流すバイアス電流回路と、
   を含み、
   第１のモードにおいて、前記第１～第ｎの出力ドライバーのうちのｉ個の出力ドライバー（ｉは１≦ｉ≦ｎとなる整数）が、差動入力信号を構成する第１の入力信号及び第２の入力信号に基づいて前記第１の出力信号線及び前記第２の出力信号線を駆動し、
   第２のモードにおいて、前記第１～第ｎの出力ドライバーのうちのｊ個の出力ドライバー（ｊは１≦ｊ≦ｎでありｊ≠ｉとなる整数）が、前記第１の入力信号及び前記第２の入力信号に基づいて前記第１の出力信号線及び前記第２の出力信号線を駆動し、
   前記第１～第ｎの出力ドライバーの各出力ドライバーは、
   高電位側電源ノードと第１のノードとの間に設けられる第１のトランジスターと、
   前記第１のノードと前記第１の出力信号線との間に設けられる第２のトランジスターと、
   前記第１のノードと前記第２の出力信号線との間に設けられる第３のトランジスターと、
   前記第１の出力信号線と第２のノードとの間に設けられる第４のトランジスターと、
   前記第２の出力信号線と前記第２のノードとの間に設けられる第５のトランジスターと、
   前記第２のノードと低電位側電源ノードとの間に設けられる第６のトランジスターと、
   を含み、
   前記第１のモードでは、
   前記ｉ個の出力ドライバーにおいて、前記第１、第６のトランジスターのゲートにバイアス電圧が印加され、前記第３、第５のトランジスターのゲートに前記第１の入力信号に対応する信号が入力され、前記第２、第４のトランジスターのゲートに前記第２の入力信号に対応する信号が入力され、
   前記バイアス電流回路が前記第１、第２の出力信号線に流す前記バイアス電流がオフになり、
   前記第２のモードでは、
   前記ｊ個の出力ドライバーにおいて、前記第１のトランジスターのゲートにバイアス電圧が印加され、前記第３のトランジスターのゲートに前記第１の入力信号に対応する信号が入力され、前記第２のトランジスターのゲートに前記第２の入力信号に対応する信号が入力され、前記第４、第５、第６のトランジスターがオフになり、
   前記バイアス電流回路が前記第１、第２の出力信号線に流す前記バイアス電流がオンになることを特徴とする回路装置。
2. 請求項１に記載の回路装置において、
   第３のモードにおいて、前記第１～第ｎの出力ドライバーのうちのｋ個の出力ドライバー（ｋは１≦ｋ≦ｎとなる整数）が、前記第１の入力信号及び前記第２の入力信号に基づいて前記第１の出力信号線及び前記第２の出力信号線を駆動し、
   前記第３のモードでは、
   前記ｋ個の出力ドライバーにおいて、前記第１のトランジスターのゲートにバイアス電圧が印加され、前記第３のトランジスターのゲートに前記第１の入力信号に対応する信号が入力され、前記第２のトランジスターのゲートに前記第２の入力信号に対応する信号が入力され、前記第４、第５、第６のトランジスターがオフになり、
   前記バイアス電流回路が前記第１、第２の出力信号線に流す前記バイアス電流がオフになることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   第４のモードにおいて、前記第１～第ｎの出力ドライバーのうちのｍ個の出力ドライバー（ｍは１≦ｍ≦ｎとなる整数）が、前記第１の入力信号及び前記第２の入力信号に基づいて前記第１の出力信号線及び前記第２の出力信号線を駆動し、
   前記第４のモードでは、
   前記ｍ個の出力ドライバーにおいて、前記第１、第６のトランジスターがオンになり、前記第３、第５のトランジスターのゲートに前記第１の入力信号に対応する信号が入力され、前記第２、第４のトランジスターのゲートに前記第２の入力信号に対応する信号が入力され、
   前記バイアス電流回路が前記第１、第２の出力信号線に流す前記バイアス電流がオフになることを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記第１～第ｎの出力ドライバーは、
   電流値ｉｓの駆動電流を流す駆動電流源を有する第１のグループの出力ドライバーと、
   電流値ａ×ｉｓ（ａは２以上の整数）の駆動電流を流す駆動電流源を有する第２のグループの出力ドライバーと、
   を含むことを特徴とする回路装置。
5. 請求項４に記載の回路装置において、
   ｎ＝８、ａ＝４であることを特徴とする回路装置。
6. 請求項４又は５に記載の回路装置において、
   ｉｓ＝８７５ｕＡであることを特徴とする回路装置。
7. 請求項４乃至６のいずれか一項に記載の回路装置において、
   前記第１～第ｎの出力ドライバーは、
   電流値ｂ×ｉｓ（ｂは２以上でありｂ≠ａとなる整数）の駆動電流を流す駆動電流源を有する第３のグループの出力ドライバーを含むことを特徴とする回路装置。
8. 請求項１乃至７のいずれか一項に記載の回路装置において、
   前記第１～第３のトランジスターはＰ型のトランジスターであり、前記第４～第６のトランジスターはＮ型のトランジスターであることを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記第１のモードでは、前記第１～第ｎの出力ドライバーのうちの前記ｉ個の出力ドライバー以外の出力ドライバーは、動作オフとなり、
   前記第２のモードでは、前記第１～第ｎの出力ドライバーのうちの前記ｊ個の出力ドライバー以外の出力ドライバーは、動作オフとなることを特徴とする回路装置。
10. 請求項１乃至９のいずれか一項に記載の回路装置において、
    振動子を用いて発振信号を生成する発振信号生成回路を含み、
    前記第１の入力信号及び前記第２の入力信号は、前記発振信号に基づく信号であることを特徴とする回路装置。
11. 請求項１０に記載の回路装置と、
    前記振動子と、
    を含むことを特徴とする発振器。
12. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする電子機器。
13. 請求項１乃至１０のいずれか一項に記載の回路装置を含むことを特徴とする移動体。

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