JP4891029B2 - 半導体集積回路 - Google Patents

Description

本発明は、出力インピーダンスの調整を自律的に行えるよう構成された半導体集積回路に関する。

半導体集積回路から外部へのデータ転送において、半導体集積回路が有する出力ドライバの出力インピーダンスと伝送線路のインピーダンスとの整合がとられていないと出力バッファから出力されたデータ信号の反射が発生する。伝送線路のインピーダンスは通常変化し難いが、半導体集積回路の出力インピーダンスは、回路内の動作電圧や温度の変化により変化しやすい。このため、インピーダンスの変化を検知し、インピーダンスの補正を自律的に行うインピーダンス整合回路が考案されている。

インピーダンスを自律的に調整可能なインピーダンス整合回路は、高速で動作するＳＲＡＭ（Static Random Access Memory）等の半導体集積回路において利用されることが多かったが、低消費電力動作が要求されるＤＲＡＭ（Dynamic Random Access Memory）や擬似ＳＲＡＭ等の半導体集積回路における利用は少なかった。そのため、インピーダンス整合回路自体の低消費電力化が求められることはほとんど無かった。しかし、近年のデータ転送速度の高速化等に伴い、ＤＲＡＭや擬似ＳＲＡＭにおいても、出力されるデータ信号の反射に起因する誤送信を防止するために、インピーダンス整合が不可欠となりつつある。

特許文献１には、出力インピーダンスの調整を自律的に行えるよう構成されたＤＲＡＭチップが開示されている。特許文献１に開示されたメモリチップは、インピーダンス整合用のレプリカ抵抗を接続する外部端子を有し、出力ドライバとレプリカ抵抗のインピーダンスを常時比較し、その比較結果に応じて出力ドライバのサイズを変化させることにより、出力ドライバの出力インピーダンスをチップ外に接続されたレプリカ抵抗のインピーダンスに整合させる。ここで、出力ドライバとは、メモリセルから読み出されたデータをＩ／Ｏ端子を介して外部に出力するために設けられたドライバである。また、これらのインピーダンス整合動作の順序制御には半導体集積回路の外部から入力された外部クロックが用いられる。

出力インピーダンスの調整を自律的に行えるよう構成された従来のＤＲＡＭチップの主要部分の構成を図６に示す。図６に示すＤＲＡＭチップ７は、アドレスバス６１及びデータバス６２によりプロセッサ６と接続されている。なお、図６には、従来のＤＲＡＭチップ７が有する構成要素のうち、プロセッサ６によるリードアクセスの処理に関与する構成要素、及び、データバス６２との間でのインピーダンス調整に関与する構成要素を示している。

ＤＲＡＭチップ７が有するアドレスデコーダ１２は、アドレスバス６１よりアドレス入力端子１１に入力される入力アドレスをデコードすることにより、入力アドレスで指定されるメモリセルに対応したメモリセルアレイ１３のワード線（不図示）及びビット線（不図示）の選択を行う。

センスアンプ１４は、メモリセルアレイ１３のビット線と接続されており、メモリセルアレイ１３から読み出されたデータを増幅して出力ドライバ１５に出力する。

出力ドライバ１５はデータ出力端子１６と接続されており、メモリセルアレイ１３から読み出されたデータをデータバス６２に出力する。

また、出力ドライバ１５の出力インピーダンスと伝送線路、つまりデータバス６２のインピーダンスを整合させるために、出力ドライバ１５の電流駆動能力は変更可能とされている。さらに、ＤＲＡＭチップ７は、出力ドライバ１５の電流駆動能力の制御機構として、レプリカドライバ１７Ｐ及び１７Ｎ、コンパレータ１８Ｐ及び１８Ｎ、Ｕ／Ｄカウンタ１９Ｐ及び１９Ｎ、並びにＩ／Ｏ端子７１Ｐ及び７１Ｎを有する。これらの構成要素が、ＤＲＡＭチップ７に内蔵されたインピーダンス整合回路に相当する。

レプリカドライバ１７Ｐは、出力ドライバ１５のプルアップ側トランジスタ群を含むプルアップ側回路と同様に構成され、当該プルアップ側回路と同じ出力インピーダンスを有するドライバ回路である。レプリカドライバ１７Ｐの出力は、データバス６２の特性インピーダンスと同じインピーダンスを有するレプリカ抵抗Ｒ７１が接続された外部端子７１Ｐに接続されている。コンパレータ１８Ｐは、レプリカドライバ１７Ｐの出力電圧レベルを予め設定された電圧レベル（図６ではＶＤＤＱ／２）と比較する。Ｕ／Ｄカウンタ１９Ｐは、コンパレータ１８Ｐによる比較結果に応じてカウントアップ又はカウントダウンされるカウンタである。また、レプリカドライバ１７Ｐ及び出力ドライバ１５のプルアップ側回路の電流駆動能力は、Ｕ／Ｄカウンタ１９Ｐの値に応じて変化するよう構成されている。このような構成により、Ｕ／Ｄカウンタ１９Ｐの保持値の収束によって、レプリカドライバ１７Ｐの出力インピーダンスとレプリカ抵抗Ｒ７１のインピーダンスとの整合が達成される。

一方、出力ドライバ１５のプルダウン側回路の出力インピーダンスを調整するために、プルダウン側は上述したプルアップ側と対称的な構成要素が設けられている。
特開２００３−１９８３５７号公報

特許文献１に開示されたＤＲＡＭチップや図６に示したＤＲＡＭチップ７等のように、出力インピーダンスの調整を自律的に行えるよう構成された従来の半導体集積回路は、レプリカ抵抗を接続するための専用の外部端子を設ける必要がある。このため、半導体パッケージに設けるべき端子数の増加を招くという問題がある。

本発明にかかる半導体集積回路は、出力インピーダンスの調整を自律的に行えるよう構成された半導体集積回路であって、電流駆動能力を変更可能な出力ドライバと、電流駆動能力を変更可能なレプリカドライバと、前記レプリカドライバの出力に接続されるレプリカ抵抗と、前記レプリカドライバの出力電圧に基づいて前記出力ドライバ及び前記レプリカドライバの電流駆動能力を調整するインピーダンス整合回路とを備え、前記出力ドライバ、前記レプリカドライバ、前記レプリカ抵抗及び前記インピーダンス整合回路が１つの半導体パッケージ内に実装されている。

このような構成により、レプリカ抵抗を接続するための外部端子を半導体パッケージに設ける必要がないため、半導体パッケージに設けるべき端子数の増加を抑制することができる。

本発明により、出力インピーダンスの調整を自律的に行えるよう構成された半導体集積回路において、半導体パッケージに設けるべき端子数の増加を抑制することができる。

なお、上述した本発明にかかる半導体集積回路において、前記半導体パッケージ内に内部クロック生成回路がさらに実装され、前記インピーダンス整合回路による前記出力ドライバ及び前記レプリカドライバの電流駆動能力の調整タイミングが、前記内部クロック生成回路により生成されるクロック信号に基づいて決定されるよう構成してもよい。これにより、外部クロックの供給が停止した場合などにも、出力インピーダンスの調整動作を安定的に継続することが可能である。

また、上述した本発明にかかる半導体集積回路は、前記レプリカ抵抗を流れる電流の電流経路に設けられ、前記インピーダンス整合回路による前記出力ドライバの電流駆動能力の調整が行われる期間に応じて、前記電流経路を間欠的に接続するスイッチをさらに備えてもよい。これにより、電力消費量を削減することができる。

また、上述した本発明にかかる半導体集積回路は、互いに抵抗値が異なる複数のレプリカ抵抗と、前記複数のレプリカ抵抗を前記レプリカドライバの出力に選択的に接続するセレクタとをさらに備えてもよい。これにより、レプリカ抵抗の抵抗値を調整できるため、製造プロセスによる伝送線路のインピーダンスのばらつきを打ち消すことができる。

以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。

発明の実施の形態１．
本実施の形態は、本発明をＤＲＡＭチップに適用したものである。本実施の形態にかかるＤＲＡＭチップ１の主要部分の構成を図１に示す。図１に示す構成要素のうち、アドレス入力端子１１、アドレスデコーダ１２、メモリセルアレイ１３、センスアンプ１４、出力ドライバ１５、データ出力端子１６、レプリカドライバ１７Ｐ及び１７Ｎ、コンパレータ１８Ｐ及び１８Ｎ、並びにＵ／Ｄカウンタ１９Ｐ及び１９Ｎは、図６に示した従来のＤＲＡＭチップ７が有する構成要素と同一である。

ここで、出力ドライバ１５の構成例を図２に示し、レプリカドライバ１７Ｐ及び１７Ｎの構成例を図３（ａ）及び（ｂ）に示す。本実施の形態では、Ｕ／Ｄカウンタ１９Ｐ及び１９Ｎを４ビット・カウンタとしている。つまり、Ｕ／Ｄカウンタ１９Ｐに保持された４ビットの値ＣＰ０乃至ＣＰ３が電流駆動能力調整のための制御信号として出力ドライバ１５のプルアップ側回路及びレプリカドライバ１７Ｐに与えられる。同様に、Ｕ／Ｄカウンタ１９Ｎに保持された４ビットの値ＣＮ０乃至ＣＮ３が電流駆動能力調整のための制御信号として出力ドライバ１５のプルダウン側回路及びレプリカドライバ１７Ｎに与えられる。

図２において、ＰチャネルＭＯＳトランジスタＰ０乃至Ｐ３は、プルアップ駆動用のトランジスタ群である。図２の構成例では、トランジスタＰ０乃至Ｐ３のゲート幅がそれぞれＷｐ、２Ｗｐ、４Ｗｐ、８Ｗｐとなるよう設計されており、制御信号ＣＰ０乃至ＣＰ３によってトランジスタＰ０乃至Ｐ３を選択的にオンさせることにより、出力インピーダンスの調整が行われる。ＮＡＮＤ回路１５１乃至１５４は、制御信号ＣＰ０乃至ＣＰ３のいずれか１つと出力データを入力し、ＮＡＮＤ回路１５１乃至１５４の出力によってトランジスタＰ０乃至Ｐ３の動作が制御される。より詳しく述べると、例えば、出力データ及び制御信号ＣＰ０が共に１、つまりＨｉｇｈレベルであるとき、ＮＡＮＤ回路１５１の出力がＬｏｗレベルとなってトランジスタＰ０がオンする。

一方、ＮチャネルＭＯＳトランジスタＮ０乃至Ｎ３は、プルダウン駆動用のトランジスタ群である。トランジスタＮ０乃至Ｎ３のゲート幅はそれぞれＷｎ、２Ｗｎ、４Ｗｎ、８Ｗｎとなるよう設計されており、制御信号ＣＮ０乃至ＣＮ３によってトランジスタＮ０乃至Ｎ３を選択的に動作させることにより、出力インピーダンスの調整が行われる。ＮＯＲ回路１５５乃至１５８は、制御信号ＣＮ０乃至ＣＮ３のいずれか１つと出力データを入力し、ＮＯＲ回路１５５乃至１５８の出力によってトランジスタＮ０乃至Ｎ３の動作が制御される。より詳しく述べると、例えば、出力データ及び制御信号ＣＮ０が共にゼロ、つまりＬｏｗレベルであるとき、ＮＯＲ回路１５５の出力がＨｉｇｈレベルとなってトランジスタＮ０がオンする。なお、図２の構成は一例であって、出力ドライバ１５の具体的構成が図２の構成に限定されないことはもちろんである。例えば、ＰチャネルＭＯＳトランジスタＰ０乃至Ｐ３並びにＮチャネルＭＯＳトランジスタＮ０乃至Ｎ３のゲート幅の組合せは図２に示す組合せに限定されないし、トランジスタ数も図２の構成に限定されない。

図３（ａ）に示すレプリカドライバ１７Ｐは、図２に示した出力ドライバ１５のプルアップ側回路に含まれるトランジスタ群と同じ特性に設計されたＰチャネルＭＯＳトランジスタＰ０乃至Ｐ３を有し、出力ドライバ１５のプルアップ側回路と同様に構成されている。また、図３（ｂ）に示すレプリカドライバ１７Ｎは、図２に示した出力ドライバ１５のプルダウン側回路に含まれるトランジスタ群と同じ特性に設計されたＮチャネルＭＯＳトランジスタＮ０乃至Ｎ３を有し、出力ドライバ１５のプルダウン側回路と同様に構成されている。なお、図３（ａ）及び（ｂ）の構成は一例であって、レプリカドライバ１７Ｐ及び１７Ｎの具体的構成が図３（ａ）及び（ｂ）の構成に限定されないことはもちろんである。

図１に戻り説明を続ける。図１において、セルフリフレッシュ・タイマ２０は、ＤＲＡＭチップ１の内部に設けられ、メモリセルアレイ１３のリフレッシュタイミングを規定するクロック信号を生成する。

判定パルス発生回路２１は、セルフリフレッシュ・タイマ２０により生成されるクロック信号を用いて、インピーダンス判定用のパルス信号ＴＩＭＢ、つまり、コンパレータ１８Ｐ及び１８Ｎ、並びにＵ／Ｄカウンタ１９Ｐ及び１９Ｎによって出力ドライバ１５の出力インピーダンスの調整が行われるタイミングを規定するためのパルス信号ＴＩＭＢを生成する。

遅延回路２２Ｐは、判定パルス発生回路２１が生成するパルス信号ＴＩＭＢを予め定められた時間だけ遅延させてＵ／Ｄカウンタ１９Ｐに対して出力する。同様に、遅延回路２２Ｎは、パルス信号ＴＩＭＢを遅延させた信号をＵ／Ｄカウンタ１９Ｎに対して出力する。遅延回路２２Ｐ及び２２Ｎの遅延量は、後述するトランジスタスイッチ２４Ｐ及び２４Ｎ、並びにコンパレータ１８Ｐ及び１８Ｎの動作遅延時間に応じて、コンパレータ１８Ｐ及び１８Ｎによる比較結果が反映された出力信号を、Ｕ／Ｄカウンタ１９Ｐ及び１９Ｎが取り込むことができるように決定される。

スイッチ群２３Ｐは、レプリカドライバ１７Ｐの出力に接続されるレプリカ抵抗の抵抗値を変更するために設けられた回路である。図１に示す構成では、スイッチ群２３Ｐによって、抵抗値の異なる３つのレプリカ抵抗Ｒ１乃至Ｒ３のいずれか１つをレプリカドライバ１７Ｐの出力に選択的に接続することによって、レプリカ抵抗の抵抗値を切り替えることができる。スイッチ群２３Ｐのオン又はオフの状態設定は、電源投入後のレジスタ（不図示）からのモード設定等によって行えばよい。なお、レプリカ抵抗の抵抗値を変更するための構成は図１に限定されるものではない。例えば、４種類以上の抵抗値から選択可能としても良いし、ＭＯＳトランジスタによる可変抵抗などを用いてレプリカ抵抗の抵抗値を変更する構成でも良い。

また、レプリカ抵抗Ｒ１乃至Ｒ３の抵抗値をデータ出力端子１６に接続される伝送線路（データバス６２等）のインピーダンスのＫ倍に設定し、これに合わせて、レプリカドライバ１７Ｐ及び１７Ｎの電流駆動能力を出力ドライバの１／Ｋに設定しても良い。つまり、レプリカドライバ１７Ｐ及び１７Ｎを構成するトランジスタＰ０乃至Ｐ３並びにＮ０乃至Ｎ３のゲート幅を、出力ドライバ１５の対応するトランジスタのゲート幅の１／Ｋとすれば良い。このような構成によれば消費電流の削減が可能である。

スイッチ群２３Ｎは、レプリカドライバ１７Ｎの出力に接続されるレプリカ抵抗の抵抗値を変更するために設けられた回路である。その構成や動作等は、上述したスイッチ群２３Ｐと同様である。

トランジスタスイッチ２４Ｐ及び２４Ｎは、ＮチャネルＭＯＳトランジスタで構成され、パルス信号ＴＩＭＢに応じて動作する。つまり、トランジスタスイッチ２４Ｐは、パルス信号ＴＩＭＢがＨｉｇｈレベルである期間だけオンし、レプリカドライバ１７Ｐと、これに接続されたレプリカ抵抗Ｒ１、Ｒ２又はＲ３に電流が流れる。同様に、トランジスタスイッチ２４Ｎも、パルス信号ＴＩＭＢがＨｉｇｈレベルである期間だけオンし、レプリカドライバ１７Ｎと、これに接続されたレプリカ抵抗Ｒ４、Ｒ５又はＲ６に電流が流れる。

４つのＤラッチ２５１Ｐ乃至２５４Ｐは、ＤＲＡＭチップ１がデータ読み出し動作中であることを示す"active read"信号をクロック信号として入力し、"active read"信号のＬｏｗレベル、つまりデータ読み出し動作が行われていないときにＵ／Ｄカウンタ１９Ｐが出力する信号ＣＰ０乃至ＣＰ３をラッチするよう構成されている。Ｄラッチ２５１Ｐ乃至２５４Ｐは、出力ドライバ１５及びレプリカドライバ１７Ｐに入力される。なお、本実施の形態ではＵ／Ｄカウンタ１９Ｐを４ビット・カウンタとしているため、４つのＤラッチ２５１Ｐ乃至２５４Ｐを設けている。同様に、プルダウン側のＵ／Ｄカウンタ１９Ｎの出力には、４つのＤラッチ２５１Ｎ乃至２５４Ｎが設けられている。Ｄラッチ２５１Ｎ乃至２５４Ｎは、"active read"信号のＬｏｗレベルであるときにＵ／Ｄカウンタ１９Ｐが出力する信号ＣＮ０乃至ＣＮ３をラッチするよう構成されている。

続いて、出力ドライバ１５の出力インピーダンスを調整する動作について図４のタイミングチャートを用いて説明する。なお以下の説明では、出力ドライバ１５のプルアップ側を例に説明するがプルダウン側も同様に動作する。

図４に示す時刻Ｔ１において、判定パルス発生回路２１によって生成されるパルス信号ＴＩＭＢがＨｉｇｈレベルになると、トランジスタスイッチ２４Ｐがオンする。これにより、レプリカドライバ１７Ｐの出力と、スイッチ群２３Ｐによりレプリカドライバ１７Ｐに接続されたレプリカ抵抗（例えば抵抗Ｒ２とする）に電流が流れる。また、このタイミングでコンパレータ１８Ｐが活性化し、レプリカドライバ１７Ｐの出力電圧レベル（レプリカドライバ１７Ｐとレプリカ抵抗Ｒ２との間の電圧レベル）と基準電圧レベル（ＶＤＤＱ／２）の比較が行われる。さらに、図４の（ｅ）に示すように、遅延回路２２Ｐによって遅延されたパルス信号ＴＩＭＢがＨｉｇｈレベルとなるタイミングで、コンパレータ１８Ｐの比較結果に応じてＵ／Ｄカウンタ１９Ｐがカウントアップ又はカウントダウンされる。

また、図４（ｂ）に示すように、時刻Ｔ１においては、データ読み出しが行われておらず"active read"信号がＬｏｗレベルである。このため、Ｕ／Ｄカウンタ１９Ｐの更新がすぐにＤラッチ２５１Ｐ乃至２５４Ｐに反映される。これによって、図４（ｆ）に示すように、出力ドライバ１５及びレプリカドライバ１７Ｐの電流駆動能力が変更される。図４の時刻Ｔ４での更新も同様に行われる。

一方、図４に示す時刻Ｔ２では、パルス信号ＴＩＭＢがＨｉｇｈレベルに変化することに応じて、コンパレータ１８Ｐによる比較結果によるＵ／Ｄカウンタ１９Ｐのカウント値の更新までは行われる。しかしながら、時刻Ｔ２では、データ読み出し動作が行われているため、"active read"信号がＨｉｇｈレベルであるため、Ｄラッチ２５１Ｐ乃至２５４ＰへのＵ／Ｄカウンタ１９Ｐのカウント値の反映は保留される。そして、時刻Ｔ３において、データ読み出し動作が終了して"active read"信号がＬｏｗレベルに変化したことに応じて、Ｕ／Ｄカウンタ１９Ｐのカウント値の更新がＤラッチ２５１Ｐ乃至２５４Ｐに反映される。これに応じて、図４（ｆ）に示すように、出力ドライバ１５及びレプリカドライバ１７Ｐの電流駆動能力が変更される。

つまり、データ読み出しが行われている期間はメモリセルアレイ１３から読み出されたデータが出力ドライバ１５により出力されている可能性がある。したがって、データ読み出しが行われている期間に出力ドライバ１５の電流駆動能力を変化させることで出力信号の反射が生じることを避けるために、本実施の形態では、データ読み出し動作が行われていない期間、すなわちデータ書き込み動作時か、又は、データ読み出し動作及び書き込み動作が共に行われていないスタンバイ時に出力ドライバの電流駆動能力を更新することとしている。

上述した本実施の形態にかかるＤＲＡＭチップ１は、出力インピーダンスの調整を自律的に行えるよう構成された従来の半導体集積回路が有する問題に対して以下のように対処可能である。第１に、従来のインピーダンスマッチング回路を内蔵する半導体集積回路は、専用の外部端子にレプリカ抵抗を接続する必要があり、半導体パッケージに設けるべき端子の増加、半導体集積回路を実装するプリント基板の面積増加を招くという問題があった。これに対してＤＲＡＭチップ１は、レプリカ抵抗Ｒ１乃至Ｒ６をＤＲＡＭチップ１に内蔵することとした。これにより、レプリカ抵抗を接続するための外部端子が不要となるため、半導体パッケージに設けるべき端子数の増加や、半導体集積回路が実装されるプリント基板の面積増加を抑制することができる。

第２に、従来のインピーダンスマッチング回路を内蔵する半導体集積回路は、専用の外部端子に接続されたレプリカ抵抗に常時電流が流れるため、電力消費量が大きいという問題がある。これに対してＤＲＡＭチップ１は、レプリカ抵抗Ｒ１乃至Ｒ６を流れる電流の電流経路にトランジスタスイッチ２４Ｐ及び２４Ｎを設けており、トランジスタスイッチ２４Ｐ及び２４Ｎのオンオフ動作によって出力インピーダンスの調整を行うときのみレプリカ抵抗Ｒ１乃至Ｒ６に電流を流す構成とした。これにより、電力消費量を削減することができる。

第３に、従来のインピーダンスマッチング回路を内蔵する半導体集積回路は、製造プロセスのばらつきにより、伝送線路の特性インピーダンスにばらつきが生じた場合に、外部端子に取り付けるレプリカ抵抗を異なる抵抗値のものに変更する必要があるという問題がある。これに対してＤＲＡＭチップ１は、抵抗値の異なる複数のレプリカ抵抗Ｒ１乃至Ｒ３を有しており、これらを選択的にレプリカドライバ１７Ｐの出力に接続する構成とした。これにより、ＤＲＡＭチップ１の内部に設けたレプリカ抵抗の抵抗値を調整できるため、製造プロセスによる伝送線路のインピーダンスのばらつきを打ち消すことができる。

第４に、従来のインピーダンスマッチング回路を内蔵する半導体集積回路は、外部から入力されるクロック信号に同期して出力ドライバの電流駆動能力を切り替えるため、外部クロックの供給が停止するとインピーダンス調整を正しく実行できないという問題がある。これに対してＤＲＡＭチップ１は、セルフリフレッシュ・タイマ２０等のＤＲＡＭチップ１内で生成されるクロック信号に同期して出力ドライバ１５の出力インピーダンス調整を行うこととした。これにより、外部クロックの供給が停止した場合などにも、出力インピーダンスの調整動作を安定的に継続することが可能である。

なお、上述したＤＲＡＭチップ１が有する特徴的な構成要素の一部のみを含む半導体集積回路も本発明の実施の形態の１つである。例えば、スイッチ群２３Ｐ及び２３Ｎによるレプリカ抵抗の抵抗値の選択を行わない構成、トランジスタスイッチ２４Ｐ及び２４Ｎによるレプリカ抵抗の電流経路の間欠的なオンオフを行わない構成、外部端子に入力される外部クロック信号に同期して出力ドライバ１５の電流駆動能力の調整を行う構成なども本発明の実施の形態に包含される。

また、説明簡略化のために、図１には、１つの出力ドライバ１５のみが内蔵されるＤＲＡＭ１の構成を示している。しかしながら、ＤＲＡＭチップ１がメモリセルアレイのワード幅、又はプロセッサとの間のデータバス幅に応じた数の出力ドライバ１５を有することはもちろんである。さらに、ＤＲＡＭチップ１は、ＤＲＡＭチップ１にアクセスするプロセッサに対してＷＡＩＴ信号等の制御信号を出力するための出力ドライバ１５をさらに有する場合もある。

また、上述したＵ／Ｄカウンタのビット数は一例であり、出力ドライバ１５、レプリカドライバ１７Ｐ及び１７Ｎのトランジスタ数も一例である。つまり、本実施の形態のＤＲＡＭチップ１は、出力ドライバの電流駆動能力を最大１６段階で調整可能であるが、これ以外の調整段数としてもよい。

また、上述したＤＲＡＭチップ１は、トランジスタスイッチ２４Ｐ及び２４Ｎを図１に示す位置に配置することによってレプリカ抵抗Ｒ１乃至Ｒ６を流れる電流を停止させている。しかしながら、トランジスタスイッチ２４Ｐ及び２４Ｎの配置は図１に示すものに限定されず、レプリカ抵抗Ｒ１乃至Ｒ６を流れる電流の電流経路上であれば他の位置に配置してもよい。

発明の実施の形態２．
本実施の形態にかかるＤＲＡＭチップ２の構成を図５に示す。ＤＲＡＭチップ２は、出力ドライバ１５のプルアップ側の電流駆動能力を調整するために発明の実施の形態１のＤＲＡＭチップ１が有するレプリカドライバ１７Ｎ、コンパレータ１８Ｎ、遅延回路２２Ｎ、スイッチ群２３Ｎ、トランジスタスイッチ２４Ｎ、並びにレプリカ抵抗Ｒ４〜Ｒ６を省略した構成としている。そして、出力ドライバ１５のプルダウン側の電流駆動能力の調整は、プルアップ側のコンパレータ１８Ｐの判定結果を利用して行う。出力ドライバ１５のプルアップ側トランジスタＰ０乃至Ｐ３の電流駆動能力とプルダウン側のトランジスタＮ０乃至Ｎ３の電流駆動能力の比率が既知であれば図５に示す構成により出力ドライバ１５のプルダウン側回路を含めた出力インピーダンス調整が可能である。このような構成により、出力ドライバ１５のインピーダンス調整に必要な回路規模の削減、消費電力の削減が可能となる。なお、図５の構成とは対称的に、プルアップ側の回路を省略してもよい。

上述した発明の実施の形態１及び２では、ＤＲＡＭチップに本発明を適用した場合について説明した。しかしながら、本発明は擬似ＳＲＡＭチップを含むその他の半導体集積回路に適用可能である。

さらに、本発明は上述した実施の形態のみに限定されるものではなく、既に述べた本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。

本発明の実施の形態にかかる半導体集積回路の構成図である。 本発明の実施の形態にかかる半導体集積回路が有する出力ドライバの構成例である。 本発明の実施の形態にかかる半導体集積回路が有するレプリカドライバの構成例である。 本発明の実施の形態にかかる半導体集積回路の動作を示すタイミングチャートである。 本発明の実施の形態にかかる半導体集積回路の構成図である。 従来のＤＲＡＭチップの構成図である。

符号の説明

１、２ 半導体集積回路（ＤＲＡＭチップ）
１１ アドレス入力端子
１２ アドレスデコーダ
１３ メモリセルアレイ
１４ センスアンプ
１５ 出力ドライバ
１６ データ出力端子
１７Ｐ、１７Ｎ レプリカドライバ
１８Ｐ、１８Ｎ コンパレータ
１９Ｐ、１９Ｎ Ｕ／Ｄカウンタ
２０ セルフリフレッシュ・タイマ
２１ 判定パルス発生回路
２２Ｐ、２２Ｎ 遅延回路
２３Ｐ、２３Ｎ スイッチ群
２４Ｐ、２４Ｎ トランジスタスイッチ
２５１Ｐ〜２５４Ｐ、２５１Ｎ〜２５４Ｎ Ｄラッチ
Ｒ１〜Ｒ６ レプリカ抵抗

Claims (10)

1. 出力インピーダンスの調整を自律的に行えるよう構成された半導体集積回路であって、
   電流駆動能力を変更可能な出力ドライバと、
   電流駆動能力を変更可能なレプリカドライバと、
   前記レプリカドライバの出力に接続されるレプリカ抵抗と、
   前記レプリカドライバの出力電圧に基づいて前記出力ドライバ及び前記レプリカドライバの電流駆動能力を調整するインピーダンス整合回路と、
   前記レプリカ抵抗を流れる電流の電流経路に設けられ、前記インピーダンス整合回路による前記出力ドライバの電流駆動能力の調整が行われる期間に応じて、前記電流経路を間欠的に接続するスイッチと、
   を備え、
   前記出力ドライバ、前記レプリカドライバ、前記レプリカ抵抗及び前記インピーダンス整合回路が１つの半導体パッケージ内に実装されている半導体集積回路。
2. 前記半導体パッケージ内に内部クロック生成回路がさらに実装されており、
   前記インピーダンス整合回路による前記出力ドライバ及び前記レプリカドライバの電流駆動能力の調整タイミングが、前記内部クロック生成回路により生成されるクロック信号に基づいて決定される請求項１に記載の半導体集積回路。
3. 前記半導体パッケージ内にメモリセルアレイがさらに実装されており、
   前記内部クロック生成回路は前記メモリセルアレイのセルフリフレッシュの実行タイミングを規定するクロック信号を生成するセルフリフレッシュ・タイマである請求項２に記載の半導体集積回路。
4. 前記レプリカ抵抗の抵抗値が変更可能である請求項１〜３のいずれか１項に記載の半導体集積回路。
5. 前記レプリカ抵抗は、互いに抵抗値が異なる複数のレプリカ抵抗を含み、
   前記半導体集積回路は、前記複数のレプリカ抵抗を前記レプリカドライバの出力に選択的に接続するセレクタをさらに備える請求項１〜４のいずれか１項に記載の半導体集積回路。
6. 前記出力ドライバ及び前記レプリカドライバはともに、並列に接続された複数のトランジスタを有し、
   前記インピーダンス整合回路は、前記レプリカドライバの出力電圧と基準電圧とを比較するコンパレータと、前記コンパレータによる比較結果に応じてカウントアップ又はカウントダウンされるカウンタとを有し、
   前記カウンタのカウント値に応じて前記複数のトランジスタそれぞれのオン又はオフを制御することにより、前記出力ドライバ及び前記レプリカドライバの電流駆動能力が変更される請求項１〜５のいずれか１項に記載の半導体集積回路。
7. 前記出力ドライバ及び前記レプリカドライバと前記カウンタとの接続経路に設けられ、前記出力ドライバが活性化される期間を規定する活性化信号に基づいて、前記出力ドライバが活性化されていない期間に前記カウンタのカウント値をラッチして前記出力ドライバ及び前記レプリカドライバに出力するラッチ回路をさらに備える請求項６に記載の半導体集積回路。
8. 前記出力ドライバは、プルアップ駆動用のプルアップ側回路とプルダウン駆動用のプルダウン側回路とを有し、
   前記レプリカドライバは、前記プルアップ側回路又は前記プルダウン側回路のいずれか一方と実質的に同じ構成を有し、
   前記インピーダンス整合回路は、前記レプリカドライバの出力電圧に基づいて前記出力ドライバの前記プルアップ側回路及び前記プルダウン側回路の電流駆動能力を調整する請求項１〜７のいずれか１項に記載の半導体集積回路。
9. 前記出力ドライバ、前記レプリカドライバ、前記レプリカ抵抗及び前記インピーダンス整合回路が１つの半導体チップ内に実装されることを特徴とする請求項１〜８のいずれか１項に記載の半導体集積回路。
10. 前記レプリカドライバの電流駆動能力は、前記出力ドライバの電流駆動能力の１／Ｋ倍、ただしＫは１より大きい数、であり、
    前記レプリカ抵抗の抵抗値は、前記出力ドライバの出力端子に接続される伝送線路のインピーダンスのＫ倍となるように設定される、請求項１〜９のいずれか１項に記載の半導体集積回路。

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