JP3626452B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に係り、特に、プログラマブルインピーダンス出力バッファ方式におけるバッファサイズの更新制御に関する。
【0002】
【従来の技術】
近年の半導体記憶装置(メモリ)に要求されるデータ転送速度は高速化され、その動作周波数は数百MHzレベルに達している。
【0003】
この高速化技術の一つとして、プログラマブルインピーダンス(PI)回路技術というものが知られている。以下にプログラマブルインピーダンス回路技術について簡単に説明する。
【0004】
半導体装置と外部とのデータの送受信を高速に行う場合、外部と接続されている配線の抵抗やインダクタンス、接続先容量に起因するある一定のインピーダンスによりデータ信号の反射が起こり、正常なデータの送受信ができなくなることがある。このデータの反射を解決するには、半導体装置内部と外部のインピーダンスを一致させればよい。
【0005】
ところが、半導体装置は原理的に動作電圧、温度、といった外部要因の変化によって内部のインピーダンスが容易に変化してしまうという特性をもつ。
【0006】
そこで、外部のインピーダンスを参照し、半導体装置内部のインピーダンスを動作電圧や温度変化に関わらず自動的に外部のインピーダンスに一致させるように制御する。
【0007】
より具体的には、出力バッファを構成するトランジスタの駆動力(バッファサイズ)を変化させることにより、出力バッファのインピーダンスを外部のインピーダンス(通常はユーザが設定した抵抗値)に対して高精度で合わせ込み、使用環境の変化などによる回路設計時からのズレを補正する。
【0008】
このようなインピーダンスの合わせ込み(バッファサイズの更新)は、更新コントローラを用いて書き込み動作時やNOP(no operation)状態のときに行われる。
【0009】
【発明が解決しようとする課題】
しかし、インピーダンスの合わせ込みを書き込み動作時やNOP状態のときに行うため、従来の方式ではリード動作が連続するときにはインピーダンスの合わせ込みは行われない。
【0010】
そのため、リード動作が連続したときに半導体装置内部のインピーダンスが変化すると、上記の通り、データ信号の反射が起こるなどの問題が生じることになる。
【0011】
本発明は上記課題に鑑みてなされたものであり、プログラマブルインピーダンス回路技術において、インピーダンスの合わせ込みの精度を向上させることを目的とする。
【0012】
【課題を解決するための手段】
本発明にかかる半導体装置は、例えば、それぞれデータを記憶する複数のメモリセルと、出力バッファを有し、第1のクロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、前記出力バッファのバッファサイズを決定するバッファサイズ決定信号、及び前記バッファサイズ決定信号が遷移するタイミングに基づいた所定の期間だけ所定値になるフィルター信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、を具備し、前記出力バッファ部は、前記フィルター信号を前記第1のクロック信号に同期させ、前記第1のクロック信号に同期した前記フィルター信号が前記所定値である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を禁止して、前記フィルター信号が前記所定値以外である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を許容することを特徴とする。
【0013】
また、本発明にかかる半導体装置は、例えば、それぞれデータを記憶する複数のメモリセルと、プルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群からなる出力バッファを有し、クロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、前記出力バッファのバッファサイズを決定するバッファサイズ決定信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、を具備し、前記出力バッファ部は、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新することを特徴とする。
【0014】
【発明の実施の形態】
本発明の実施の形態について、図面を参照して詳細に説明する。
≪第1の実施の形態≫
図1は本発明の第1の実施形態の構成図である。
【0015】
図1において、ボート(PCB)10上には、メモリチップ11が搭載されている。このメモリチップ11のI/O端子12がデータバス13を介してMPU14の入力端子15に接続されている。
【0016】
図2にメモリチップ11のレイアウト例を示す。
【0017】
メモリチップ11には、例えば4つのメモリブロック23が配置され、それぞれのメモリブロック23に対応してデータ出力部22が設けられている。このデータ出力部22には、I/O端子や出力バッファなどが含まれる。また、データ出力部22に含まれる出力バッファのバッファサイズを決定するためのバッファサイズ決定回路21がメモリチップ11の中央部に設けられ、そのバッファサイズ決定回路21の出力は各データ出力部22に接続されている。なお、バッファサイズ決定回路21に接続された抵抗RQは、合わせ込むインピーダンス値を決めるために接続されたものである。
【0018】
図3は、図1及び図2のメモリチップ11をより詳細にした構成図である(各構成要素の配置は実際のものと異なることに留意する)。
【0019】
図3に示したように、メモリチップ11は、行列状に配置された複数のメモリセルを有するメモリアレイ31と、所望のメモリセルを選択するロウセレクタ32及びカラムセレクタ33と、センスアンプ34と、ライトバッファ35と、アドレスデータが入力されるアドレス端子36と、アドレス端子36とロウセレクタ32及びカラムセレクタ33との間に接続されたアドレスバッファ37と、データバスに接続された入力バッファ部39及び出力バッファ部40と、入力バッファ部39及び出力バッファ部40に接続されたI/O端子12と、出力バッファ40のインピーダンス(バッファサイズ)を自動調整するバッファサイズ決定回路21と、書き込み時または読み出し時における動作タイミングのコントロールを行うタイミングコントロール回路41と、そのタイミングコントロール回路41からの出力を受けるバッファ42とを有する。
【0020】
次に、図3に示した回路の動作を説明する。
【0021】
まず、アドレス信号がアドレス端子36から入力され、アドレスバッファ37を介してロウセレクタ32及びカラムセレクタ33へ供給される。このアドレス信号に基づいて、メモリアレイ31中の所望のメモリセルが選択される。
【0022】
なお、図3では、説明を簡単にするために、アドレス端子36及びアドレスバッファ37をそれぞれ1つずつ示した。しかし実際のアドレス信号は、nビットのロウアドレス信号とmビットのカラムアドレス信号とで構成されている。従って、アドレス端子36はn+m個存在し、アドレスバッファ37はn個のロウアドレスバッファとm個のカラムアドレスバッファとから構成される。そして、n個のロウアドレスバッファがロウセレクタ32に接続され、m個のカラムアドレスバッファがカラムセレクタ33に接続される。
【0023】
同様に、図3においては、I/O端子12、入力バッファ部39、及び出力バッファ部40を1つづづ示した。しかし実際には、データバスがkビットであるとすると、これに対応して、I/O端子12、入力バッファ部39、及び出力バッファ部40はそれぞれk個ずつ存在することになる。
【0024】
データ書き込み時には、I/O端子12から入力された書き込みデータが、入力バッファ部39を介してライトバッファ35へ与えられ、メモリアレイ31中の所望のメモリセルに書き込まれる。
【0025】
一方、データ読み出し時には、選択されたメモリセルから読み出された出力データDATAが、センスアンプ34を介して出力バッファ部40へ伝送され、出力バッファ部40からI/O端子12を介してメモリチップ11外部へ出力される。なお、タイミング制御信号が、タイミングコントロール回路41からバッファ42を介してロウセレクタ32、カラムセレクタ33、センスアンプ34、及びライトバッファ35に供給されて、書き込み時または読み出し時における動作タイミングの制御が行われる。
【0026】
バッファサイズ決定回路21は、出力バッファ部40と同様の回路形式を持つ(あるいはサイズが定数倍の)ダミーバッファ回路と、外部端子ZQとを有する。外部端子ZQには、マッチングすべきインピーダンスを指定するための外部抵抗RQが接続されている。そして、バッファサイズ決定回路21はダミーバッファ回路のインピーダンスが外部抵抗RQと等しくなるようなトランジスタサイズを自動的に探す。そして、バッファサイズ決定回路21はバッファサイズを決定するためのバッファサイズ決定信号Pzをシステムのクロック信号CKに同期したクロック信号CK’に基づいて出力する。このバッファサイズ決定信号Pzにより出力バッファ部40のバッファサイズが制御される。なお、このバッファサイズ決定回路21は、例えばシステムのクロック信号CKの64サイクルに1サイクルであるといったように、クロック信号CKのサイクルより大きいサイクルでバッファサイズ決定信号Pzを出力する。
<データ出力に関係する部分の説明>
次に、図3に示したメモリチップ11のうち、データ出力に関係する部分(出力バッファ部40、バッファサイズ決定回路21)を図4に抜き出して説明する。
【0027】
出力バッファ部40には、出力データDATAが入力される出力レジスタ53、バッファサイズ更新制御回路54、及び出力バッファ52が含まれる。また、バッファサイズ更新制御回路54には、出力バッファ52のインピーダンス(バッファサイズ)を決定するバッファサイズ決定回路21が接続されている。
【0028】
メモリセルアレイ31の所望のメモリセルから読み出された出力データDATAはシステムのクロック信号CKの反転クロック信号CKBに同期して出力レジスタ53に取り込まれ、クロック信号CKに同期して出力レジスタ53から出力バッファ52及びバッファサイズ更新制御回路54に向けて出力される。
【0029】
一方、バッファサイズ決定回路21から出力されたバッファサイズ決定信号Pz(Pz(Pi)、Pz(Ni))は中間バッファ51で増幅され、バッファサイズ更新制御回路54に入力される。このバッファサイズ決定信号Pzは、出力バッファ52のバッファサイズを決定するための信号である。
【0030】
そして、バッファサイズ更新制御回路54はバッファサイズ決定信号Pz及び出力データDATAの値に基づき、出力バッファ52のバッファサイズ(インピーダンス)を更新する。
<バッファサイズ更新制御回路54及び出力バッファ52の説明>
図5は図4のうちバッファサイズ更新制御回路54及び出力バッファ52をより詳細に示したものである。
【0031】
図5に示すように、バッファサイズ更新制御回路54は、PMOSゲート制御回路61とNMOSゲート制御回路62とを有する。また、出力バッファ52は、プルアップ用トランジスタ群(P0〜P5)と、プルダウン用トランジスタ群(N0〜N5)とを有する。
【0032】
プルアップ用トランジスタ群(P0〜P5)は、所定の単位チャネル幅Wの1倍、2倍、4倍、8倍、16倍、32倍のチャネル幅をそれぞれ有する6個のPMOSトランジスタからなる。各PMOSトランジスタの電流経路の一端がI/O端子12に接続され、各PMOSトランジスタの電流経路の他端に高レベル電源電位(VDDQ)が印加されている。
【0033】
プルダウン用トランジスタ群(N0〜N5)は、所定の単位チャネル幅W’の1倍、2倍、4倍、8倍、16倍、32倍のチャネル幅をそれぞれ有する6個のNMOSトランジスタからなる。各NMOSトランジスタの電流経路の一端がI/O端子12に接続され、各NMOSトランジスタの電流経路の他端に低レベル電源電位(VSSQ)が印加されている。通常、この低レベル電源電位(VSSQ)は接地電位となる。
【0034】
プルアップ用トランジスタ群(P0〜P5)のそれぞれのゲートにはPMOSゲート制御回路61が接続される。それぞれのPMOSゲート制御回路61には、出力レジスタ53から出力された出力データDATAとそれぞれに対応するバッファサイズ決定信号Pz(Pi(i=0〜5))が入力される。なお、図5にはPMOSトランジスタP5のゲートに接続されるPMOSゲート制御回路61しか図示していないが、同じ構成のPMOSゲート制御回路61がPMOSトランジスタP0〜P4のゲートにそれぞれ接続される。
【0035】
プルダウン用トランジスタ群(N0〜N5)のそれぞれのゲートにはNMOSゲート制御回路62が接続される。それぞれのNMOSゲート制御回路62には、出力レジスタ53から出力された出力データDATAとそれぞれに対応するバッファサイズ決定信号Pz(Ni(i=0〜5))が入力される。なお、図5にはNMOSトランジスタN5のゲートに接続されるNMOSゲート制御回路62しか開示していないが、NMOSトランジスタN0〜N4のゲートにはそれぞれNMOSゲート制御回路62が接続される。
【0036】
PMOSゲート制御回路61は、出力データDATAに応じて開閉されるスイッチ65と、ラッチ回路63を有する。
【0037】
同様に、NMOSゲート制御回路62は、出力データDATAに応じて開閉されるスイッチ66と、ラッチ回路64を有する。
【0038】
そして、プルアップ用トランジスタ群(P0〜P5)とプルダウン用トランジスタ群(N0〜N5)とからなる出力トランジスタ群60は、ラッチ回路63、64にそれぞれラッチされたデータに従って、その一部が閉じたままになる。そのため、ラッチ回路63、64にラッチされたデータに基づいて出力インピーダンス(バッファサイズ)を制御することができる。
【0039】
具体的に、出力トランジスタ群60のバッファサイズは以下の通り制御される。
【0040】
まず、プルアップ用トランジスタ群(P0〜P5)のインピーダンスの合わせ込みについて説明する。
【0041】
出力データDATAがLの場合、ラッチ回路63にラッチされているデータにかかわらず、PMOSゲート制御回路61の出力はHとなる。これにより、対応するPMOSトランジスタP0〜P5はオフとなる。
【0042】
逆に、出力データDATAがHの場合、ラッチ回路63にラッチされているデータがHであればPMOSゲート制御回路61の出力はLとなり、対応するPMOSトランジスタP0〜P5はオンとなる。また、ラッチ回路63にラッチされているデータがLであれば、PMOSゲート制御回路61の出力はHとなり、対応するPMOSトランジスタP0〜P5はオフとなる。
【0043】
ここで、上記構成によると、バッファサイズ決定信号Pz(Pi)は出力データDATAがLであるときにラッチ回路63に取り込まれることになる。出力データDATAがLであれば、ラッチ回路63の出力が変化しても、PMOSゲート制御回路61の出力はHのままで不定にならないからである。また、出力データDATAがLからHに変わるときにPMOSトランジスタP0〜P5のインピーダンス(バッファサイズ)を外部抵抗RQに合わせ込んでおくことが重要であり、出力データDATAとして連続してHを出力しているときにインピーダンスを合わせ込むと、それにより生じたノイズが出力に乗ってしまうからである。
【0044】
次に、プルダウン用トランジスタ群(N0〜N5)のインピーダンスの合わせ込みについて説明する。
【0045】
出力データDATAがLの場合、ラッチ回路64にラッチされているデータがHであればNMOSゲート制御回路62の出力はLとなり、対応するNMOSトランジスタN0〜N5はオフとなる。また、ラッチ回路64にラッチされているデータがLであれば、NMOSゲート制御回路62の出力はHとなり、対応するNMOSトランジスタN0〜N5はオンとなる。
【0046】
逆に、出力データDATAがHの場合、ラッチ回路64にラッチされているデータにかかわらず、NMOSゲート制御回路62の出力はHとなる。これにより、対応するNMOSトランジスタN0〜N5はオフとなる。
【0047】
ここで、上記構成によると、バッファサイズ決定信号Pz(Ni)は、出力データDATAがHであるときにラッチ回路109に取り込まれることになる。出力データDATAがHであれば、ラッチ回路109の出力が変化しても、NMOSゲート制御回路107の出力はLのままで、不定にならないからである。また、出力データDATAがHからLに変わるときにNMOSトランジスタN0〜N5のインピーダンス(バッファサイズ)を外部抵抗RQに合わせ込んでおくことが重要であり、出力データDATAとして連続してLを出力しているときにインピーダンスを合わせ込むと、それにより生じたノイズが出力に乗ってしまうからである。
【0048】
なお、バッファサイズの更新サイクルは、動作電圧や温度といった外部要因の変化がシステムのクロック信号CKの周波数に比べて十分遅いため、クロック信号CKに対して十分低速に設定されている。
【0049】
上述の通り、本発明の第1の実施形態によれば、リード動作が連続した場合でも、出力データDATAに応じて出力トランジスタ群60のバッファサイズを更新できることになり、インピーダンスの合わせ込みの精度を向上させることが可能となる。
≪本発明の第2の実施形態≫
<第1の実施形態の問題点>
まず、本発明の第1の実施形態の問題点について説明する。
【0050】
図6及び図7に本発明の第1の実施形態にかかる半導体装置の動作タイミングチャートを示す。
【0051】
出力データDATAはクロック信号CKに同期して出力レジスタ53から出力バッファ52へ出力される。バッファサイズ決定信号Pzはクロック信号CK’に同期してバッファサイズ決定回路21から出力される。クロック信号CK’はシステムのクロック信号CKに同期しているが、図2に示したように、バッファサイズ決定回路21から出力バッファ52までは長い配線を通る必要がある。その配線遅延などにより、バッファサイズ決定信号Pzが出力バッファ52に入力されるまでに所定の遅延時間が生じる。
【0052】
システムのクロック信号CKの周波数が比較的遅い場合は、図6に示したように、バッファサイズ決定回路21から出力バッファ52までの配線遅延やスキューをクロック周期内に収めることができた。
【0053】
しかし、クロック周波数が高速になると、図7に示したように、この配線遅延やスキューがクロック周期内に収まらなくなってしまう。
【0054】
そして、出力データDATAはクロック信号CKに同期して出力レジスタ53から出力バッファ52に出力されるが、バッファサイズの更新中(つまり、バッファサイズ決定信号Pzをラッチ回路63、64に取り込んでいるとき)に、出力データDATAが遷移すると、バッファサイズ決定信号Pzの一部を誤ラッチしてしまい、バッファサイズの更新を正常にできなくなってしまう恐れがある。逆に言うと、出力データDATAが遷移している期間にバッファサイズの更新が行われると、バッファサイズ決定信号Pzの一部を誤ラッチしてしまい、バッファサイズの更新を正常にできなくなってしまう恐れがある。
【0055】
特に、図7のようなDDR(Dual−Data−Rate)方式では、クロックの立ち上がり、立ち下がりの両方でデータ出力が変化する。そのため、バッファサイズの更新に許容される期間はクロックの半周期に制限されてしまい、タイミング条件は一層厳しくなっている。
【0056】
そこで、上記問題点を解決した本発明の第2の実施形態について、第1の実施形態と同じ構成の部分については説明を省略し(第1の実施形態における図1〜3に相当する部分)、相違点を中心に説明する(図4及び図5に相当する部分)。
<データ出力に関係する部分の説明>
図8は、本発明の第2の実施形態にかかる半導体装置のデータ出力に関係する部分を抜き出したものである。つまり、図3に示したメモリチップ11のうち、データ出力に関係する部分(出力バッファ部40、バッファサイズ決定回路21)を抜き出したものである。
【0057】
出力バッファ部40には、出力レジスタ53、第1のレジスタ73、第2のレジスタ74、バッファサイズ更新制御回路75、及び出力バッファ52が含まれる。
【0058】
バッファサイズ更新制御回路75には、出力バッファ52のバッファサイズ(インピーダンス)を決定するバッファサイズ決定回路21が接続されている。第1のレジスタ73は、バッファサイズ決定回路21と中間バッファ72を介して接続されている。第2のレジスタ74は、バッファサイズ決定回路21と中間バッファ71を介して接続されている。出力レジスタ40及び第2のレジスタ44は出力バッファ45に接続されている。出力バッファ45はI/O端子12に接続されている。
【0059】
次に、図8に示した回路の動作について、図9に示したタイミングチャート図を参照して説明する。
【0060】
バッファサイズ決定回路21は、クロック信号CK’に同期して、例えば12ビットのバッファサイズ決定信号Pz(Pz(P0)〜Pz(P5)、Pz(N0)〜Pz(N5))及びバッファサイズの更新制御を行うフィルター信号filを出力する。ここで、フィルター信号filは例えばバッファサイズ決定信号Pzがバッファサイズ決定回路21から出力される前後2クロック分ずつの幅でLとなるパルス信号であり、このフィルター信号filがLの期間はバッファサイズの更新が禁止される。バッファサイズ決定信号Pzは、中間バッファ71で増幅され、第2のレジスタ74に入力される。フィルター信号filは、中間バッファ72で増幅され、第1のレジスタ73に入力される。
【0061】
第1のレジスタ73は、クロック信号CKの反転クロック信号CKBに同期してフィルター信号filを取り込み、クロック信号CKに同期して出力する。このクロック信号CKに同期されたフィルター信号をfckと図示してある。
【0062】
このフィルター信号fckは第2のレジスタ74に入力される。第2のレジスタ74は、フィルター信号fckに同期してバッファサイズ決定信号Pzを取り込み、バッファサイズ更新制御回路75に入力される。
【0063】
ここで、フィルター信号fckはクロック信号CKに同期しているため、バッファサイズ決定信号Pzもクロック信号CKに同期してバッファサイズ更新制御回路75に入力されることになる。また、図示せぬメモリセルから読み出された出力データDATAは、クロック信号CKの反転信号CKBに同期して出力レジスタ53に取り込まれ、クロック信号CKに同期して出力バッファ52に向けて出力される。
【0064】
このようにして、出力データDATAの出力バッファ52への入力とバッファサイズ更新制御回路75による出力バッファ52のバッファサイズの更新とが同期して行われることになる。
【0065】
ここで、バッファサイズ決定信号Pzとフィルター信号filとは、出力バッファ部40まではほぼ同じ経路で接続され、ほぼ等しいRC遅延を有する配線を経由して伝播される。そのため、バッファサイズ決定信号Pzとフィルター信号filとは出力バッファ部40においても、タイミング関係は保存されている。しかし、配線遅延やスキューにより、出力データDATAの出力から数えてクロックCKの半周期分の時間内に収まらない可能性がある。
【0066】
しかし、フィルター信号filは、第1のレジスタ73によりクロック信号CKに同期して出力される(フィルター信号fck)。上述の通り、フィルター信号filはバッファサイズ決定信号Pzがバッファサイズ決定回路21から出力される前後2クロック分ずつの幅でLとなるパルス信号であり、このフィルター信号filがLの期間はバッファサイズの更新が禁止される。つまり、第2のレジスタ74は、フィルター信号fckがLの期間はバッファサイズ決定信号Pzを取り込まず、フィルター信号fckがHになってからバッファサイズ決定信号Pzを取り込む。このように、クロック信号CKに同期したフィルター信号fckがHとなってからバッファサイズの更新が行われるため、クロック信号CKに同期して出力される出力データDATAが遷移しているときにバッファサイズの更新をしてしまうことを防止でき、バッファサイズ決定信号Pzの誤ラッチを防止することが可能となる。
<出力バッファ52、バッファサイズ更新制御回路75、及び第2のレジスタ74についての説明>
次に、図8に示した出力バッファ部40のうち、出力バッファ52、バッファサイズ更新制御回路75、及び第2のレジスタ74の部分76を図10に抜き出して詳細に説明する。
【0067】
図10に示すように、バッファサイズ更新制御回路75は、PMOSゲート制御回路81とNMOSゲート制御回路82とを有する。また、出力バッファ52は、プルアップ用トランジスタ群(P0〜P5)と、プルダウン用トランジスタ群(N0〜N5)とを有する。
【0068】
プルアップ用トランジスタ群(P0〜P5)は、所定の単位チャネル幅Wの1倍、2倍、4倍、8倍、16倍、32倍のチャネル幅をそれぞれ有する6個のPMOSトランジスタからなる。各PMOSトランジスタの電流経路の一端がI/O端子12に接続され、各PMOSトランジスタの電流経路の他端に高レベル電源電位(VDDQ)が印加されている。
【0069】
プルダウン用トランジスタ群(N0〜N5)は、所定の単位チャネル幅W’の1倍、2倍、4倍、8倍、16倍、32倍のチャネル幅をそれぞれ有する6個のNMOSトランジスタからなる。各NMOSトランジスタの電流経路の一端がI/O端子12に接続され、各NMOSトランジスタの電流経路の他端に低レベル電源電位(VSSQ)が印加されている。通常、この低レベル電源電位(VSSQ)は接地電位とする。
【0070】
プルアップ用トランジスタ群(P0〜P5)のそれぞれのゲートにはPMOSゲート制御回路81が接続される。それぞれのPMOSゲート制御回路81には、出力データDATAとそれぞれに対応するバッファサイズ決定信号Pz(Pi(i=0〜5))が入力される。なお、図10にはPMOSトランジスタP5のゲートに接続されるPMOSゲート制御回路81しか図示していないが、同じ構成のPMOSゲート制御回路81がPMOSトランジスタP0〜P4のゲートにそれぞれ接続される。
【0071】
プルダウン用トランジスタ群(N0〜N5)のそれぞれのゲートにはNMOSゲート制御回路82が接続される。それぞれのNMOSゲート制御回路82には、出力データDATAとそれぞれに対応するバッファサイズ決定信号Pz(Ni(i=0〜5))が入力される。なお、図10にはNMOSトランジスタN5のゲートに接続されるNMOSゲート制御回路82しか図示していないが、同じ構成のNMOSゲート制御回路82がNMOSトランジスタN0〜N4のゲートにそれぞれ接続される。
【0072】
PMOSゲート制御回路81は、出力データDATAに応じて開閉されるスイッチ83及びラッチ回路85を有する。
【0073】
NMOSゲート制御回路82は、出力データDATAに応じて開閉されるスイッチ84及びラッチ回路86を有する。
【0074】
そして、プルアップ用トランジスタ群(P0〜P5)とプルダウン用トランジスタ群(N0〜N5)とからなる出力トランジスタ群60は、ラッチ回路85、86にそれぞれラッチされたデータに従って、その一部が閉じたままになる。そのため、ラッチ回路85、86にラッチされたデータに基づいて出力インピーダンス(バッファサイズ)を制御することができる。
【0075】
具体的に、出力トランジスタ群60のバッファサイズは以下の通り制御される。
【0076】
まず、プルアップ用トランジスタ群(P0〜P5)のインピーダンスの合わせ込みについて説明する。
【0077】
出力データDATAがLの場合、ラッチ回路85にラッチされているデータにかかわらず、PMOSゲート制御回路81の出力はHとなる。これにより、対応するPMOSトランジスタP0〜P5はオフとなる。
【0078】
出力データDATAがHの場合、ラッチ回路85にラッチされているデータがHであればPMOSゲート制御回路81の出力はLとなり、対応するPMOSトランジスタP0〜P5はオンとなる。逆に、ラッチ回路85にラッチされているデータがLであれば、PMOSゲート制御回路81の出力はHとなり、対応するPMOSトランジスタP0〜P5はオフとなる。
【0079】
ここで、バッファサイズ決定信号Pz(Pi)は、フィルター信号fckがHの期間にラッチ回路74Pに取り込まれ、フィルター信号fckがLの期間にはラッチ回路74Pへ取り込まれない(取り込みが禁止される)。
【0080】
さらに、出力データDATAがLになると、ラッチ回路74Pに取り込まれていたバッファサイズ決定信号Pz(Pi)はスイッチ83を介してラッチ回路85に取り込まれることになる。出力データDATAがLであれば、ラッチ回路85の出力が変化しても、PMOSゲート制御回路81の出力はHのままで、不定にならないからである。また、出力データDATAがLからHに変わるときにPMOSトランジスタP0〜P5のインピーダンス(バッファサイズ)を外部抵抗RQに合わせ込んでおくことが重要であり、出力データDATAとして連続してHを出力しているときは、インピーダンスを合わせ込む必要性は高くないからである。
【0081】
次に、プルダウン用トランジスタ群(N0〜N5)のインピーダンスの合わせ込みについて説明する。
【0082】
出力データDATAがLの場合、ラッチ回路86にラッチされているデータがHであればNMOSゲート制御回路82の出力はLとなり、対応するNMOSトランジスタN0〜N5はオフとなる。また、ラッチ回路86にラッチされているデータがLであれば、NMOSゲート制御回路82の出力はHとなり、対応するNMOSトランジスタN0〜N5はオンとなる。
【0083】
逆に、出力データDATAがHの場合、ラッチ回路86にラッチされているデータにかかわらず、NMOSゲート制御回路82の出力はHとなる。これにより、対応するNMOSトランジスタN0〜N5はオフとなる。
【0084】
ここで、バッファサイズ決定信号Pz(Ni)は、フィルター信号fckがHの期間にラッチ回路74Nに取り込まれ、フィルター信号fckがLの期間にはレジスタ74Nに取り込まれない(取り込みが禁止される)。
【0085】
さらに、出力データDATAがLになると、ラッチ回路74Nに取り込まれていたバッファサイズ決定信号Pz(Ni)はスイッチ84を介してラッチ回路86に取り込まれることになる。出力データDATAがLであれば、ラッチ回路86の出力が変化しても、PMOSゲート制御回路82の出力はHのままで、不定にならないからである。また、出力データDATAがHからLに変わるときにNMOSトランジスタP0〜P5のインピーダンス(バッファサイズ)を外部抵抗RQに合わせ込んでおくことが重要であり、出力データDATAとして連続してLを出力しているときは、インピーダンスを合わせ込む必要性は高くないからである。
【0086】
このようにして、各PMOSトランジスタP0〜P5及び各NMOSトランジスタN0〜N5は、バッファサイズ決定回路21から出力されるバッファサイズ決定信号Pzによって導通/非導通が制御される。そして、各PMOSトランジスタ及び各NMOSトランジスタの導通/非導通によって、出力バッファ52のバッファサイズ(インピーダンス)が制御される。
<バッファサイズ決定回路21の説明>
次に、図11及び図12を参照して、バッファサイズ決定回路21の詳細を説明する。
【0087】
バッファサイズ決定回路21は、バッファサイズ決定信号Pzを生成するバッファサイズ決定信号生成部90と、フィルター信号filを生成するフィルター信号生成部100とを有する。図11にバッファサイズ決定信号生成部90を示し、図12にフィルター信号生成部100を示す。
【0088】
まず、図11を参酌してバッファサイズ決定信号生成部90について説明する。
【0089】
バッファサイズ決定信号生成部90は、プルダウン用トランジスタ群(N100〜N105)のインピーダンスを整合するためのプルダウン制御系91と、プルアップ用トランジスタ群(P100〜P105)のインピーダンスを整合するためのプルアップ制御系92とを有する。このバッファサイズ決定信号生成部90は、バッファサイズ決定信号Pzとして、プルアップ側のバッファサイズ決定信号Pz(Pi(i=0〜5))及びプルダウン側のバッファサイズ決定信号Pz(Ni(i=0〜5))を出力する。
【0090】
ここでは、インピーダンス信号Pz(Ni)を出力するプルダウン側のバッファサイズ制御についてのみ説明し、プルアップ側についての説明を省略する。
【0091】
バッファサイズ決定信号生成部90は、ZQ端子に直列接続されたPMOSトランジスタP111と、PMOSトランジスタP111とゲート及びソースをそれぞれ共通としたPMOSトランジスタP112とを備える。PMOSトランジスタP111のゲートレベルは、ZQ端子の電位VZQが高レベル側電源電圧VDDQの二分の一になるように、オペアンプOP1によってレベル制御される。ここで、高レベル側電源電圧VDDQは出力バッファ52を駆動する高レベル側電源電圧である。
【0092】
そして、PMOSトランジスタP112のドレイン(ノードREFIU)はオペアンプOP2の反転入力端子に接続され、VDDQ/2が供給される。一方、オペアンプOP2の非反転入力端子には電圧VZQが供給される。U/Dカウンタ93は、出力信号D0,D1,…D5により、ダミーバッファ回路NdmのNMOSトランジスタ群N100,N101,…,N105に対して選択的に導通、非導通を制御する。NMOSトランジスタ群N100,N101,…,N105のドレインは、オペアンプOP2の反転入力端子(ノードREFIU)に帰還されている。
【0093】
従って、プルダウン制御系91は、ノードREFIUの電圧が基準電圧a1(=VDDQ/2)に一致するように、ダミーバッファ回路NdmのNMOSトランジスタN100,N101,…,N105の導通/非道通を決定し、これによって、ダミーバッファ回路Ndmのバッファサイズ(インピーダンス)が決定される。さらに、U/Dカウンタ93の出力信号D0,D1,…D5に基づいて、バッファサイズ決定信号Pz(Ni)が出力される。
【0094】
なお、プルアップ制御系92も同様にしてバッファサイズ決定信号Pz(Pi)を出力する。
【0095】
このようにして、マッチングすべきインピーダンスを指定するための外部抵抗RQをZQ端子に接続することにより、バッファサイズ決定信号生成部90は、出力バッファ52のインピーダンスが外部抵抗RQの値(あるいはその定数倍)になるように、バッファサイズ決定信号Pzを生成することができる。
【0096】
次に、図12を参酌してフィルター信号生成部100について説明する。
【0097】
フィルター信号生成部100には、クロック信号CKをそれぞれ2,4,8,16,32,64分周するためのレジスタ回路121〜126と、クロック信号CKを8分周した信号の位相を半周期ずらした信号8K2を出力するレジスタ回路127と、クロック信号CKを32分周した信号32Kとクロック信号CKを64分周した信号64Kとレジスタ127から出力される信号8K2とが入力されるNAND回路128とを有する。このNAND回路128の出力がフィルター信号filとなる。
【0098】
レジスタ回路121は、反転出力端子QBから出力された信号2Kを反転クロック信号CKBのHに同期して入力端子Dから取り込み、クロック信号CKのHに同期して信号2Kを2分周した信号2KBを出力端子Qから出力する。ここで、信号2Kと信号2KBとは相補信号である。
【0099】
レジスタ回路122は、反転出力端子QBから出力された信号4Kをレジスタ回路121の出力端子Qから出力された信号2KBのHに同期して入力端子Dから取り込み、レジスタ回路121の出力端子QBから出力された信号2KのHに同期して信号2Kを2分周した信号4KB(クロック信号CKを4分周した信号)を出力端子Qから出力する。ここで、信号4Kと信号4KBとは相補信号である。
【0100】
以下、同様にして、レジスタ回路123はクロック信号CKを8分周した信号8Kを生成し、レジスタ回路124はクロック信号CKを16分周した信号16Kを生成し、レジスタ回路125はクロック信号CKを32分周した信号32Kを生成し、レジスタ回路126はクロック信号CKを64分周した信号64Kを生成する。また、レジスタ127は、クロック信号CKを8分周した信号8Kの位相を半周期ずらした信号8K2を出力する。
【0101】
NAND回路128には、クロック信号CKを8分周した信号の位相を半周期ずらした信号8K2と、クロック信号CKを32分周した信号32Kと、クロック信号CKを64分周した信号64Kとが入力される。そのため、図9に示したように、NAND回路128はクロック信号CKの64周期目にあたるパルスの前後2クロック分だけLを出力し、これがフィルター信号filとなる。
【0102】
上記説明では、フィルター信号filをクロック信号CKの64周期目のパルスの前後2クロック分だけLになるような信号とした。
【0103】
ここで、フィルター信号filをクロック信号CKの64周期目のパルスの前後4クロック分だけLになるような信号とするのであれば、図12に示したレジスタ回路127がクロック信号CKを16分周した信号16Kの位相が半周期ずれた信号16K2を出力するように設計すればよい。
【0104】
また、バッファサイズの更新サイクルをクロック信号CKの128クロックに1回とするのであれば、図12のNAND回路128に入力される信号を全て2分周したものとすればよい。
【0105】
つまり、バッファサイズの更新サイクルとフィルター信号filのパルス幅に応じてフィルター信号生成部100を変更すればよい。
【0106】
なお、上記説明では、バッファサイズ決定回路21はクロック信号CKを64分周したクロック信号CK’により制御されることとした。その場合、図13に示したように、図12のレジスタ回路124〜126の各出力信号16K(クロック信号CKを16分周したもの),32K(クロック信号CKを32分周したもの),64K(クロック信号CKを64分周したもの)がNAND回路131に入力されて、そのNAND回路131の出力がクロック信号CK’となる。
【0107】
以上の通り、本実施形態では、クロック信号CKに同期したフィルター信号fckがHとなってからバッファサイズの更新が行われるため、クロック信号CKに同期して出力される出力データDATAが遷移しているときにバッファサイズの更新をしてしまうことを防止でき、バッファサイズ決定信号Pzの誤ラッチを防止することが可能となる。
【0108】
なお、本実施形態によると、従来の方法に比べてバッファサイズの更新が2クロック分遅れることになるが、バッファサイズの更新サイクルはこの2クロックに比べて十分大きいので(例えば64クロックに1回更新)、問題とはならない。
【0109】
また、バッファサイズ決定回路21を駆動するクロック信号CK’と、出力データDATAの出力制御をするクロック信号CKとを、同じクロック信号にしても構わない。
【0110】
さらに、図4で示した中間バッファ51や、図8で示した中間バッファ71、72は省略しても構わない。これにより、バッファの個数を減らすことができ、レイアウト面積の削減を図ることができる。
【0111】
【発明の効果】
本発明は、プログラマブルインピーダンス回路技術において、インピーダンスの合わせ込みの精度を向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態にかかるメモリチップの配置図。
【図2】メモリチップ11のレイアウト例を示した図。
【図3】メモリチップ11の構成図。
【図4】メモリチップ11のうちデータ出力に関係する部分を抜き出した図。
【図5】図4に示したバッファサイズ更新制御回路54及び出力バッファ52をより詳細に示した図。
【図6】本発明の第1の実施形態にかかる半導体装置の動作タイミングチャート図。
【図7】本発明の第1の実施形態にかかる半導体装置の動作タイミングチャート図。
【図8】本発明の第2の実施形態にかかる半導体装置のデータ出力に関係する部分を抜き出した図。
【図9】図8に示した半導体装置の動作タイミングチャート図。
【図10】図8に示した出力バッファ部40のうち、出力バッファ52、バッファサイズ更新制御回路75、及び第2のレジスタ74の部分76を抜き出した図。
【図11】バッファサイズ決定回路21のバッファサイズ決定信号生成部90の構成図。
【図12】バッファサイズ決定回路21のフィルター信号filを生成するフィルター信号生成部100の構成図。
【図13】バッファサイズ決定回路21の動作を制御するクロック信号CK’を生成する回路図。
【符号の説明】
10…ボード(PCB)、11…メモリチップ、12…I/O端子、13…データバス、
14…MPU、15…入力端子、21…バッファサイズ決定回路、22…データ出力部、23…メモリブロック、31…メモリアレイ、32…ロウセレクタ、33…カラムセレクタ、34…センスアンプ、35…ライトバッファ、36…アドレス端子、37…アドレスバッファ、39…入力バッファ部、40…出力バッファ部、41…タイミングコントロール部、42…バッファ、52…出力バッファ、53…出力レジスタ、54…バッファサイズ更新制御回路、60…出力トランジスタ群、61…PMOSゲート制御回路、62…NMOSゲート制御回路、63…ラッチ回路、64…ラッチ回路、65…スイッチ、66…スイッチ、71…中間バッファ、72…中間バッファ、73…第1のレジスタ、74…第2のレジスタ、74P…ラッチ回路、74N…ラッチ回路、75…バッファサイズ更新制御回路、81…PMOSゲート制御回路、82…NMOSゲート制御回路、83…スイッチ、84…スイッチ、85…ラッチ回路、86…ラッチ回路、90…バッファサイズ決定信号生成部、91…プルダウン制御系、92…プルアップ制御系、93…U/Dカウンタ、94…U/Dカウンタ、100…フィルター信号生成部、121〜127…レジスタ回路、128…NAND回路、131…NAND回路。
Claims (9)
- それぞれデータを記憶する複数のメモリセルと、
出力バッファを有し、第1のクロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、
前記出力バッファのバッファサイズを決定するバッファサイズ決定信号、及び前記バッファサイズ決定信号が遷移するタイミングに基づいた所定の期間だけ所定値になるフィルター信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、
を具備し、
前記出力バッファ部は、前記フィルター信号を前記第1のクロック信号に同期させ、前記第1のクロック信号に同期した前記フィルター信号が前記所定値である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を禁止して、前記フィルター信号が前記所定値以外である期間には前記バッファサイズ決定信号に基づいたバッファサイズの更新を許容する
ことを特徴とする半導体装置。 - 前記フィルター信号は、前記バッファサイズ決定信号が遷移するタイミングの前後の所定クロック数分だけ所定値とされることを特徴とする請求項1記載の半導体装置。
- 前記出力バッファ部はさらに、第1のレジスタ回路及び第2のレジスタ回路を有し、
前記第1のレジスタ回路は、前記フィルター信号が入力され、前記第1のクロック信号に同期して前記フィルター信号を出力し、
前記第2のレジスタ回路は、前記バッファサイズ決定信号が入力され、前記第1のレジスタから出力された前記フィルター信号が前記所定値である期間には、前記出力バッファへの前記バッファサイズ決定信号の出力を禁止して、前記フィルター信号が前記所定値である期間以外には、前記出力バッファへの前記バッファサイズ決定信号の出力を許容する、
ことを特徴とする請求項1又は2記載の半導体装置。 - 前記第1のレジスタ回路及び前記第2のレジスタ回路は前記第1のクロック信号に同期して出力制御されることを特徴とする請求項3記載の半導体装置。
- 前記第1のレジスタ回路及び前記第2のレジスタ回路は前記第1のクロック信号に同期して出力制御され、前記バッファサイズ決定回路は前記第1のクロック信号と異なる第2のクロック信号に同期して出力制御されることを特徴とする請求項3又は4記載の半導体装置。
- 前記バッファサイズ決定回路と前記第1のレジスタ回路とを接続する第1の配線と、前記バッファサイズ決定回路と前記第2のレジスタ回路とを接続する第2の配線とは、ほぼ同じだけの配線遅延量を有することを特徴とする請求項3乃至5記載の半導体装置。
- 前記バッファサイズ決定回路は、前記出力バッファが前記半導体装置の外部に取りつけられた外部抵抗と同じインピーダンスを有するように、前記出力バッファのバッファサイズを決定するものであることを特徴とする請求項1乃至6記載の半導体装置。
- 前記出力バッファはプルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群を有し、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新することを特徴とする請求項1乃至7記載の半導体装置。
- それぞれデータを記憶する複数のメモリセルと、
プルアップ用出力トランジスタ群及びプルダウン用出力トランジスタ群からなる出力バッファを有し、クロック信号に同期して前記データを前記出力バッファへ入力させる出力バッファ部と、
前記出力バッファのバッファサイズを決定するバッファサイズ決定信号を生成し、前記出力バッファ部に向けて出力するバッファサイズ決定回路と、
を具備し、
前記出力バッファ部は、前記出力バッファがハイレベルを出力するときに前記プルダウン用出力トランジスタ群のバッファサイズを更新し、前記出力バッファがロウレベルを出力するときに前記プルアップ用出力トランジスタ群のバッファサイズを更新する
ことを特徴とする半導体装置。
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