KR100974225B1 - 임피던스 조정 주기 설정회로 및 반도체 집적회로 - Google Patents

임피던스 조정 주기 설정회로 및 반도체 집적회로 Download PDF

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Abstract

본 발명은 외부 신호를 조합하여 리프레시 신호를 생성하는 커맨드 디코더; 및 상기 리프레시 신호 및 어드레스 신호에 응답하여 임피던스 조정 활성화 신호를 생성하도록 구성된 임피던스 조정 활성화 신호 생성부를 구비하는 임피던스 조정 주기 설정회로를 제공한다.
Figure R1020080131968
임피던스, 리프레시

Description

임피던스 조정 주기 설정회로 및 반도체 집적회로{IMPEDANCE CALIBRATION PERIOD SETTING CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT}
본 발명은 반도체 회로 기술에 관한 것으로서, 특히 임피던스 조정 주기 변경회로 및 반도체 집적회로에 관한 것이다.
각종 환경 요인 즉, PVT(Process/Voltage/Temperature)의 변동에 대응하여 입출력 특성을 일정하게 유지할 수 있도록, 반도체 집적회로는 데이터 드라이버의 임피던스(impedance) 및 입출력 패드(DQ)의 임피던스를 목표 값으로 유지시키기 위한 온 다이 터미네이션(on die termination) 기능을 채용하고 있다.
상기 온 다이 터미네이션 기능은 통상적으로 ZQ 캘리브레이션(ZQ calibration) 이라 명명된 동작 즉, 반도체 집적회로의 외부저항 연결 패드(ZQ)를 통해 연결된 외부 저항과 상기 데이터 드라이버를 복제한 회로의 저항 값을 일치시키는 임피던스 조정 동작에 의해 생성된 코드 신호(code signal)(이하, 임피던스 조정 코드)를 이용하여 이루어진다.
다시 말해, 입출력 패드(DQ)와 연결된 데이터 드라이버 및 온 다이 터미네이션 블록을 코드 신호에 의해 임피던스 조정이 가능한 형태로 설계하고, 상기 임피 던스 조정 코드를 상기 데이터 드라이버 및 온 다이 터미네이션 블록에 입력시킴으로써 온 다이 터미네이션 기능이 수행되도록 하였다.
종래의 기술에 따른 반도체 집적회로는 도 1에 도시된 바와 같이, 기록된 데이터의 보존을 위한 리프레시 특히, 외부 리프레시 명령 즉, 메모리 컨트롤러가 명령한 오토 리프레시 명령(auto refresh command)(AREF)이 발생할 때마다 상기 임피던스 조정 동작을 수행하였다.
즉, 리프레시 명령의 입력 주기를 정의한 규격 시간(tRFC = 3.9㎲) 마다 발생되는 오토 리프레시 명령(AREF)을 인식하여 내부적으로 생성된 리프레시 신호(AREFP)에 따라 임피던스 조정 동작을 개시시키기 위한 활성화 신호(ZQ_CALEN)를 활성화시킴으로써, 결국 오토 리프레시 명령(AREF)이 입력될 때 마다 임피던스 조정 동작이 수행되도록 한 것이다.
상술한 임피던스 조정 동작은 PVT(Process/Voltage/Temperature) 중에서도 특히, 온도 변동에 따른 입출력 특성 변화 보상의 목적이 가장 크다 할 수 있다.
종래의 기술에 따른 임피던스 조정 동작은 상술한 바와 같이, 규격 시간(tRFC = 3.9㎲) 간격으로 발생되는 오토 리프레시 명령(AREF)이 발생할 때 마다 주기적으로 수행된다. 즉, 보상이 필요한 정도의 온도 변화를 유발할 수 있는 최소 시간과 상관없이 너무 짧은 주기로 수행된다.
따라서 종래의 기술에 따른 반도체 집적회로는 잦은 임피던스 조정 동작으로 인하여 임피던스 조정 코드의 비정상적인 변동을 초래할 확률이 높으며, 전류 소모 또한 증가하는 문제점이 있다.
본 발명은 안정적인 임피던스 조정 동작이 가능하고, 전류 소모 또한 감소시킬 수 있도록 한 임피던스 조정 주기 설정회로 및 반도체 집적회로를 제공함에 그 목적이 있다.
본 발명에 따른 임피던스 조정 주기 설정회로는 외부 신호를 조합하여 리프레시 신호를 생성하는 커맨드 디코더; 및 상기 리프레시 신호 및 어드레스 신호에 응답하여 임피던스 조정 활성화 신호를 생성하도록 구성된 임피던스 조정 활성화 신호 생성부를 구비함을 특징으로 한다.
본 발명에 따른 반도체 집적회로는 복수개의 외부 신호의 조합을 디코딩하여 리프레시 신호를 생성하는 커맨드 디코더; 상기 리프레시 신호에 따라 내부 어드레스 신호를 카운팅하도록 구성된 어드레스 카운터; 상기 내부 어드레스 신호와 리프레시 신호에 응답하여 임피던스 조정 활성화 신호를 생성하도록 구성된 임피던스 조정 활성화 신호 생성부; 상기 임피던스 조정 활성화 신호의 활성화에 응답하여 임피던스 조정 코드를 생성하도록 구성된 임피던스 조정 코드 생성부; 및 상기 임피던스 조정 코드에 따라 설정된 임피던스로 데이터 입출력을 수행하도록 구성된 입출력 회로부를 구비함을 특징으로 한다.
본 발명에 따른 임피던스 조정 주기 설정회로 및 반도체 집적회로는 임피던 스 조정 주기를 원하는 값으로 가변시킬 수 있으므로 안정적인 임피던스 조정이 가능하고, 전류 소모 또한 감소시켜 반도체 집적회로의 동작 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 임피던스 조정 주기 설정회로 및 반도체 집적회로의 바람직한 실시예를 설명하면 다음과 같다.
도 2는 본 발명에 따른 반도체 집적회로의 구성도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 반도체 집적회로(100)는 커맨드 디코더(200), 리프레시 어드레스 카운터(300), 임피던스 조정 활성화 신호 생성부(400), 임피던스 조정 코드 생성부(500), 입출력 회로부(600) 및 메모리 영역(700)을 구비한다.
상기 커맨드 디코더(200)는 외부 신호들(/RAS, /CAS, /WE, ...)의 조합을 디코딩하여 오토 리프레시 신호(AREFP)를 포함하는 각종 동작 명령 신호, 예를 들어, 액티브 신호, 프리차지 신호 등을 생성하도록 구성된다.
상기 리프레시 어드레스 카운터(300)는 상기 오토 리프레시 신호(AREFP)에 따라 로우 어드레스(ROW_ADD<0:N>)를 생성하도록 구성된다.
상기 임피던스 조정 활성화 신호 생성부(400)는 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)의 활성화 주기에 상응하는 오토 리프레시 신호(AREFP)와 리셋 신호(RST)를 조합하여 임피던스 조정 활성화 신호(ZQ_CALEN)를 생성하도록 구성된다. 상기 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)는 상기 로우 어드레 스(ROW_ADD<0:N>) 중에서 특정 비트(bit)를 선택한 것이다.
상기 로우 어드레스(ROW_ADD<0:N>) 중에서 선택된 비트에 따라 상기 임피던스 조정 활성화 신호(ZQ_CALEN)의 주기를 가변시킬 수 있다.
즉, 상기 로우 어드레스(ROW_ADD<0:N>) 중에서 최상위 비트를 선택할 경우 상기 임피던스 조정 활성화 신호(ZQ_CALEN)의 주기를 가장 길게 할 수 있고, 최하위 비트를 선택할 경우 상기 임피던스 조정 활성화 신호(ZQ_CALEN)의 주기를 가장 짧게 할 수 있다. 상기 로우 어드레스(ROW_ADD<0:N>) 중에서 최상위 비트를 선택할 경우 상기 임피던스 조정 활성화 신호(ZQ_CALEN)의 주기는 8192k*tRFC가 될 수 있고, 최상위 비트 다음의 비트를 선택할 경우 상기 임피던스 조정 활성화 신호(ZQ_CALEN)의 주기는 4096k*tRFC가 될 수 있다. 이런 방식으로 임피던스 조정 활성화 신호(ZQ_CALEN)의 주기를 가변시킬 수 있다.
상기 임피던스 조정 코드 생성부(500)는 상기 임피던스 조정 활성화 신호(ZQ_CALEN)의 활성화에 응답하여 임피던스 조정 코드(ZQC_CODE<0:N>)를 생성하도록 구성된다. 상기 임피던스 조정 코드 생성부(500)는 외부저항 연결 패드(ZQ)를 통해 외부 저항(RZQ)과 연결된다.
상기 입출력 회로부(600)는 상기 임피던스 조정 코드(ZQC_CODE<0:N>)에 따라 설정된 임피던스로 입출력 패드(DQ)와 메모리 영역(700)간의 데이터 입출력을 수행하도록 구성된다.
상기 메모리 영역(700)은 다수의 메모리 셀(cell) 및 데이터 입출력 제어를 위한 컬럼/로우 컨트롤 회로(column/row control circuits)를 포함할 수 있다.
도 3은 도 2의 임피던스 조정 활성화 신호 생성부의 구성도이다.
도 3에 도시된 바와 같이, 임피던스 조정 활성화 신호 생성부(400)는 펄스폭 조정부(410), 주기 조정부(420) 및 신호 생성부(430)를 구비한다.
상기 펄스폭 조정부(410)는 제 1 및 제 2 지연 소자(DLY1, DLY2)와 제 1 및 제 2 오아 게이트(OR1, OR2)를 구비한다. 상기 펄스폭 조정부(410)는 상기 오토 리프레시 신호(AREFP)의 펄스폭을 상기 제 1 및 제 2 지연 소자(DLY1, DLY2)의 지연시간 만큼 증가시킨 펄스폭 조정 신호(AREFP_PWM)를 생성하도록 구성된다.
상기 주기 조정부(420)는 제 1 내지 제 6 인버터(IV1 ~ IV6), 플립 플롭(FF) 및 패스 게이트(PG1)를 구비한다. 상기 제 2 및 제 3 인버터(IV2, IV3)에 의해 래치(LT)가 구성된다. 상기 주기 조정부(420)는 상기 펄스폭 조정 신호(AREFP_PWM)의 활성화에 따라 입력된 상기 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)의 활성화에 응답하여 상기 펄스폭 조정 신호(AREFP_PWM)를 래치하여 주기 조정 신호(ZQ_AREFP)를 출력하도록 구성된다.
상기 펄스폭 조정 신호(AREFP_PWM)는 오토 리프레시 신호(AREFP)에 비해 증가된 펄스폭을 갖도록 생성된 신호로서, 상기 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)에 의한 상기 펄스폭 조정 신호(AREFP_PWM)의 래치 타이밍 마진(timing margin)을 안정적으로 확보하기 위해 사용되는 신호이다. 따라서 주기 조정부(420)는 타이밍 마진이 충분하다면 펄스폭 조정 신호(AREFP_PWM) 대신에 오토 리프레시 신호(AREFP)를 직접 사용하는 것도 가능하다. 이 경우 펄스폭 조정부(410)의 삭제도 가능하다.
상기 신호 생성부(430)는 오아 게이트(OR3)를 구비하며, 상기 주기 조정 신호(ZQ_AREFP)와 상기 리셋 신호(RST)를 논리합하여 상기 임피던스 조정 활성화 신호(ZQ_CALEN)를 생성하도록 구성된다.
도 4는 도 3의 임피던스 조정 활성화 신호 생성부의 동작을 보여주는 타이밍도이다.
도 4에 도시된 바와 같이, 오토 리프레시 명령(AREF)에 따라 오토 리프레시 신호(AREFP)가 생성된다.
상기 오토 리프레시 신호(AREFP)에 따라 상기 오토 리프레시 신호(AREFP)의 펄스폭을 증가시킨 펄스폭 조정 신호(AREFP_PWM)가 생성된다.
상기 펄스폭 조정 신호(AREFP_PWM)의 활성화 구간에 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)가 활성화되었다면, 상기 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)가 패스 게이트(PG1)를 통과하여 래치된다. 상기 래치된 신호(ROW_ALT)에 의해 플립 플롭(FF)이 상기 펄스폭 조정 신호(AREFP_PWM)를 입력 받아 주기 조정 신호(ZQ_AREFP)를 생성한다.
한편, 상기 펄스폭 조정 신호(AREFP_PWM)의 활성화 구간에 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)가 활성화되지 않은 경우, 빗금친 영역(A)과 같이, 플립 플롭(FF)이 상기 펄스폭 조정 신호(AREFP_PWM)를 입력 받지 못하므로 주기 조정 신호(ZQ_AREFP) 생성이 방지된다.
도 5는 도 2의 임피던스 조정 코드 생성부의 구성도이다.
도 5에 도시된 바와 같이, 상기 임피던스 조정 코드 생성부(500)는 비교 부(510), 카운터(520) 및 디지털/아날로그 변환부(530)를 구비한다.
상기 비교부(510)는 기준 전압(VERF)과 코드 변환 전압(VCODE)을 비교하여 비교 신호(UP/DN)를 출력하도록 구성된다.
상기 카운터(520)는 상기 비교 신호(UP/DN)에 따라 임피던스 조정 코드(ZQC_CODE<0:N>)를 업/다운 카운트하도록 구성된다.
상기 D/A 변환부(530)는 상기 임피던스 조정 코드(ZQC_CODE<0:N>)를 상기 코드 변환 전압(VCODE)으로 변환하도록 구성된다. 상기 D/A 변환부(530)는 데이터 드라이버의 풀업 레그(pull up leg)와 풀다운 레그(pull down leg)를 복제한 복제회로를 구비하며, 상기 복제회로가 외부저항 연결 패드(ZQ)를 통해 외부 저항(RZQ)과 연결된다.
상기 임피던스 조정 코드 생성부(500)는 상기 복제회로의 저항값과 외부 저항(RZQ)의 저항값이 일치할 경우, 코드 변환 전압(VCODE)이 기준 전압(VERF)에 일치하는 원리를 이용하여 동작한다. 즉, 코드 변환 전압(VCODE)과 기준 전압(VERF)이 오차범위 이내에 근접할 때까지 임피던스 조정 코드(ZQC_CODE<0:N>)를 증가 또는 감소시키는 과정을 반복하여 최종적인 임피던스 조정 코드(ZQC_CODE<0:N>)를 결정한다. 상기 최종적으로 결정된 임피던스 조정 코드(ZQC_CODE<0:N>)를 입출력 회로부(600)에 제공한다.
도 6은 도 2의 입출력 회로부의 구성도이다.
도 6에 도시된 바와 같이, 입출력 회로부(600)는 온 다이 터미네이션 블록(ODT)(610), 리시버(620) 및 데이터 드라이버(630)를 구비한다.
상기 온 다이 터미네이션 블록(610)은 상기 임피던스 조정 코드(ZQC_CODE<0:N>)에 따라 설정된 임피던스로 상기 입출력 패드(DQ)의 임피던스를 목표 값으로 만드는 터미네이션(termination) 동작을 수행하도록 구성된다. 상기 온 다이 터미네이션 블록(610) 또한 임피던스 조정코드 생성부(500)의 D/A 변환부(530)와 마찬가지로 데이터 드라이버의 풀업 레그(pull up leg)와 풀다운 레그(pull down leg)를 복제한 복제회로를 구비한다.
상기 리시버(620)는 입출력 패드(DQ)를 통해 입력된 신호를 기준 전압(VERF)과 비교하여 라이트 데이터(write data)로서 수신하도록 구성된다. 상기 라이트 데이터는 신호 라인을 통해 메모리 영역(700)으로 전달된다.
상기 데이터 드라이버(630)는 상기 임피던스 조정 코드(ZQC_CODE<0:N>)에 따라 설정된 임피던스로 상기 메모리 영역(700)으로부터 전송된 리드 데이터(read data)를 드라이빙하여 상기 입출력 패드(DQ)로 출력하도록 구성된다.
도 7은 본 발명에 따른 임피던스 조정 주기를 보여주는 타이밍도이다.
도 7에 도시된 바와 같이, 본 발명은 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)가 활성화된 경우에만 오토 리프레시 신호(AREFP)를 이용하여 임피던스 조정 활성화 신호(ZQ_CALEN)를 생성한다.
상기 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)가 로우 어드레스(ROW_ADD<0:N>) 중에서 최상위 비트를 선택한 것이라면, 상기 주기 조정용 로우 어드레스 신호(ROW_ADD<i>)는 초기의 오토 리프레시 신호(AREFP)에 따라 생성되고 tRFC가 경과된 이후 8192k*tRFC 마다 생성될 것이다.
결국, 본 발명은 오토 리프레시 신호(AREFP)의 주기에 비해 긴 주기를 갖도록 임피던스 조정 활성화 신호(ZQ_CALEN)를 생성할 수 있음은 물론이고, 임피던스 조정 활성화 신호(ZQ_CALEN)의 생성 주기를 원하는 값으로 조정할 수 있다. 따라서 임피던스 조정 코드(ZQC_CODE<0:N>)가 비정상적으로 변하는 것을 방지하여 임피던스 조정 동작을 안정적으로 수행할 수 있으며, 소비 전류 또한 크게 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래의 기술에 따른 임피던스 조정 주기를 보여주는 타이밍도,
도 2는 본 발명에 따른 반도체 집적회로의 구성도,
도 3은 도 2의 임피던스 조정 활성화 신호 생성부의 구성도,
도 4는 도 3의 임피던스 조정 활성화 신호 생성부의 동작을 보여주는 타이밍도,
도 5는 도 2의 임피던스 조정 코드 생성부의 구성도,
도 6은 도 2의 입출력 회로부의 구성도,
도 7은 본 발명에 따른 임피던스 조정 주기를 보여주는 타이밍도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
200: 커맨드 디코더 300: 어드레스 카운터
400: 임피던스 조정 활성화 신호 생성부 410: 펄스폭 조정부
420: 주기 조정부 430: 신호 생성부
500: 임피던스 조정 코드 생성부 600: 입출력 회로부

Claims (18)

  1. 외부 신호를 조합하여 리프레시 신호를 생성하는 커맨드 디코더; 및
    상기 리프레시 신호 및 어드레스 신호에 응답하여 임피던스 조정 활성화 신호를 생성하도록 구성된 임피던스 조정 활성화 신호 생성부를 구비하는 임피던스 조정 주기 설정회로.
  2. 제 1 항에 있어서,
    상기 어드레스 신호는 리프레시 동작을 위해 발생된 로우 어드레스 신호(Row Address Signal)인 임피던스 조정 주기 설정회로.
  3. 제 2 항에 있어서,
    상기 로우 어드레스 신호의 복수 비트(bit) 중에서 하나에 응답하여 상기 임피던스 조정 활성화 신호의 활성화 주기가 결정되도록 구성된 임피던스 조정 주기 설정회로.
  4. 제 3 항에 있어서,
    상기 임피던스 조정 활성화 신호 생성부는
    상기 로우 어드레스 신호의 활성화에 응답하여 상기 리프레시 신호를 래치하여 상기 임피던스 조정 활성화 신호를 생성하도록 구성되는 임피던스 조정 주기 설 정회로.
  5. 제 4 항에 있어서,
    상기 임피던스 조정 활성화 신호 생성부는
    상기 리프레시 신호의 활성화에 따라 입력된 상기 어드레스 신호의 활성화에 응답하여 상기 리프레시 신호를 래치하여 주기 조정 신호를 출력하도록 구성된 주기 조정부, 및
    상기 주기 조정 신호와 리셋 신호를 조합하여 상기 임피던스 조정 활성화 신호를 생성하도록 구성된 신호 생성부를 구비하는 임피던스 조정 주기 설정회로.
  6. 제 5 항에 있어서,
    상기 주기 조정부는
    상기 리프레시 신호를 입력단에 입력받도록 구성된 플립 플롭, 및
    상기 어드레스 신호를 입력단에 입력받고 상기 리프레시 신호의 활성화에 따라 상기 어드레스 신호를 상기 플립 플롭의 클럭 입력단에 전달하도록 구성된 전달 소자를 구비하는 임피던스 조정 주기 설정회로.
  7. 제 6 항에 있어서,
    상기 신호 생성부는
    상기 주기 조정 신호와 상기 리셋 신호를 논리합하도록 구성되는 임피던스 조정 주기 설정회로.
  8. 제 7 항에 있어서,
    상기 리프레시 신호의 펄스 폭을 가변시켜 상기 주기 조정부에 입력시키도록 구성된 펄스폭 조정부를 더 구비하는 것을 특징으로 하는 임피던스 조정 주기 설정회로.
  9. 복수개의 외부 신호의 조합을 디코딩하여 리프레시 신호를 생성하는 커맨드 디코더;
    상기 리프레시 신호에 따라 내부 어드레스 신호를 카운팅하도록 구성된 어드레스 카운터;
    상기 내부 어드레스 신호와 리프레시 신호에 응답하여 임피던스 조정 활성화 신호를 생성하도록 구성된 임피던스 조정 활성화 신호 생성부;
    상기 임피던스 조정 활성화 신호의 활성화에 응답하여 임피던스 조정 코드를 생성하도록 구성된 임피던스 조정 코드 생성부; 및
    상기 임피던스 조정 코드에 따라 설정된 임피던스로 데이터 입출력을 수행하도록 구성된 입출력 회로부를 구비하는 반도체 집적회로.
  10. 제 9 항에 있어서,
    상기 내부 어드레스 신호는 리프레시 동작을 위해 발생된 로우 어드레스 신 호(Row Address Signal)인 반도체 집적회로.
  11. 제 10 항에 있어서,
    상기 로우 어드레스 신호의 복수 비트(bit)들 중에서 하나에 응답하여 상기 임피던스 조정 활성화 신호의 활성화 주기가 결정되도록 구성된 반도체 집적회로.
  12. 제 11 항에 있어서,
    상기 임피던스 조정 활성화 신호 생성부는
    상기 내부 어드레스 신호의 활성화에 응답하여 상기 리프레시 신호를 래치하여 상기 임피던스 조정 활성화 신호를 생성하도록 구성되는 반도체 집적회로.
  13. 제 12 항에 있어서,
    상기 임피던스 조정 활성화 신호 생성부는
    상기 리프레시 신호의 활성화에 따라 입력된 상기 어드레스 신호의 활성화에 응답하여 상기 리프레시 신호를 래치하여 주기 조정 신호를 출력하도록 구성된 주기 조정부, 및
    상기 주기 조정 신호와 리셋 신호를 조합하여 상기 임피던스 조정 활성화 신호를 생성하도록 구성된 신호 생성부를 구비하는 반도체 집적회로.
  14. 제 13 항에 있어서,
    상기 주기 조정부는
    상기 리프레시 신호를 입력단에 입력받도록 구성된 플립 플롭, 및
    상기 어드레스 신호를 입력단에 입력받고 상기 리프레시 신호의 활성화에 따라 상기 어드레스 신호를 상기 플립 플롭의 클럭 입력단에 전달하도록 구성된 전달 소자를 구비하는 반도체 집적회로.
  15. 제 14 항에 있어서,
    상기 신호 생성부는
    상기 주기 조정 신호와 상기 리셋 신호를 논리합하도록 구성되는 반도체 집적회로.
  16. 제 15 항에 있어서,
    상기 리프레시 신호의 펄스 폭을 가변시켜 상기 주기 조정부에 입력시키도록 구성된 펄스폭 조정부를 더 구비하는 것을 특징으로 하는 반도체 집적회로.
  17. 제 11 항에 있어서,
    상기 임피던스 조정 코드 생성부는
    기준 전압과 코드 변환 전압을 비교하여 비교신호를 출력하도록 구성된 비교부,
    상기 비교신호에 따라 임피던스 조정 코드를 업/다운 카운트하도록 구성된 카운터, 및
    상기 임피던스 조정 코드를 상기 코드 변환 전압으로 변환하도록 구성된 디지털/아날로그 변환부를 구비하는 반도체 집적회로.
  18. 제 11 항에 있어서,
    상기 입출력 회로부는
    입출력 패드(input/output pad)를 통해 입력된 신호를 기준 전압과 비교하여 라이트 데이터(write data)로서 수신하도록 구성된 리시버,
    상기 임피던스 조정 코드에 따라 설정된 임피던스로 리드 데이터(read data)를 드라이빙하여 상기 입출력 패드로 출력하도록 구성된 드라이버, 및
    상기 임피던스 조정 코드에 따른 임피던스로 상기 입출력 패드에 대한 터미네이션(termination) 동작을 수행하도록 구성된 온 다이 터미네이션 블록을 구비하는 반도체 집적회로.
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