JP2011040983A - 半導体集積回路、半導体記憶装置、及びインピーダンス調整方法 - Google Patents
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Abstract
【解決手段】本発明による半導体集積回路(100)は、レプリカドライバ(P40、N40)及び出力ドライバ(20)の駆動能力を変更するために逐次出力されるコンパレータ(P10、N10)の出力(カウントデータ)に応じて、ドライバの駆動能力の変更を一時的に停止する。
【選択図】図3
Description
図3を参照して、本発明による半導体集積回路100の構成を説明する。図3は、本発明による自律型インピーダンス調整回路を備える半導体集積回路100の構成の一例を示す図である。
次に、図5A及び図5Bを参照して、図4に示す半導体集積回路100の動作の詳細を説明する。図5A及び図5Bは、本発明による半導体集積回路100におけるインピーダンス調整動作の一例を示すタイミングチャートである。以下では、インピーダンス調整コードCP0〜CP3がb’0111とb’1000の状態の間でインピーダンス整合がとれると仮定して説明する。又、プルダウン側回路の駆動力を調整するインピーダンス調整コードCN0〜CN3に関する動作は、プルアップ回路側の動作と同様であるため、その説明は省略する。
2:センスアンプ
3:アドレスデコーダ
4:伝送路
5:プロセッサ
6:記憶装置
100:半導体集積回路(出力回路)
P10、N10:コンパレータ
P20、N20:カウンタ制御回路
P21、N21:ラッチ回路
P22、N22:比較判定回路
P30、N30:アップ/ダウンカウンタ
P35、N35:レジスタ群
P40、N40、N41:レプリカドライバ
10:出力データ
20:出力ドライバ
R31、R32:レプリカ抵抗
P100、P101、P111〜P11n、N100、N101:レジスタ
P102、N102:EXOR回路
P103、N103:AND回路
P200、N200:レジスタ
P500:NAND回路
N500:NOR回路
P300〜P303、P400〜P403、N410〜N413:PMOSトランジスタ
N300〜N303、N400〜N403:NMOSトランジスタ
CP、CN、CP0〜CP3、CN0〜CN3:インピーダンス調整コード
Claims (14)
- 出力が伝送路に接続され、インピーダンス調整コードに応じて電流駆動能力が変更される出力ドライバと、
出力が前記伝送路のインピーダンスのK倍(Kは自然数)の抵抗値に設定されたレプリカ抵抗に結合され、前記インピーダンス調整コードに応じて電流駆動能力が変更されるレプリカドライバと、
前記レプリカドライバの出力電圧と参照電圧との比較結果をカウントデータとして出力するコンパレータと、
前記カウントデータに応じたカウント動作によって前記インピーダンス調整コードを生成するカウンタと、
前記カウントデータを逐次的に取り込み、取り込んだ複数のカウントデータに応じて、前記カウンタにおけるカウント動作を所定の期間停止させるカウンタ制御回路と、
を具備する
半導体集積回路。 - 請求項1に記載の半導体集積回路において、
前記カウンタ制御回路は、
前記カウントデータを逐次的に格納するラッチ回路と、
前記ラッチ回路に格納された複数のカウントデータの値を比較し、比較結果に基づいて前記カウンタのカウント動作を制御する比較判定回路と
を備え、
前記比較判定回路は、前記ラッチ回路が保持する複数のカウントデータに異なる値のカウントデータが含まれる場合、前記カウンタのカウント動作を停止させる
半導体集積回路。 - 請求項2に記載の半導体集積回路において、
前記カウンタは、前記比較判定回路を介して入力されるクロック信号に同期して、前記インピーダンス調整コードを変更し、
前記比較判定回路は、前記ラッチ回路が保持する全てのカウントデータの値が一致する場合、前記クロック信号を前記カウンタに出力し、前記ラッチ回路に異なる値のカウントデータが含まれる場合、前記クロック信号の前記カウンタへの入力を遮断する
半導体集積回路。 - 請求項3に記載の半導体集積回路において、
前記ラッチ回路は、内部クロック信号に同期して前記コンパレータから前記カウントデータを取り込むシフトレジスタを備え、
前記比較判定回路は、前記シフトレジスタが保持する複数のカウントデータを所定のタイミングで取り出して一致判定を行なう
半導体集積回路。 - 請求項3又は4に記載の半導体集積回路において、
前記クロック信号は、内部クロック信号に同期して前記比較判定回路に入力される
半導体集積回路。 - 請求項4又は5に記載の半導体集積回路において、
前記内部クロック信号を生成する内部クロック生成回路を更に具備する
半導体集積回路。 - 請求項1から6のいずれか1項に記載の半導体集積回路において、
前記出力ドライバは、それぞれのソース及びドレインが第1電源と出力端子との間に並列接続されたn個の第1トランジスタと、それぞれのソース及びドレインが第2電源と前記出力端子との間に接続されたn個の第2トランジスタとを備え、
前記n個の第1トランジスタと第2トランジスタは、ゲートに入力されるnビットの前記インピーダンス調整コードに応じて、それぞれのソースとドレイン間の電気的接続が制御される
半導体集積回路。 - 請求項7に記載の半導体集積回路において、
前記レプリカドライバは、それぞれのソース及びドレインが前記第1電源と前記レプリカ抵抗との間に並列接続されたn個の第3トランジスタを備え、
前記n個の第3トランジスタは、ゲートに入力されるnビットの前記インピーダンス調整コードに応じて、それぞれのソースとドレイン間の電気的接続が制御される
半導体集積回路。 - 請求項1から8のいずれか1項に記載の半導体集積回路と、
メモリセルアレイと、
を具備し、
前記メモリセルアレイから読み出されたデータは、前記半導体集積回路における出力ドライバを介してデータバスに出力される
半導体記憶装置。 - 伝送路のインピーダンスのK倍(Kは自然数)の抵抗値に設定されたレプリカ抵抗に接続され、出力インピーダンスの調整を自律的に行なう半導体集積回路であって、
前記伝送路に結合され、インピーダンス調整コードに応じて電流駆動能力が変更される出力ドライバと、
前記レプリカ抵抗に結合され、前記インピーダンス調整コードに応じて電流駆動能力が変更されるレプリカドライバと、
前記レプリカドライバの出力電圧と参照電圧との比較結果を出力するコンパレータと、
第1のクロック信号に応じて前記比較結果をカウントして前記インピーダンス調整コードを生成するカウンタと、
第2のクロック信号に応じて前記比較結果を取得し、直近の比較結果を所定の回数分記憶するカウンタ制御回路とを有し、
前記カウンタ制御回路は、前記記憶した比較結果が全て一致した場合以外は、前記カウンタへの前記第1のクロックの供給を停止することを特徴とする半導体集積回路。 - 請求項10に記載の半導体集積回路において、
前記カウンタ制御回路は、前記記憶した比較結果が全て一致した場合には、前記カウンタに前記第1クロックを供給することを特徴とする半導体集積回路。 - 請求項10又は11に記載の半導体集積回路において、
前記カウンタ制御回路は、前記カウンタ制御回路が記憶する前記比較結果の数に応じた期間、前記第1クロックの供給を停止することを特徴とする半導体集積回路。 - 請求項10から12のいずれか1項に記載の半導体集積回路において、
前記第1のクロックと前記第2のクロックは、同一のクロック源より生成されたクロック信号であることを特徴とする半導体集積回路。 - 伝送路のインピーダンスのn倍(nは自然数)の抵抗値に設定されたレプリカ抵抗に接続され、出力インピーダンスの調整を自律的に行なう半導体集積回路であって、
前記伝送路に結合され、インピーダンス調整コードに応じて電流駆動能力が変更される出力ドライバと、
前記レプリカ抵抗に結合され、前記インピーダンス調整コードに応じて電流駆動能力が変更されるレプリカドライバと、
前記レプリカドライバの出力電圧と参照電圧との比較結果を出力するコンパレータと、
第1のクロック信号に応じて前記比較結果をカウントして前記インピーダンス調整コードを生成するカウンタと、
前記出力インピーダンスの調整が完了し、安定状態にある期間における所定の期間、前記カウンタの動作を停止させる前記カウンタ制御回路と
を具備する半導体集積回路。
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