JP2015216513A - 半導体装置及びこれを備える半導体システム - Google Patents

Abstract

【課題】キャリブレーション動作中におけるノイズの影響を軽減する。【解決手段】キャリブレーション端子ＺＱに接続され、コード信号ＣＯＤＥＰＤの値に応じたインピーダンスを持つように構成されるプルダウンユニットＰＤＲと、キャリブレーション端子ＺＱの電位ＶＺＱ及びリファレンス電位ＶＲＥＦＤＱを比較することによってアップダウン信号ＵＤＤを生成する比較回路ＣＯＭＰＤと、アップダウン信号ＵＤＤのレベルに応じ、周期信号ＤＩＶＤＥＣに同期してコード信号ＣＯＤＥＰＤの値を更新するカウンタ回路ＣＮＴＤと、ステータス信号ＣＬＬＯＮＧが第１の状態を示している場合には、周期信号ＤＩＶＤＥＣを第１の周期で発生し、ステータス信号ＣＬＬＯＮＧが第２の状態を示している場合には、周期信号ＤＩＶＤＥＣを第１の周期よりも長い第２の周期で発生するタイミング発生回路ＴＭＤと、を備える。【選択図】図６

Description

本発明は半導体装置及びこれを備える半導体システムに関し、特に、出力ユニットのインピーダンスを制御するキャリブレーション回路を備えた半導体装置及びこれを備える半導体システムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）などの半導体装置は、データを外部に出力するための出力ユニットを備えている。出力ユニットは、活性化時に所望のインピーダンスが得られるよう設計されているが、プロセスばらつきや温度変化などの影響により、必ずしも設計通りのインピーダンスが得られるとは限らない。このため、出力ユニットのインピーダンスを高精度に制御する必要のある半導体装置においては、キャリブレーション回路と呼ばれるインピーダンス調整回路が内蔵されている（特許文献１，２参照）。

キャリブレーション回路を用いたキャリブレーション動作は、外部から発行されるキャリブレーションコマンドに応答して実行されるほか、電源投入後の初期化動作時にも実行される。一般的な半導体装置では、キャリブレーション動作中にリード動作やライト動作は行われないため、リード動作やライト動作によって生じるノイズがキャリブレーション動作に影響を与えることはない。

特開２０１１−１１９６３２号公報 特開２００６−２０３４０５号公報

しかしながら、近年においては、キャリブレーション動作中にリード動作やライト動作を行うことが可能な半導体装置が提案されている。この場合、リード動作やライト動作によって生じるノイズの影響を考慮してキャリブレーション動作を行う必要がある。

本発明による半導体装置は、外部端子と、前記外部端子に接続され、コード信号の値に応じたインピーダンスを持つように構成される出力ユニットと、前記外部端子の電位及びリファレンス電位を比較することによって判定信号を生成する比較回路と、前記判定信号のレベルに応じ、周期信号に同期して前記コード信号の値を更新するカウンタ回路と、ステータス信号が第１の状態を示している場合には、前記周期信号を第１の周期で発生し、前記ステータス信号が第２の状態を示している場合には、前記周期信号を前記第１の周期よりも長い第２の周期で発生するタイミング発生回路と、を備える。

本発明による半導体システムは、基板と、前記基板上に設けられる半導体装置及び抵抗素子を備えた半導体システムであって、前記半導体装置は、前記抵抗素子に接続される外部端子と、前記外部端子に接続され、コード信号の値に応じたインピーダンスを持つように構成される出力ユニットと、前記外部端子の電位及びリファレンス電位を比較することによって判定信号を生成する比較回路と、前記判定信号のレベルに応じ、周期信号に同期して前記コード信号の値を更新するカウンタ回路と、ステータス信号が第１の状態を示している場合には、前記周期信号を第１の周期で発生し、前記ステータス信号が第２の状態を示している場合には、前記周期信号を前記第１の周期よりも長い第２の周期で発生するタイミング発生回路と、を備える。

本発明によれば、キャリブレーション動作中にリード動作やライト動作が行われる場合であっても、ノイズの影響を軽減することが可能となる。

本発明の好ましい実施形態による半導体装置１０を備えた半導体システム６の構成を示すブロック図である。 半導体装置１０の全体構成を示すブロック図である。 データ入出力回路４０に含まれる出力バッファＯＢの構成を示すブロック図であり、１個のデータ入出力端子２４に割り当てられた部分を示している。 プルアップユニットＰＵの回路図である。 プルダウンユニットＰＤの回路図である。 キャリブレーション回路４１のブロック図である。 リニアサーチ法を用いた場合におけるキャリブレーション端子ＺＱの電位変化の一例を示すグラフである。 バイナリサーチ法を用いた場合におけるキャリブレーション端子ＺＱの電位変化の一例を示すグラフである。 キャリブレーション動作中にライト動作が実行されるケースを説明するためのタイミング図である。 タイミング発生回路ＴＭＤの構成を示すブロック図である。 イニシャル判定部５１の回路図である。 クロック発生部５２の回路図である。 周期信号発生部５３の回路図である。 キャリブレーション回路４１の動作を説明するためのタイミング図である。 第１の例による比較回路ＣＯＭＰＤの回路図である。 第２の例による比較回路ＣＯＭＰＤの回路図である。 変形例によるキャリブレーション回路４１の回路図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１０を備えた半導体システム６の構成を示すブロック図である。

図１に示す半導体システム６は、複数の半導体装置１０及びこれを制御するコントローラ８を備えている。特に限定されるものではないが、各半導体装置１０は単一の半導体チップに集積されたＤＤＲ４（Double Data Rate 4）型のＤＲＡＭであり、コントローラ８から供給されるアドレス信号ＡＤＤ、コマンド信号ＣＯＭ及び外部クロック信号ＣＫ，ＣＫＢに基づいてリード動作及びライト動作を行う。

アドレス信号ＡＤＤは、アドレスバスＡＤＢを介して複数の半導体装置１０のアドレス端子２１に共通に供給される。コマンド信号ＣＯＭは、コマンドバスＣＭＢを介して複数の半導体装置１０のコマンド端子２２に共通に供給される。但し、チップセレクト信号などコマンド信号ＣＯＭの一部については、１又は２以上の半導体装置１０に対して個別に供給される。外部クロック信号ＣＫ，ＣＫＢは、クロックバスＣＬＢを介して複数の半導体装置１０のクロック端子２３に共通に供給される。

また、リード動作時に半導体装置１０のデータ入出力端子２４から出力されるリードデータＤＱは、データバスＤＢを介してコントローラ８に供給される。一方、ライト動作時にコントローラ８から出力されるライトデータＤＱは、データバスＤＢを介して半導体装置１０のデータ入出力端子２４に供給される。図１に示すように、データバスＤＢは複数の半導体装置１０に対して共通に接続されている。

尚、本発明における半導体装置がデータの入力（ライト動作）の可能な半導体装置である必要はなく、ＲＯＭ系の半導体メモリデバイスのように、データの出力（リード動作）のみが可能であっても構わない。この場合、データ入出力端子の代わりにデータ出力端子が用いられることになる。

半導体装置１０には、キャリブレーション端子ＺＱが設けられている。キャリブレーション端子ＺＱは、メモリモジュール基板あるいはマザーボードに設けられたリファレンス抵抗素子ＲＺＱを介して電源電位ＶＤＤＱに接続されている。リファレンス抵抗素子ＲＺＱは、後述するキャリブレーション動作において参照される抵抗である。尚、本明細書においては、リファレンス抵抗素子ＲＺＱの抵抗値についても「ＲＺＱ」と表記することがある。他の素子又は回路の抵抗値についても、リファレンス抵抗素子ＲＺＱの抵抗値と同じ抵抗値であれば、「ＲＺＱ」と表記する。

図２は、半導体装置１０の全体構成を示すブロック図である。

本実施形態による半導体装置１０は、外部基板２に実装されている。外部基板２は、半導体システム６を構成するメモリモジュール基板あるいはマザーボードであり、リファレンス抵抗素子ＲＺＱが設けられている。上述の通り、リファレンス抵抗素子ＲＺＱは、半導体装置１０のキャリブレーション端子ＺＱに接続されており、そのインピーダンスはキャリブレーション回路４１の基準インピーダンスとして用いられる。

図２に示すように、半導体装置１０はメモリセルアレイ１１を有している。メモリセルアレイ１１は、複数のワード線ＷＬと複数のビット線ＢＬ，／ＢＬを備え、これらの交点にメモリセルＭＣが配置された構成を有している。ワード線ＷＬの選択はロウデコーダ１２によって行われ、ビット線ＢＬ，／ＢＬの選択はカラムデコーダ１３によって行われる。

対を成すビット線ＢＬ，／ＢＬは、メモリセルアレイ１１内に設けられたセンスアンプＳＡＭＰに接続されている。センスアンプＳＡＭＰは、ビット線ＢＬ，／ＢＬ間に生じている電位差を増幅し、これにより得られたリードデータを相補のローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給する。ローカルＩＯ線ＬＩＯＴ／ＬＩＯＢに供給されたリードデータは、スイッチ回路ＴＧを介して、相補のメインＩＯ線ＭＩＯＴ／ＭＩＯＢに転送される。そして、メインＩＯ線ＭＩＯＴ／ＭＩＯＢ上のリードデータは、メインアンプ３９によってシングルエンド形式の信号に変換され、リードライトバスＲＷＢＳを介してデータ入出力回路４０に供給される。

また、半導体装置１０には外部端子としてアドレス端子２１、コマンド端子２２、クロック端子２３、データ入出力端子２４、電源端子２５，２６及びキャリブレーション端子ＺＱが設けられている。

アドレス端子２１は、外部からアドレス信号ＡＤＤが入力される端子である。アドレス端子２１に入力されたアドレス信号ＡＤＤは、アドレス入力回路３１を介してアドレス制御回路３２に供給される。アドレス制御回路３２に供給されたアドレス信号ＡＤＤのうち、ロウアドレスＸＡＤＤについてはロウデコーダ１２に供給され、カラムアドレスＹＡＤＤについてはカラムデコーダ１３に供給され、モード信号ＭＡＤＤについてはモードレジスタ１４に供給される。

モードレジスタ１４は、半導体装置１０の動作モードを示すパラメータが設定される回路である。モードレジスタ１４から出力されるモード信号としては、インピーダンス選択信号ＭＯＤＥが含まれる。インピーダンス選択信号ＭＯＤＥは、データ入出力回路４０に供給される。インピーダンス選択信号ＭＯＤＥは、リード動作時における出力インピーダンスを選択するための信号である。

コマンド端子２２は、外部からコマンド信号ＣＯＭが入力される端子である。コマンド端子２２に入力されたコマンド信号ＣＯＭは、コマンド入力回路３３を介してコマンドデコード回路３４に供給される。また、コマンド信号ＣＯＭのうち、クロックイネーブル信号ＣＫＥについては、内部クロック発生回路３６にも供給される。コマンドデコード回路３４は、コマンド信号ＣＯＭをデコードすることによって各種内部コマンドを生成する回路である。内部コマンドとしては、アクティブ信号ＡＣＴ、リード信号ＲＥＡＤ、ライト信号ＷＲＩＴＥ、モードレジスタセット信号ＭＲＳ、キャリブレーション信号ＣＭＤＳＢ、リセット信号ＺＱＲＳＴなどがある。

アクティブ信号ＡＣＴは、コマンド信号ＣＯＭがロウアクセス（アクティブコマンド）を示している場合に活性化される信号である。アクティブ信号ＡＣＴが活性化すると、アドレス制御回路３２にラッチされたロウアドレスＸＡＤＤがロウデコーダ１２に供給される。これにより、当該ロウアドレスＸＡＤＤにより指定されるワード線ＷＬが選択される。

リード信号ＲＥＡＤ及びライト信号ＷＲＩＴＥは、コマンド信号ＣＯＭがリードコマンド及びライトコマンドを示している場合にそれぞれ活性化される信号である。リード信号ＲＥＡＤ又はライト信号ＷＲＩＴＥが活性化すると、アドレス制御回路３２にラッチされたカラムアドレスＹＡＤＤがカラムデコーダ１３に供給される。これにより、当該カラムアドレスＹＡＤＤにより指定されるビット線ＢＬ又は／ＢＬが選択される。

したがって、アクティブコマンド及びリードコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力すれば、これらロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣからリードデータが読み出される。リードデータＤＱは、メインアンプ３９及びデータ入出力回路４０を介して、データ入出力端子２４から外部に出力される。

一方、アクティブコマンド及びライトコマンドを入力するとともに、これらに同期してロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤを入力し、その後、データ入出力端子２４にライトデータＤＱを入力すれば、ライトデータＤＱはデータ入出力回路４０及びメインアンプ３９を介してメモリセルアレイ１１に供給され、ロウアドレスＸＡＤＤ及びカラムアドレスＹＡＤＤによって指定されるメモリセルＭＣに書き込まれる。

モードレジスタセット信号ＭＲＳは、コマンド信号ＣＯＭがモードレジスタセットコマンドを示している場合に活性化される信号である。したがって、モードレジスタセットコマンドを入力するとともに、これに同期してアドレス端子２１からモード信号ＭＡＤＤを入力すれば、モードレジスタ１４の設定値を書き換えることができる。

キャリブレーション信号ＣＭＤＳＢは、コマンド信号ＣＯＭがキャリブレーションコマンドを示している場合に活性化される信号である。キャリブレーション信号ＣＭＤＳＢが活性化すると、キャリブレーション回路４１はキャリブレーション動作を実行し、これによってインピーダンスコードＺＱＣＯＤＥを生成する。

また、半導体装置１０に対して電源投入が行われると、コマンドデコード回路３４は初期設定動作を実行し、リセット信号ＺＱＲＳＴ及びキャリブレーション信号ＣＭＤＳＢをこの順に活性化させる。リセット信号ＺＱＲＳＴは、キャリブレーション回路４１をリセットするための信号である。これにより、半導体装置１０に対して電源投入がされると、キャリブレーション回路４１は、初期状態にリセットされた後、自動的にキャリブレーション動作を実行することになる。尚、外部からリセットコマンドが発行された場合においても、コマンドデコード回路３４は、リセット信号ＺＱＲＳＴ及びキャリブレーション信号ＣＭＤＳＢをこの順に活性化させる。

ここで、半導体装置１０に設けられた外部端子の説明に戻ると、クロック端子２３には外部クロック信号ＣＫ，ＣＫＢが入力される。外部クロック信号ＣＫと外部クロック信号ＣＫＢは互いに相補の信号であり、いずれもクロック入力回路３５に供給される。クロック入力回路３５は、外部クロック信号ＣＫ，ＣＫＢを受けて内部クロック信号ＰＣＬＫを生成する。内部クロック信号ＰＣＬＫは、クロックイネーブル信号ＣＫＥによって活性化される内部クロック発生回路３６に供給され、これによって位相制御された内部クロック信号ＬＣＬＫが生成される。特に限定されるものではないが、内部クロック発生回路３６としてはＤＬＬ回路を用いることができる。内部クロック信号ＬＣＬＫはデータ入出力回路４０に供給され、リードデータＤＱの出力タイミングを決めるタイミング信号として用いられる。

また、内部クロック信号ＰＣＬＫは、タイミングジェネレータ３７にも供給され、これによって各種内部クロック信号ＩＣＬＫが生成される。タイミングジェネレータ３７によって生成される各種内部クロック信号ＩＣＬＫは、アドレス制御回路３２やコマンドデコード回路３４などの回路ブロックに供給され、これら回路ブロックの動作タイミングを規定する。

電源端子２５は、電源電位ＶＤＤ，ＶＳＳが供給される端子である。電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳは内部電源発生回路３８に供給される。内部電源発生回路３８は、電源電位ＶＤＤ，ＶＳＳに基づいて各種の内部電位ＶＰＰ，ＶＯＤ，ＶＡＲＹ，ＶＰＥＲＩや、リファレンス電位ＺＱＶＲＥＦ，ＶＯＨを発生させる。内部電位ＶＰＰは主にロウデコーダ１２において使用される電位であり、内部電位ＶＯＤ，ＶＡＲＹはメモリセルアレイ１１内のセンスアンプＳＡＭＰにおいて使用される電位であり、内部電位ＶＰＥＲＩは他の多くの回路ブロックにおいて使用される電位である。一方、リファレンス電位ＺＱＶＲＥＦ，ＶＯＨは、キャリブレーション回路４１にて使用される基準電位である。

電源端子２６は、電源電位ＶＤＤＱ，ＶＳＳＱが供給される端子である。電源端子２６に供給される電源電位ＶＤＤＱ，ＶＳＳＱはデータ入出力回路４０に供給される。電源電位ＶＤＤＱ，ＶＳＳＱは、電源端子２５に供給される電源電位ＶＤＤ，ＶＳＳとそれぞれ同電位であるが、データ入出力回路４０によって生じる電源ノイズが他の回路ブロックに伝搬しないよう、データ入出力回路４０については専用の電源電位ＶＤＤＱ，ＶＳＳＱを用いている。

キャリブレーション端子ＺＱは、キャリブレーション回路４１に接続されている。キャリブレーション回路４１は、キャリブレーション信号ＣＭＤＳＢによって活性化されると、リファレンス抵抗素子ＲＺＱのインピーダンス及びリファレンス電位ＺＱＶＲＥＦ，ＶＯＨを参照してキャリブレーション動作を行う。キャリブレーション動作によって得られたインピーダンスコードＺＱＣＯＤＥはデータ入出力回路４０に供給され、これによって、データ入出力回路４０に含まれる出力ユニットのインピーダンスが指定される。また、キャリブレーション回路４１は、リセット信号ＺＱＲＳＴによってリセットされる。

キャリブレーション回路４１によるキャリブレーション動作は、オシレータ４２によって生成されるオシレータクロック信号ＯＳＣに同期して行われる。オシレータクロック信号ＯＳＣは、外部クロック信号ＣＫ，ＣＫＢとは非同期である第１のクロック信号である。オシレータ４２は、キャリブレーション回路４１から出力されるキャリブレーション状態信号ＺＱＡＣＴによって活性化される。キャリブレーション状態信号ＺＱＡＣＴは、キャリブレーション回路４１が活性化していることを示す状態信号である。

図３は、データ入出力回路４０に含まれる出力バッファＯＢの構成を示すブロック図であり、１個のデータ入出力端子２４に割り当てられた部分を示している。

図３に示すように、出力バッファＯＢは、１個のデータ入出力端子２４当たり、７つのプルアップユニットＰＵ０〜ＰＵ６と、７つのプルダウンユニットＰＤ０〜ＰＤ６を備えている。プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６の出力ノードは、データ入出力端子２４に共通に接続されている。プルアップユニットＰＵ０〜ＰＵ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルアップユニットＰＵ」と総称する。同様に、プルダウンユニットＰＤ０〜ＰＤ６は互いに同じ回路構成を有しており、特に区別する必要がない場合は単に「プルダウンユニットＰＤ」と総称する。

プルアップユニットＰＵｉ（ｉ＝０〜６）とプルダウンユニットＰＤｉ（ｉ＝０〜６）は対を成す。そして、何対のユニットを使用するかは、モードレジスタ１４から出力されるインピーダンス選択信号ＭＯＤＥによって指定される。また、プルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にはメインアンプ３９から内部データＤＡＴＡが供給されており、内部データＤＡＴＡがハイレベルを示している場合には、プルアップユニットＰＵ０〜ＰＵ６のうち、インピーダンス選択信号ＭＯＤＥによって指定される１又は２以上のプルアップユニットが活性化され、これによりデータ入出力端子２４がハイレベルに駆動される。一方、内部データＤＡＴＡがローレベルを示している場合には、プルダウンユニットＰＤ０〜ＰＤ６のうち、インピーダンス選択信号ＭＯＤＥによって指定される１又は２以上のプルダウンユニットが活性化され、これによりデータ入出力端子２４がローレベルに駆動される。

活性化されたプルアップユニットＰＵ０〜ＰＵ６のそれぞれのインピーダンスは、コード信号ＣＯＤＥＰＵによって指定される。同様に、活性化されたプルダウンユニットＰＤ０〜ＰＤ６のそれぞれのインピーダンスは、コード信号ＣＯＤＥＰＤによって指定される。

本実施形態においては、プルアップユニットＰＵ０〜ＰＵ６のインピーダンス目標値は２ＲＺＱであり、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンス目標値はＲＺＱである。したがって、インピーダンス選択信号ＭＯＤＥによってｊ対のユニットが使用される場合、ハイレベル出力時のインピーダンスは２ＲＺＱ／ｊとなり、ローレベル出力時のインピーダンスはＲＺＱ／ｊとなる。

図４は、プルアップユニットＰＵの回路図である。

図４に示すように、プルアップユニットＰＵは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＵ０〜ＴＮＵ４からなるトランジスタ部ＴＲＵと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＵ０〜ＴＮＵ４のドレインは、電源電位ＶＤＤＱを供給する電源配線ＶＬに共通に接続され、トランジスタＴＮＵ０〜ＴＮＵ４のソースは、高抵抗配線部ＲＷを介してデータ入出力端子２４に接続されている。高抵抗配線部ＲＷはタングステン配線などからなる例えば１２０Ω程度の抵抗である。

トランジスタＴＮＵ０〜ＴＮＵ４のゲート電極には、コード信号ＤＣＯＤＥＰＵを構成する各ビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＵ０〜ＴＮＵ４は、コード信号ＤＣＯＤＥＰＵの値に基づいて個別にオン／オフ制御されることになる。図４に示すように、コード信号ＤＣＯＤＥＰＵは、コード信号ＣＯＤＥＰＵの各ビットと内部データＤＡＴＡをＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＵの値にかかわらず、コード信号ＤＣＯＤＥＰＵを構成するビットＤＣＯＤＥＰＵ０〜ＤＣＯＤＥＰＵ４が全てローレベルとなるため、トランジスタＴＮＵ０〜ＴＮＵ４は全てオフとなる。一方、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＵの値がそのままコード制御信号ＤＣＯＤＥＰＵの値となり、いくつかのトランジスタＴＮＵ０〜ＴＮＵ４がオンとなる。

ここで、トランジスタＴＮＵ０〜ＴＮＵ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＵ０のＷ／Ｌ比を１ＷＬｎｕとした場合、トランジスタＴＮＵｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｕに設計されている。これにより、プルアップユニットＰＵのインピーダンスを最大で３２段階に調整することが可能となる。

図５は、プルダウンユニットＰＤの回路図である。

図５に示すように、プルダウンユニットＰＤは、並列接続された５つのＮチャンネル型ＭＯＳトランジスタＴＮＤ０〜ＴＮＤ４からなるトランジスタ部ＴＲＤと、高抵抗配線部ＲＷによって構成されている。トランジスタＴＮＤ０〜ＴＮＤ４のソースは、接地電位ＶＳＳＱを供給する電源配線ＳＬに共通に接続され、トランジスタＴＮＤ０〜ＴＮＤ４のドレインは、高抵抗配線部ＲＷを介してデータ入出力端子２４に接続されている。

トランジスタＴＮＤ０〜ＴＮＤ４のゲート電極には、コード信号ＤＣＯＤＥＰＤを構成する各ビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４がそれぞれ供給される。これにより、５つのトランジスタＴＮＤ０〜ＴＮＤ４は、コード信号ＤＣＯＤＥＰＤの値に基づいて個別にオン／オフ制御されることになる。図５に示すように、コード信号ＤＣＯＤＥＰＤは、コード信号ＣＯＤＥＰＤの各ビットと内部データＤＡＴＡの反転信号をＡＮＤゲート回路によって論理合成した信号である。これにより、内部データＤＡＴＡがハイレベルを示している場合は、コード信号ＣＯＤＥＰＤの値にかかわらず、コード信号ＤＣＯＤＥＰＤを構成するビットＤＣＯＤＥＰＤ０〜ＤＣＯＤＥＰＤ４が全てローレベルとなるため、トランジスタＴＮＤ０〜ＴＮＤ４は全てオフとなる。一方、内部データＤＡＴＡがローレベルを示している場合は、コード信号ＣＯＤＥＰＤの値がそのままコード信号ＤＣＯＤＥＰＤの値となり、いくつかのトランジスタＴＮＤ０〜ＴＮＤ４がオンとなる。

ここで、トランジスタＴＮＤ０〜ＴＮＤ４のチャネル幅（Ｗ）とチャネル長（Ｌ）の比（Ｗ／Ｌ比）、つまり電流供給能力には、２のべき乗の重み付けがされている。具体的には、トランジスタＴＮＤ０のＷ／Ｌ比を１ＷＬｎｄとした場合、トランジスタＴＮＤｋ（ｋ＝０〜４）のＷ／Ｌ比は、２ｋ×ＷＬｎｄに設計されている。これにより、プルダウンユニットＰＤのインピーダンスについても３２段階に調整することが可能となる。

このように、プルアップユニットＰＵ及びプルダウンユニットＰＤのインピーダンスは、コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤによってそれぞれ調整することができる。コード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、インピーダンスコードＺＱＣＯＤＥを構成し、図１に示したキャリブレーション回路４１によるキャリブレーション動作によって生成される。

図６は、キャリブレーション回路４１のブロック図である。

図６に示すように、キャリブレーション回路４１は、プルアップユニットＰＵのレプリカであるプルアップユニットＰＵＲと、プルダウンユニットＰＤのレプリカであるプルダウンユニットＰＤＲ０〜ＰＤＲ５を備えている。プルアップユニットＰＵＲはプルアップユニットＰＵと同じ回路構成を有する出力ユニットであり、そのインピーダンスは、コード信号ＣＯＤＥＰＵによって制御される。同様に、プルダウンユニットＰＤＲ０〜ＰＤＲ５はいずれもプルダウンユニットＰＤと同じ回路構成を有する出力ユニットであり、そのインピーダンスは、コード信号ＣＯＤＥＰＤによって制御される。

図６に示すように、プルダウンユニットＰＤＲ１〜ＰＵＲ５の出力ノードは、キャリブレーション端子ＺＱに共通接続されるとともに、比較回路ＣＯＭＰＤに接続される。比較回路ＣＯＭＰＤは、キャリブレーション端子ＺＱの電位ＶＺＱとリファレンス電位ＶＲＥＦＤＱとを比較し、その結果に基づいて判定信号であるアップダウン信号ＵＤＤを生成する。アップダウン信号ＵＤＤはカウンタ回路ＣＮＴＤに供給され、これに基づいてカウンタ回路ＣＮＴＤのカウント値であるコード信号ＣＯＤＥＰＤがカウントアップ又はカウントダウンされる。

比較回路ＣＯＭＰＤ及びカウンタ回路ＣＮＴＤは、タイミング発生回路ＴＭＤから出力されるクロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄに同期して動作する。詳細については後述するが、タイミング発生回路ＴＭＤは、オシレータ４２から供給されるオシレータクロック信号ＯＳＣに同期してクロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄを生成するとともに、キャリブレーション状態信号ＺＱＡＣＴを生成する。

さらに、プルアップユニットＰＵＲ及びプルダウンユニットＰＤＲ０の出力ノードは、接続点Ａに接続される。接続点Ａは、比較回路ＣＯＭＰＵに接続されている。比較回路ＣＯＭＰＵは、接続点Ａの電位とリファレンス電位ＶＯＨとを比較し、その結果に基づいて判定信号であるアップダウン信号ＵＤＵを生成する。アップダウン信号ＵＤＵはカウンタ回路ＣＮＴＵに供給され、これに基づいてカウンタ回路ＣＮＴＵのカウント値であるコード信号ＣＯＤＥＰＵがカウントアップ又はカウントダウンされる。

比較回路ＣＯＭＰＵ及びカウンタ回路ＣＮＴＵは、タイミング発生回路ＴＭＵから出力されるクロック信号ＣＬＫ１Ｕ，ＣＬＫ４Ｕに同期して動作する。タイミング発生回路ＴＭＵは、オシレータ４２から供給されるオシレータクロック信号ＯＳＣに同期してクロック信号ＣＬＫ１Ｕ，ＣＬＫ４Ｕを生成する。

キャリブレーション回路４１を用いたキャリブレーション動作は、次の手順により行われる。

まず、キャリブレーション信号ＣＭＤＳＢが活性化すると、タイミング発生回路ＴＭＤが活性化され、クロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄが周期的に生成される。これに応答して比較回路ＣＯＭＰＤが活性化され、キャリブレーション端子ＺＱの電位とリファレンス電位ＶＲＥＦＤＱの比較が行われる。その結果、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも低い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが高くなることから、キャリブレーション端子ＺＱの電位が上昇する。逆に、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱよりも高い場合には、アップダウン信号ＵＤＤを用いてカウンタ回路ＣＮＴＤをカウントアップし、コード信号ＣＯＤＥＰＤの値を大きくする。カウンタ回路ＣＮＴＤをカウントアップ及びカウントダウンは、クロック信号ＣＬＫ４Ｄに同期して行われる。これにより、プルダウンユニットＰＤＲ１〜ＰＤＲ５のインピーダンスが低くなることから、キャリブレーション端子ＺＱの電位が低下する。

このような動作をクロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄに同期して繰り返せば、キャリブレーション端子ＺＱの電位はリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態となる。ここで、リファレンス電位ＶＲＥＦＤＱのレベルはＶＤＤＱ／６であり、且つ、キャリブレーション端子ＺＱには５つのプルダウンユニットＰＤＲ１〜ＰＤＲ５が並列に接続されていることから、キャリブレーション端子ＺＱの電位がリファレンス電位ＶＲＥＦＤＱとほぼ一致した状態になると、プルダウンユニットＰＤＲ１〜ＰＤＲ５はいずれもリファレンス抵抗素子ＲＺＱと同じ抵抗値（ＲＺＱ）に調整されたことになる。尚、プルダウンユニットＰＤＲ０のインピーダンスについてもＲＺＱに調整される。

プルダウンユニットＰＤＲ１〜ＰＤＲ５のキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＤから終了信号ＥＮＤＰＤＢが出力され、続いてプルアップユニットＰＵＲのキャリブレーション動作が開始される。

終了信号ＥＮＤＰＤＢが活性化すると、タイミング発生回路ＴＭＵが活性化され、クロック信号ＣＬＫ１Ｕ，ＣＬＫ４Ｕが周期的に生成される。これに応答して比較回路ＣＯＭＰＵが活性化され、接続点Ａの電位とリファレンス電位ＶＯＨの比較が行われる。その結果、接続点Ａの電位がリファレンス電位ＶＯＨよりも高い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントダウンし、コード信号ＣＯＤＥＰＤの値を小さくする。これにより、プルアップユニットＰＵＲのインピーダンスが高くなることから、接続点Ａの電位が低下する。逆に、接続点Ａの電位がリファレンス電位ＶＯＨよりも低い場合には、アップダウン信号ＵＤＵを用いてカウンタ回路ＣＮＴＵをカウントアップし、コード信号ＣＯＤＥＰＵの値を大きくする。これにより、プルアップユニットＰＵＲのインピーダンスが低くなることから、接続点Ａの電位が上昇する。

このような動作をクロック信号ＣＬＫ１Ｕ，ＣＬＫ４Ｕに同期して繰り返せば、接続点Ａの電位はリファレンス電位ＶＯＨとほぼ一致した状態となる。ここで、リファレンス電位ＶＯＨのレベルはＶＤＤＱ／３であり、且つ、プルダウンユニットＰＤＲ０のインピーダンスは既にＲＺＱに調整されていることから、接続点Ａの電位がリファレンス電位ＶＯＨとほぼ一致した状態になると、プルアップユニットＰＵＲはリファレンス抵抗素子ＲＺＱの２倍の抵抗値（２ＲＺＱ）に調整されたことになる。

プルアップユニットＰＵＲのキャリブレーション動作が完了すると、カウンタ回路ＣＮＴＵから終了信号ＣＡＬＥＮＤが出力され、タイミング発生回路ＴＭＤ，ＴＭＵがリセットされる。これにより、キャリブレーション状態信号ＺＱＡＣＴが非活性化するため、オシレータ４２の動作が停止する。以上により、一連のキャリブレーション動作が完了する。

そして、キャリブレーション動作によって生成されたコード信号ＣＯＤＥＰＵ，ＣＯＤＥＰＤは、出力バッファＯＢを構成するプルアップユニットＰＵ０〜ＰＵ６及びプルダウンユニットＰＤ０〜ＰＤ６にそれぞれ供給される。これにより、プルアップユニットＰＵ０〜ＰＵ６のインピーダンスは２ＲＺＱに調整され、プルダウンユニットＰＤ０〜ＰＤ６のインピーダンスはＲＺＱに調整されることになる。

カウンタ回路ＣＮＴＤ，ＣＮＴＵによるカウント値の更新方法については特に限定されず、いわゆるリニアサーチ法を用いても構わないし、いわゆるバイナリサーチ法を用いても構わない。

リニアサーチ法とは、カウント値をインクリメント又はデクリメントする方法である。この方法を用いた場合、キャリブレーション端子ＺＱ又は接続点Ａの電位は、所定のピッチで変化する。図７は、リニアサーチ法を用いた場合におけるキャリブレーション端子ＺＱの電位変化の一例を示すグラフであり、所定の制御周期Ｔｓごとにキャリブレーション端子ＺＱの電位が目標電位であるＶＤＤＱ／６に向かって△Ｖずつ接近していることが分かる。リニアサーチ法を用いた場合、現在の電位と目標電位との差が大きいほど、目標電位への到達時間が長くなるが、ノイズの影響によって比較回路ＣＯＭＰＤ，ＣＯＭＰＵが一時的に誤判定を行った場合であっても、その後正しい判定を繰り返すことにより、目標電位に正しく到達することができるという利点がある。

これに対し、バイナリサーチ法とは、カウント値を上位ビット側から決定する方法である。図８は、バイナリサーチ法を用いた場合におけるキャリブレーション端子ＺＱの電位変化の一例を示すグラフであり、カウント値が４ビットであれば４回の判定によってキャリブレーション動作が完了することが分かる。図８に示す例では、カウント値が「００００」からスタートしており、１回目の判定により最上位ビットが確定するとキャリブレーション端子ＺＱの電位ＶＺＱは８×△Ｖだけ変化し、２回目の判定により上位２ビット目が確定するとキャリブレーション端子ＺＱの電位ＶＺＱは４×△Ｖだけ変化し、３回目の判定により上位３ビット目が確定するとキャリブレーション端子ＺＱの電位ＶＺＱは２×△Ｖだけ変化し、４回目の判定により最下位ビットが確定するとキャリブレーション端子ＺＱの電位ＶＺＱは△Ｖだけ変化する。バイナリサーチ法を用いた場合、現在の電位と目標電位との差にかかわらず目標電位への到達時間が一定となるが、ノイズの影響によって比較回路ＣＯＭＰＤ，ＣＯＭＰＵが一時的に誤判定を行うと、その後正しい判定を行っても、目標電位に正しく到達することができなくなる。

したがって、バイナリサーチ法を採用する場合には、比較回路ＣＯＭＰＤ，ＣＯＭＰＵがノイズの影響によって誤判定を行わないよう、よりノイズ耐性の高い回路構成とすることが望ましい。比較回路ＣＯＭＰＤ，ＣＯＭＰＵがノイズの影響を受けるケースとしては、キャリブレーション動作中にリード動作やライト動作が実行されるケースが典型的である。

図９は、キャリブレーション動作中にライト動作が実行されるケースを説明するためのタイミング図である。

図９に示す例では、時刻ｔ１，ｔ２にキャリブレーションコマンドＺＱＳが発行され、これに応答してキャリブレーション信号ＣＭＤＳＢが活性化されている。キャリブレーション信号ＣＭＤＳＢが活性化すると、キャリブレーション状態信号ＺＱＡＣＴがハイレベルとなる。

本実施形態よる半導体装置１０は、バックグラウンドでキャリブレーション動作を行うことが可能であり、図９に示す例ではメモリセルアレイ１１がアクティブ状態である期間にキャリブレーションコマンドＺＱＳが発行されている。さらに、時刻ｔ３，ｔ４にはライトコマンドＷＲが発行され、これに応答してメモリセルアレイ１１はキャリブレーション動作中にライト動作を実行する。ライト動作は、後述する時刻ｔ５，ｔ６よりも以前に終了する。

そして、キャリブレーション回路４１による一連のキャリブレーション動作が完了すると、キャリブレーション状態信号ＺＱＡＣＴが非活性化し、オシレータ４２が停止する。これにより、インピーダンスコードＺＱＣＯＤＥの値が確定する。その後、時刻ｔ５，ｔ６にインピーダンスコードラッチコマンドＺＱＬが発行されると、インピーダンスコードＺＱＣＯＤＥがデータ入出力回路４０に供給される。その結果、データ入出力回路４０に含まれる出力回路ＯＢのインピーダンスは、インピーダンスコードＺＱＣＯＤＥの値を反映したレベルに調整される。

このように、キャリブレーション動作中にリード動作又はライト動作が実行されると、リード動作やライト動作に伴うノイズがキャリブレーション回路４１に伝搬し、比較回路ＣＯＭＰＤ，ＣＯＭＰＵが誤判定を行う可能性が高まる。したがって、キャリブレーションコマンドに応答して実行するキャリブレーション動作においては、ノイズの影響を考慮する必要がある。

これに対し、電源投入後の初期設定時に実行されるキャリブレーション動作中には、リード動作やライト動作が実行されることがないため、キャリブレーションコマンドに応答したキャリブレーション動作と比べると、ノイズの影響を考慮する必要性は少ない。リセットコマンドに応答したキャリブレーション動作についても同様である。

本実施形態による半導体装置１０は、上記の点を考慮し、電源投入後の初期設定時やリセットコマンドの発行時に実行されるキャリブレーション動作と、キャリブレーションコマンドに応答したキャリブレーション動作の条件を切り替えている。以下、この点に着目して説明を進める。

図１０は、タイミング発生回路ＴＭＤの構成を示すブロック図である。

図１０に示すように、タイミング発生回路ＴＭＤは、イニシャル判定部５１、クロック発生部５２及び周期信号発生部５３を備えている。

イニシャル判定部５１は、キャリブレーション信号ＣＭＤＳＢ、リセット信号ＺＱＲＳＴ及び終了信号ＣＡＬＥＮＤを受け、キャリブレーション状態信号ＺＱＡＣＴ及びステータス信号ＣＬＬＯＮＧを生成する。ステータス信号ＣＬＬＯＮＧは周期信号発生部５３に供給される。周期信号発生部５３は、クロック発生部５２から供給される第２のクロック信号ＣＬＫ１〜ＣＬＫ１９のいくつか及びステータス信号ＣＬＬＯＮＧに基づき、周期信号ＤＩＶＤＥＣを生成する。周期信号ＤＩＶＤＥＣは、クロック発生部５２にフィードバックされる。また、クロック発生部５２から出力されるクロック信号ＣＬＫ１〜ＣＬＫ１９のうち、クロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄは、図６に示すように、比較回路ＣＯＭＰＤ及びカウンタ回路ＣＮＴＤに供給される。

タイミング発生回路ＴＭＵについても、キャリブレーション信号ＣＭＤＳＢの代わりに終了信号ＥＮＤＰＤＢが用いられるとともに、キャリブレーション状態信号ＺＱＡＣＴの生成を行わない他は、図１０に示したタイミング発生回路ＴＭＤと同様の回路構成を有している。なお、タイミング発生回路ＴＭＤ，ＴＭＵのクロック発生部５２と周期信号発生部５３を統合することにより、消費電流を減らす構成を採用しても構わない。また、タイミング発生回路ＴＭＵにキャリブレーション信号ＣＭＤＳＢも入力することにより、プルアップ側とプルダウン側のキャリブレーションを同時に進める構成を採用しても構わない。

図１１は、イニシャル判定部５１の回路図である。

図１１に示すように、イニシャル判定部５１は、２つのＳＲ（セットリセット）ラッチ回路ＳＲ１，ＳＲ２と、ラッチ回路ＳＲ１，ＳＲ２の一方を選択するラッチ回路Ｌ０を備えている。ラッチ回路ＳＲ１の出力信号はイニシャル信号ＣＬＩＮＩＴとして出力され、ラッチ回路ＳＲ２の出力信号はステータス信号ＣＬＬＯＮＧとして出力される。また、イニシャル信号ＣＬＩＮＩＴ及びステータス信号ＣＬＬＯＮＧは、ＯＲゲート回路Ｇによって論理合成され、キャリブレーション状態信号ＺＱＡＣＴとして出力される。

ラッチ回路Ｌ０は、イニシャル信号ＣＬＩＮＩＴの立ち下がりエッジに同期してハイレベルのデータをラッチする回路であり、その出力信号である選択信号ＩＮＩＴＯＫは、ラッチ回路ＳＲ１，ＳＲ２に供給される。ラッチ回路Ｌ０は、リセット信号ＺＱＲＳＴによってリセットされるため、リセット信号ＺＱＲＳＴが活性化すると選択信号ＩＮＩＴＯＫはローレベルとなり、その後、イニシャル信号ＣＬＩＮＩＴが立ち下がると選択信号ＩＮＩＴＯＫはハイレベルに変化する。選択信号ＩＮＩＴＯＫが一旦ハイレベルに変化すると、リセット信号ＺＱＲＳＴが活性化するまで、選択信号ＩＮＩＴＯＫはハイレベルを維持する。

選択信号ＩＮＩＴＯＫがローレベルである期間は、ラッチ回路ＳＲ１が選択される。ラッチ回路ＳＲ１が選択されている場合、キャリブレーション信号ＣＭＤＳＢがローレベルに活性化するとラッチ回路ＳＲ１がセットされ、これによりイニシャル信号ＣＬＩＮＩＴ（及びキャリブレーション状態信号ＺＱＡＣＴ）がハイレベルとなる。その後、終了信号ＣＡＬＥＮＤが立ち上がると、ラッチ回路ＳＲ１がリセットされ、イニシャル信号ＣＬＩＮＩＴ（及びキャリブレーション状態信号ＺＱＡＣＴ）がローレベルに戻る。

上述の通り、イニシャル信号ＣＬＩＮＩＴがハイレベルからローレベルに変化すると、ラッチ回路Ｌ０から出力される選択信号ＩＮＩＴＯＫがハイレベルに変化する。

選択信号ＩＮＩＴＯＫがハイレベルである期間は、ラッチ回路ＳＲ２が選択される。ラッチ回路ＳＲ２が選択されている場合、キャリブレーション信号ＣＭＤＳＢがローレベルに活性化するとラッチ回路ＳＲ２がセットされ、これによりステータス信号ＣＬＬＯＮＧ（及びキャリブレーション状態信号ＺＱＡＣＴ）がハイレベルとなる。その後、終了信号ＣＡＬＥＮＤが立ち上がると、ラッチ回路ＳＲ２がリセットされ、ステータス信号ＣＬＬＯＮＧ（及びキャリブレーション状態信号ＺＱＡＣＴ）がローレベルに戻る。

かかる動作により、リセット信号ＺＱＲＳＴが活性化した後、キャリブレーション信号ＣＭＤＳＢの１回目の到来に対しては、ステータス信号ＣＬＬＯＮＧはローレベルとなり、キャリブレーション信号ＣＭＤＳＢの２回目以降の到来に対しては、ステータス信号ＣＬＬＯＮＧはハイレベルとなる。ここで、１回目に到来するキャリブレーション信号ＣＭＤＳＢは、電源投入又はリセットコマンドの発行に応答したものであり、２回目に到来するキャリブレーション信号ＣＭＤＳＢは、キャリブレーションコマンドの発行に応答したものである。

図１２は、クロック発生部５２の回路図である。

図１２に示すように、クロック発生部５２は、縦続接続された複数のラッチ回路Ｌ１〜Ｌ５，Ｌ７，Ｌ９，Ｌ１１，Ｌ１３，Ｌ１５，Ｌ１７，Ｌ１９からなるシフトレジスタを備えている。初段のラッチ回路Ｌ１には、周期信号ＤＩＶＤＥＣが入力される。そして、これらラッチ回路からは、それぞれクロック信号ＣＬＫ１〜ＣＬＫ５，ＣＬＫ７，ＣＬＫ９，ＣＬＫ１１，ＣＬＫ１３，ＣＬＫ１５，ＣＬＫ１７，ＣＬＫ１９が出力される。

ラッチ回路Ｌ１〜Ｌ４は、オシレータクロック信号ＯＳＣの１／２周期でシフト動作を行い、他のラッチ回路Ｌ５，Ｌ７，Ｌ９，Ｌ１１，Ｌ１３，Ｌ１５，Ｌ１７，Ｌ１９はオシレータクロック信号ＯＳＣの１周期でシフト動作を行う。ここで、ラッチ回路Ｌ１〜Ｌ４がオシレータクロック信号ＯＳＣの１／２周期でシフト動作を行うよう構成されているのは、クロック信号ＣＬＫ１〜ＣＬＫ４の位相差をより小さくすることにより、設計段階における微調整を容易とするためである。

これらラッチ回路は、キャリブレーション状態信号ＺＱＡＣＴがローレベルに非活性化されている期間はリセットされる。そして、キャリブレーション状態信号ＺＱＡＣＴがハイレベルに活性化すると、オシレータクロック信号ＯＳＣに同期して周期信号ＤＩＶＤＥＣのシフト動作を行う。

図１３は、周期信号発生部５３の回路図である。

図１３に示すように、周期信号発生部５３は、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７を受けるＯＲゲート回路Ｇ１と、クロック信号ＣＬＫ９，ＣＬＫ１１，ＣＬＫ１３，ＣＬＫ１５，ＣＬＫ１７を受けるＯＲゲート回路Ｇ２を備える。また、ＯＲゲート回路Ｇ２の出力信号及びステータス信号ＣＬＬＯＮＧは、ＮＡＮＤゲート回路Ｇ３に供給される。そして、ＯＲゲート回路Ｇ１及びＮＡＮＤゲート回路Ｇ３の出力信号は、ＡＮＤゲート回路Ｇ４に供給され、その出力信号が周期信号ＤＩＶＤＥＣとして用いられる。

かかる構成により、ステータス信号ＣＬＬＯＮＧがローレベルである場合は、ＮＡＮＤゲート回路Ｇ３の出力信号がハイレベルに固定されるため、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７が全てローレベルになると、周期信号ＤＩＶＤＥＣがハイレベルに活性化する。この場合、制御周期Ｔｓに相当する周期信号ＤＩＶＤＥＣの発生周期は、第１の周期（Ｔ１）となる。

一方、ステータス信号ＣＬＬＯＮＧがハイレベルである場合は、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７，ＣＬＫ９，ＣＬＫ１１，ＣＬＫ１３，ＣＬＫ１５，ＣＬＫ１７が全てローレベルになると、周期信号ＤＩＶＤＥＣがハイレベルに活性化する。この場合、制御周期Ｔｓに相当する周期信号ＤＩＶＤＥＣの発生周期は、第１の周期よりも長い第２の周期（Ｔ２）となる。

図１４は、キャリブレーション回路４１の動作を説明するためのタイミング図である。

図１４に示す例では、時刻ｔ１０以前に電源投入又はリセットコマンドの発行が行われており、これによりリセット信号ＺＱＲＳＴがハイレベルに活性化している。その後、時刻ｔ１０にてリセット信号ＺＱＲＳＴがローレベルに変化し、さらに、時刻ｔ１１にキャリブレーション信号ＣＭＤＳＢが活性化している。時刻ｔ１１におけるキャリブレーション信号ＣＭＤＳＢの活性化は、電源投入又はリセットコマンドの発行に応答したものであり、キャリブレーションコマンドの発行に応答したものではない。

時刻ｔ１１におけるキャリブレーション信号ＣＭＤＳＢの活性化は、リセット信号ＺＱＲＳＴが解除された後、１回目の活性化であることから、イニシャル信号ＣＬＩＮＩＴが活性化する一方、ステータス信号ＣＬＬＯＮＧは活性化しない。このため、図１３に示した周期信号発生部５３は、相対的に短い第１の周期で周期信号ＤＩＶＤＥＣを発生させる。この場合、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７が全てローレベルになると、周期信号ＤＩＶＤＥＣがハイレベルに活性化することから、周期信号ＤＩＶＤＥＣの発生周期Ｔ１はオシレータクロック信号ＯＳＣの５周期となる。つまり、オシレータクロック信号ＯＳＣの５周期が制御周期Ｔｓとなる。

周期信号ＤＩＶＤＥＣが第１の周期で発生する間、クロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄ（ＣＬＫ１Ｕ，ＣＬＫ４Ｕ）が取り出され、比較回路ＣＯＭＰＤ（ＣＯＭＰＵ）及びカウンタ回路ＣＮＴＤ（ＣＮＴＵ）の動作が制御される。そして、時刻ｔ１２に終了信号ＣＡＬＥＮＤがハイレベルになると、一連のキャリブレーション動作が完了する。

ここで、一連のキャリブレーション動作期間であるＴＺＱ１は、初期設定動作期間の一部であることから、この期間にリードコマンドやライトコマンドが投入されることはない。このため、キャリブレーション回路４１へのノイズは相対的に少ない。

その後、外部からキャリブレーションコマンドが発行されると、時刻ｔ１３に再びキャリブレーション信号ＣＭＤＳＢが活性化し、キャリブレーション動作が実行される。時刻ｔ１３におけるキャリブレーション信号ＣＭＤＳＢの活性化は、リセット信号ＺＱＲＳＴが解除された後、２回目以降の活性化であることから、ステータス信号ＣＬＬＯＮＧが活性化する。このため、図１３に示した周期信号発生部５３は、相対的に長い第２の周期で周期信号ＤＩＶＤＥＣを発生させる。この場合、クロック信号ＣＬＫ１，ＣＬＫ３，ＣＬＫ５，ＣＬＫ７，ＣＬＫ９，ＣＬＫ１１，ＣＬＫ１３，ＣＬＫ１５，ＣＬＫ１７が全てローレベルになると、周期信号ＤＩＶＤＥＣがハイレベルに活性化することから、周期信号ＤＩＶＤＥＣの発生周期Ｔ２はオシレータクロック信号ＯＳＣの１０周期となる。つまり、オシレータクロック信号ＯＳＣの１０周期が制御周期Ｔｓとなる。

周期信号ＤＩＶＤＥＣが第２の周期で発生する間、クロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄ（ＣＬＫ１Ｕ，ＣＬＫ４Ｕ）が取り出され、比較回路ＣＯＭＰＤ（ＣＯＭＰＵ）及びカウンタ回路ＣＮＴＤ（ＣＮＴＵ）の動作が制御される。そして、時刻ｔ１４に終了信号ＣＡＬＥＮＤがハイレベルになると、一連のキャリブレーション動作が完了する。その後も、キャリブレーションコマンドに応答して、時刻ｔ１５にキャリブレーション信号ＣＭＤＳＢが活性化し、時刻ｔ１６に終了信号ＣＡＬＥＮＤが活性化する。

ここで、キャリブレーションコマンドに応答した一連のキャリブレーション動作期間であるＴＺＱ２においては、リードコマンドやライトコマンドが投入されることがある。このため、キャリブレーション回路４１へのノイズは相対的に大きいと言える。

図１５は、第１の例による比較回路ＣＯＭＰＤの回路図である。

図１５に示す比較回路ＣＯＭＰＤは、キャリブレーション端子の電位ＶＺＱとリファレンス電位ＶＲＥＦＤＱを比較するアンプ６１と、アンプ６１の出力ノードに接続されたキャパシタ６２とを備える。

アンプ６１は、キャリブレーション端子の電位ＶＺＱとリファレンス電位ＶＲＥＦＤＱを比較し、その電位差に基づいて出力ノードを駆動することにより、キャパシタ６２の充放電を行う。つまり、キャリブレーション端子の電位ＶＺＱがリファレンス電位ＶＲＥＦＤＱよりも高い場合には、出力ノードをハイレベルに駆動することによりキャパシタ６２の充電を行う。逆に、キャリブレーション端子の電位ＶＺＱがリファレンス電位ＶＲＥＦＤＱよりも低い場合には、出力ノードをローレベルに駆動することによりキャパシタ６２の放電を行う。

アンプ６１の動作は、ラッチ回路ＳＲ３によって制御される。ラッチ回路ＳＲ３は、クロック信号ＣＬＫ４Ｄによってセットされ、クロック信号ＣＬＫ１ＤによってリセットされるＳＲ（セットリセット）型のラッチ回路であり、ラッチ回路ＳＲ３がセットされている間、アンプ６１が活性化される。これにより、クロック信号ＣＬＫ４Ｄが活性化した後、クロック信号ＣＬＫ１Ｄが活性化するまでの期間、アンプ６１は比較動作を行い、キャパシタ６２を充放電する。ここで、クロック信号ＣＬＫ４Ｄが活性化してからクロック信号ＣＬＫ１Ｄが活性化するまでの期間は、図１４に示す充放電期間Ｔ１Ｂ及びＴ２Ｂに相当する。

キャパシタ６２の充電レベルは、プリチャージ回路６３によって所定のレベルにプリチャージされる。プリチャージ回路６３は、ラッチ回路ＳＲ３がリセットされている間、キャパシタ６２を所定のレベルにプリチャージする。このように、アンプ６１とプリチャージ回路６３は、排他的に動作する。

そして、キャパシタ６２の充電レベルはラッチ回路６４にて判定され、２値信号であるアップダウン信号ＵＤＤとして出力される。ラッチ回路６４によるラッチ動作は、クロック信号ＣＬＫ１Ｄに同期して行われる。

図１６は、第２の例による比較回路ＣＯＭＰＤの回路図である。

図１６に示す例では、アンプ６１が相補の信号を出力する２つの出力ノードを有し、一方の出力ノードにキャパシタ６２Ｔが接続され、他方の出力ノードにキャパシタ６２Ｂが接続される。

アンプ６１は、キャリブレーション端子の電位ＶＺＱがリファレンス電位ＶＲＥＦＤＱよりも高い場合には、一方の出力ノードをハイレベルに駆動することによりキャパシタ６２Ｔの充電を行うとともに、他方の出力ノードをローレベルに駆動することによりキャパシタ６２Ｂの放電を行う。逆に、キャリブレーション端子の電位ＶＺＱがリファレンス電位ＶＲＥＦＤＱよりも低い場合には、一方の出力ノードをローレベルに駆動することによりキャパシタ６２Ｔの放電を行うとともに、他方の出力ノードをハイレベルに駆動することによりキャパシタ６２Ｂの充電を行う。

そして、キャパシタ６２Ｔ，６２Ｂの充電レベルは、差動アンプ回路６５にて判定された後、ラッチ回路６４にラッチされ、アップダウン信号ＵＤＤとして出力される。

図１６に示す回路構成によれば、キャリブレーション端子の電位ＶＺＱとリファレンス電位ＶＲＥＦＤＱの電位差をより高精度に比較することができる。

尚、比較回路ＣＯＭＰＵについても、アンプ６１が接続点Ａの電位とリファレンス電位ＶＯＨを比較する他は、図１５又は図１６と同じ回路構成を有している。

このように、比較回路ＣＯＭＰＤ，ＣＯＭＰＵは、キャパシタ６２（６２Ｔ，６２Ｂ）を用いたダイナミック型の比較回路であることから、ノイズの影響によってキャパシタ６２（６２Ｔ，６２Ｂ）の充電レベルが変化すると、誤判定となる可能性がある。

上述の通り、比較回路ＣＯＭＰＤ，ＣＯＭＰＵの動作は、クロック信号ＣＬＫ１Ｄ，ＣＬＫ４Ｄ（ＣＬＫ１Ｕ，ＣＬＫ４Ｕ）によって制御される。ここで、クロック信号ＣＬＫ１Ｄ（ＣＬＫ１Ｕ）の立ち上がりエッジからクロック信号ＣＬＫ４Ｄ（ＣＬＫ４Ｕ）の立ち上がりエッジまでの期間は、キャパシタ６２（６２Ｔ，６２Ｂ）がプリチャージされている期間であり、図１４に示すプリチャージ期間Ｔ１Ａ，Ｔ２Ａに相当する。期間Ｔ１Ａは、ステータス信号ＣＬＬＯＮＧがローレベルである場合の期間Ｔ１に含まれ、期間Ｔ２Ａは、ステータス信号ＣＬＬＯＮＧがハイレベルである場合の期間Ｔ２に含まれる。そして、これらの期間Ｔ１Ａ，Ｔ２Ａは互いに同じ長さを有しているため、キャパシタ６２（６２Ｔ，６２Ｂ）をプリチャージする期間は変化しない。

これに対し、クロック信号ＣＬＫ４Ｄ（ＣＬＫ４Ｕ）の立ち上がりエッジからクロック信号ＣＬＫ１Ｄ（ＣＬＫ１Ｕ）の立ち上がりエッジまでの期間である充放電期間Ｔ１Ｂ，Ｔ２Ｂは、互いに長さが異なる。充放電期間Ｔ１Ｂ，Ｔ２Ｂは、アンプ６１によるキャパシタ６２（６２Ｔ，６２Ｂ）の充放電が行われる期間であり、ステータス信号ＣＬＬＯＮＧのレベルによって長さが変化する。また、キャパシタ６２（６２Ｔ，６２Ｂ）を充電するアンプ６１の駆動能力もステータス信号ＣＬＬＯＮＧに応じて変化する。具体的には、ステータス信号ＣＬＬＯＮＧがハイレベルとなり充電期間が長くなる状態に変化した場合は、相対的に出力抵抗が大きくなるように設定され、これにより２つの出力ノードをドライブする電流供給能力は相対的に低くなる。逆に、ステータス信号ＣＬＬＯＮＧがローレベルとなり充電期間が短くなる状態に変化した場合は、相対的に出力抵抗が小さくなるように設定され、これにより２つの出力ノードをドライブする電流供給能力は相対的に高くなる。充電期間が長い時には相対的に出力抵抗を大きくすることで、回路のローパスフィルタとしての役割を強化するためである。

具体的には、ステータス信号ＣＬＬＯＮＧがローレベルである場合、つまり、電源投入又はリセットコマンドの発行に応答した１回目のキャリブレーション動作においては、期間Ｔ１Ｂがオシレータクロック信号ＯＳＣの３．５周期と短い。これに対し、ステータス信号ＣＬＬＯＮＧがハイレベルである場合、つまり、キャリブレーションコマンドの発行に応答した２回目以降のキャリブレーション動作においては、期間Ｔ２Ｂがオシレータクロック信号ＯＳＣの８．５周期と、期間Ｔ１Ｂの約２．４３倍の長さとなる。

これにより、電源投入又はリセットコマンドの発行に応答した１回目のキャリブレーション動作においては、あらかじめ定められたキャリブレーション期間内において、カウンタ回路ＣＮＴＤ，ＣＮＴＵをより多く更新することができる。電源投入時は、キャリブレーション端子ＺＱの電位や接続点Ａの電位がリファレンス電位ＶＲＥＦＤＱ，ＶＯＨから大きく離れていることが多いが、本実施形態によれば、例えばリニアサーチを行う場合であっても、キャリブレーション端子ＺＱの電位や接続点Ａの電位を正しく調整することが可能となる。しかも、１回目のキャリブレーション動作中にはリード動作やライト動作が行われないため、ノイズの影響も少ない。このため、キャパシタ６２（６２Ｔ，６２Ｂ）の充放電が行われる期間Ｔ１Ｂが短くても、誤判定が生じる可能性は少ない。また、バイナリサーチを行う場合であっても、ノイズの影響が少ないことを利用して、高速なキャリブレーションを適切に行うことも出来る。

一方、キャリブレーションコマンドの発行に応答した２回目以降のキャリブレーション動作においては、キャパシタ６２（６２Ｔ，６２Ｂ）の充放電が行われる期間Ｔ２Ｂが長く設定されることから、キャリブレーション動作中にリード動作やライト動作が行われる場合であっても、ノイズの影響による誤判定を防止することができる。このため、例えばバイナリサーチを行う場合であっても、誤判定による調整エラーを防止することが可能となる。また、２回目以降のキャリブレーション動作においては、リニアサーチの方がバイナリサーチより比較回数が少ない場合も多く、本実施形態の機構はリニアサーチの場合にも有効に働く。すなわち、リニアサーチ法を用いるか、バイナリサーチ法を用いるかは設計思想によるものであり、いずれも本発明に含まれるものである。

以上説明したように、本実施形態によれば、電源投入又はリセットコマンドの発行に応答した１回目のキャリブレーション動作から、キャリブレーションコマンドの発行に応答した２回目以降のキャリブレーション動作に移行すると、制御周期Ｔｓが切り替えられる。これにより、各キャリブレーション動作に最適化した制御周期で、電位の比較及びカウント値の更新を行うことができる。

図１７は、変形例によるキャリブレーション回路４１の回路図である。

図１７に示すキャリブレーション回路４１は、プルダウンユニットＰＤＲ２〜ＰＤＲ５が削除されている点において、図６に示したキャリブレーション回路４１と相違している。また、図１７に示すキャリブレーション回路４１においては、比較回路ＣＯＭＰＤ，ＣＯＭＰＵに供給されるリファレンス電位ＶＲＥＦＤＱがいずれも１／２ＶＤＤＱレベルである。これにより、プルダウンユニットＰＤＲ０，ＰＤＲ１及びプルアップユニットＰＵＲのインピーダンスがいずれもＲＺＱに調整される。本発明においては、このようなキャリブレーション回路４１を用いても構わない。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、１回目のキャリブレーション動作の制御周期がオシレータクロック信号ＯＳＣの４周期であり、２回目のキャリブレーション動作の制御周期がオシレータクロック信号ＯＳＣの９周期であるが、これはあくまで一例であり、要求される特性などに応じて各制御周期の長さを任意に設定することができる。

２ 外部基板
６ 半導体システム
８ コントローラ
１０ 半導体装置
１１ メモリセルアレイ
１２ ロウデコーダ
１３ カラムデコーダ
１４ モードレジスタ
２１ アドレス端子
２２ コマンド端子
２３ クロック端子
２４ データ入出力端子
２５，２６ 電源端子
３１ アドレス入力回路
３２ アドレス制御回路
３３ コマンド入力回路
３４ コマンドデコード回路
３５ クロック入力回路
３６ 内部クロック発生回路
３７ タイミングジェネレータ
３８ 内部電源発生回路
３９ メインアンプ
４０ データ入出力回路
４１ キャリブレーション回路
４２ オシレータ
５１ イニシャル判定部
５２ クロック発生部
５３ 周期信号発生部
６１ アンプ
６２，６２Ｔ，６２Ｂ キャパシタ
６３ プリチャージ回路
６４ ラッチ回路
６５ 差動アンプ回路
Ａ 接続点
ＡＤＢ アドレスバス
ＢＬ，／ＢＬ ビット線
ＣＬＢ クロックバス
ＣＭＢ コマンドバス
ＣＮＴＤ，ＣＮＴＵ カウンタ回路
ＣＯＭＰＤ，ＣＯＭＰＵ 比較回路
ＤＢ データバス
Ｇ，Ｇ１〜Ｇ４ ゲート回路
Ｌ０〜Ｌ１９ ラッチ回路
ＭＣ メモリセル
ＯＢ 出力バッファ
ＰＤ０〜ＰＤ６，ＰＤＲ０〜ＰＤＲ５ プルダウンユニット
ＰＵ０〜ＰＵ６，ＰＵＲ プルアップユニット
ＲＷ 高抵抗配線部
ＲＷＢＳ リードライトバス
ＲＺＱ リファレンス抵抗素子
ＳＡＭＰ センスアンプ
ＳＬ 電源配線
ＳＲ１〜ＳＲ３ ラッチ回路
ＴＧ スイッチ回路
ＴＭＤ，ＴＭＵ タイミング発生回路
ＴＮＤ０〜ＴＮＤ４，ＴＮＵ０〜ＴＮＵ４ トランジスタ
ＴＲＤ，ＴＲＵ トランジスタ部
ＶＬ 電源配線
ＷＬ ワード線
ＺＱ キャリブレーション端子

Claims (14)

1. 外部端子と、
   前記外部端子に接続され、コード信号の値に応じたインピーダンスを持つように構成される出力ユニットと、
   前記外部端子の電位及びリファレンス電位を比較することによって判定信号を生成する比較回路と、
   前記判定信号のレベルに応じ、周期信号に同期して前記コード信号の値を更新するカウンタ回路と、
   ステータス信号が第１の状態を示している場合には、前記周期信号を第１の周期で発生し、前記ステータス信号が第２の状態を示している場合には、前記周期信号を前記第１の周期よりも長い第２の周期で発生するタイミング発生回路と、を備える半導体装置。
2. 前記ステータス信号は、該半導体装置への電源投入時においては前記第１の状態を示し、該半導体装置へのキャリブレーションコマンド入力時においては前記第２の状態を示すことを特徴とする請求項１に記載の半導体装置。
3. 前記比較回路はキャパシタを含み、
   前記判定信号は、前記キャパシタの充電レベルに応じて生成され、
   前記キャパシタは、前記外部端子の電位と前記リファレンス電位の電位差に基づき、前記周期信号に同期して充電又は放電されることを特徴とする請求項１又は２に記載の半導体装置。
4. 前記周期信号の一周期に相当する期間は、前記キャパシタを充電又は放電する充放電期間を含み、
   前記ステータス信号が前記第２の状態を示している場合における前記充放電期間は、前記ステータス信号が前記第１の状態を示している場合における前記充放電期間よりも長いことを特徴とする請求項３に記載の半導体装置。
5. 前記周期信号の一周期に相当する期間は、前記キャパシタをプリチャージするプリチャージ期間をさらに含み、
   前記ステータス信号が前記第１の状態を示している場合における前記プリチャージ期間は、前記ステータス信号が前記第２の状態を示している場合における前記プリチャージ期間と等しいことを特徴とする請求項４に記載の半導体装置。
6. 前記比較回路は、前記外部端子の電位と前記リファレンス電位の電位差を検出するアンプをさらに含み、
   前記キャパシタは、前記アンプの出力ノードに接続されていることを特徴とする請求項３乃至５のいずれか一項に記載の半導体装置。
7. 前記キャパシタは第１及び第２のキャパシタを含み、
   前記アンプは、相補の信号を出力する第１及び第２の出力ノードを有し、
   前記第１のキャパシタは、前記第１の出力ノードに接続され、
   前記第２のキャパシタは、前記第２の出力ノードに接続されていることを特徴とする請求項６に記載の半導体装置。
8. 前記アンプは、前記ステータス信号が前記第１の状態を示している場合に第１の電流供給能力で前記第１及び第２の出力ノードをドライブし、前記ステータス信号が前記第２の状態を示している場合に前記第１の電流供給能力よりも低い第２の電流供給能力で前記第１及び第２の出力ノードをドライブすることを特徴とする請求項７に記載の半導体装置。
9. 前記タイミング発生回路は、前記周期信号が活性化する度に、第１のクロック信号に同期した互いに位相の異なる複数の第２のクロック信号を生成するクロック発生部と、前記複数の第２のクロック信号に基づいて前記周期信号を生成する周期信号発生部とを含み、
   前記周期信号発生部は、前記ステータス信号が前記第１の状態を示している場合には前記複数の第２のクロック信号のうち第１の数のクロック信号に基づいて前記周期信号を生成し、前記ステータス信号が前記第２の状態を示している場合には前記複数の第２のクロック信号のうち前記第１の数よりも多い第２の数のクロック信号に基づいて前記周期信号を生成することを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
10. 前記クロック発生部は、複数のレジスタが縦続接続されてなるシフトレジスタを含み、
    前記複数の第２のクロック信号は、それぞれ対応する前記複数のレジスタから出力され、
    前記複数のレジスタのうち初段のレジスタに前記周期信号が入力されることを特徴とする請求項９に記載の半導体装置。
11. 前記第１のクロック信号を生成するオシレータをさらに備えることを特徴とする請求項９又は１０に記載の半導体装置。
12. 基板と、前記基板上に設けられる半導体装置及び抵抗素子を備えた半導体システムであって、
    前記半導体装置は、
    前記抵抗素子に接続される外部端子と、
    前記外部端子に接続され、コード信号の値に応じたインピーダンスを持つように構成される出力ユニットと、
    前記外部端子の電位及びリファレンス電位を比較することによって判定信号を生成する比較回路と、
    前記判定信号のレベルに応じ、周期信号に同期して前記コード信号の値を更新するカウンタ回路と、
    ステータス信号が第１の状態を示している場合には、前記周期信号を第１の周期で発生し、前記ステータス信号が第２の状態を示している場合には、前記周期信号を前記第１の周期よりも長い第２の周期で発生するタイミング発生回路と、を備える半導体システム。
13. 前記ステータス信号は、該半導体装置への電源投入時においては前記第１の状態となり、該半導体装置へのキャリブレーションコマンド入力時においては前記第２の状態となることを特徴とする請求項１２に記載の半導体システム。
14. 前記比較回路はキャパシタを含み、
    前記判定信号は、前記キャパシタの充電レベルに応じて生成され、
    前記キャパシタは、前記外部端子の電位と前記リファレンス電位の電位差に基づき、前記周期信号に同期して充電又は放電されることを特徴とする請求項１２又は１３に記載の半導体システム。

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