KR102547658B1 - 데이터 출력 버퍼 및 이를 포함하는 메모리 장치 - Google Patents

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Abstract

본 기술은 전원 전압 단자와 출력 단자 사이에 연결되고, 하이 레벨의 데이터를 출력하는 풀업 메인 드라이버; 및 상기 출력 단자와 접지 단자 사이에 연결되고, 로우 레벨의 데이터를 출력하는 풀다운 메인 드라이버를 포함하고, 상기 풀업 메인 드라이버는, 풀업 메인 데이터에 응답하여 동작하고 제1 타입으로 구현된 메인 풀업 트랜지스터; 및 풀업 트림 코드들에 응답하여 동작하고 제2 타입으로 구현된 다수의 제1 트림 트랜지스터들을 포함하는 데이터 출력 버퍼 및 이를 포함하는 메모리 장치를 포함한다.

Description

데이터 출력 버퍼 및 이를 포함하는 메모리 장치{Data output buffer and memory device having the same}
본 발명은 데이터 출력 버퍼 및 이를 포함하는 메모리 장치에 관한 것으로, 보다 구체적으로는 풀업 및 풀다운 메인 드라이버들을 포함하는 데이터 출력 버퍼에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들 및 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
메모리 장치는 채널(channel)을 통해 메모리 컨트롤러와 통신할 수 있다. 예를 들면, 메모리 장치에 포함된 주변 회로들 중 데이터 출력 버퍼는 메모리 장치에서 리드된 데이터를 채널을 통해 출력할 수 있다.
본 발명의 실시예는 캐패시턴스(capacitance)를 감소할 수 있는 데이터 출력 버퍼 및 이를 포함하는 메모리 장치를 제공한다.
본 발명의 실시예에 따른 데이터 출력 버퍼는, 전원 전압 단자와 출력 단자 사이에 연결되고, 하이 레벨의 데이터를 출력하는 풀업 메인 드라이버; 및 상기 출력 단자와 접지 단자 사이에 연결되고, 로우 레벨의 데이터를 출력하는 풀다운 메인 드라이버를 포함하고, 상기 풀업 메인 드라이버는, 풀업 메인 데이터에 응답하여 동작하고 제1 타입으로 구현된 메인 풀업 트랜지스터; 및 풀업 트림 코드들에 응답하여 동작하고 제2 타입으로 구현된 다수의 제1 트림 트랜지스터들을 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 데이터가 저장되는 메모리 셀 어레이; 상기 메모리 셀 어레이의 프로그램 동작, 리드 동작, 소거 동작 또는 출력 동작을 수행하는 주변 회로; 및 메모리 컨트롤러로부터 수신된 커맨드에 응답하여 상기 주변 회로를 제어하는 제어 로직을 포함하고, 상기 주변 회로는, 제1 타입의 메인 풀업 트랜지스터 및 제2 타입의 복수의 제1 트림 트랜지스터들로 구성되며, 상기 출력 동작 시 상기 제어 로직의 제어에 따라 하이 레벨의 데이터를 상기 메모리 컨트롤러로 출력하는 풀업 메인 드라이버; 및 상기 제2 타입의 트랜지스터들로 구성되며, 상기 출력 동작 시 상기 제어 로직의 제어에 따라 로우 레벨의 데이터를 상기 메모리 컨트롤러로 출력하는 풀다운 메인 드라이버를 포함하고, 상기 메인 풀업 트랜지스터는 풀업 메인 데이터에 응답하여 동작하고, 상기 제1 트림 트랜지스터들은 풀업 트림 코드들에 응답하여 동작한다.
본 발명의 실시예에 따른 데이터 출력 버퍼는, 데이터를 풀업하도록 구성된 풀업 드라이버; 및 상기 데이터를 풀다운하도록 구성된 풀다운 드라이버를 포함하고, 상기 풀업 드라이버는, 상기 데이터를 풀업하도록 구성된 PMOS 트랜지스터; 및 풀업 트림 코드들 각각에 응답하여 상기 데이터의 풀업을 엠퍼시스(emphasis) 또는 디-엠퍼시스(de-emphasis)하도록 구성된 하나 이상의 NMOS 트랜지스터들을 포함하고, 상기 풀다운 드라이버는, 상기 데이터를 풀다운하도록 구성된 메인 트랜지스터; 및 풀다운 트림 코드들 각각에 응답하여 상기 데이터의 풀다운을 엠퍼시스(emphasis) 또는 디-엠퍼시스(de-emphasis)하도록 구성된 하나 이상의 트림 트랜지스터들을 포함한다.
본 기술에 따르면, 데이터 출력 버퍼의 캐패시터 및 사이즈를 감소시킬 수 있다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 도 2의 제어 로직을 구체적으로 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 데이터 출력 버퍼를 설명하기 위한 도면이다.
도 5는 도 4의 풀업 프리 드라이버(Pull-Up Pre Driver)를 설명하기 위한 도면이다.
도 6은 도 5의 풀업 트림 회로(Pull-Up Trim Circuit)의 실시예를 설명하기 위한 도면이다.
도 7은 도 4의 풀다운 프리 드라이버(Pull-Down Pre Driver)를 설명하기 위한 도면이다.
도 8은 도 7의 풀다운 트림 회로(Pull-Down Trim Circuit)의 실시예를 설명하기 위한 도면이다.
도 9는 도 4의 풀업 메인 드라이버(Pull-Up Main Driver)를 설명하기 위한 도면이다.
도 10은 도 4의 풀업 메인 드라이버(Pull-Up Main Driver)의 다른 실시예를 설명하기 위한 도면이다.
도 11은 도 4의 풀다운 메인 드라이버(Pull-Down Main Driver)를 설명하기 위한 도면이다.
도 12는 도 4의 풀다운 메인 드라이버(Pull-Down Main Driver)의 다른 실시예를 설명하기 위한 도면이다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 전자 시스템(electronic system; 10000)은 데이터가 저장되는 메모리 시스템(Memory System; 1000)과 이를 제어하는 호스트(Host; 2000)를 포함할 수 있다.
메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 일시 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (Non-Volatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (Multi Media Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 리드 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드 및 어드레스를 입력받고, 리드된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 이를 위해, 메모리 장치(1100)는 데이터를 입출력하기 위한 입출력 회로를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)는 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(1300)에 저장할 수 있다.
버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리 또는 캐시 메모리로 사용될 수 있으며, 상술한 정보 외에도 메모리 시스템(1000) 내에서 사용되는 시스템 데이터를 저장할 수 있다. 실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate 4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있고, 도 2에는 비휘발성 메모리 장치가 실시예로써 도시되어 있으나, 본 실시예는 비휘발성 메모리 장치로 제한되지는 않는다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 리드하기 위한 리드 동작(read operation), 저장된 데이터를 소거하기 위한 소거 동작(erase operation) 또는 리드된 데이터를 출력하기 위한 출력 동작(output operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 2의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조의 메모리 블록들이 주로 사용되고 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 제어 로직(300)에서 출력되는 동작 코드(V_CODE)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 입출력 패드(input/output pad; DQ)를 통해 메모리 컨트롤러(도 2의 1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신받을 수 있고, 리드된 데이터를 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다. 또한, 데이터가 출력되지 않을 때 제1 및 제2 차단 신호들(V_BL1, V_BL2)이 활성화될 수 있으며, 입출력 회로(250)는 제1 및 제2 차단 신호들(V_BL1, V_BL2)에 따라 누설되는 전류 또는 전압을 차단할 수 있다. 제1 및 제2 차단 신호들(V_BL1, V_BL2)은 제어 로직(300)에서 출력될 수 있으나, 입출력 회로(250)의 구성에 따라 사용되지 않을 수로 있다. 예를 들면, 입출력 회로(250)가 저전압 트랜지스터들로 구성되는 경우, 제1 및 제2 차단 신호들(V_BL1, V_BL2)이 사용될 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 코드(V_CODE), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다. 또한, 제어 로직(300)은 수신되는 커맨드에 응답하여 제1 및 제2 차단 신호들(V_BL1, V_BL2)을 출력할 수 있다. 예를 들면, 제어 로직(300)은 데이터 출력 커맨드가 수신되면 제1 및 제2 차단 신호들(V_BL1, V_BL2)을 활성화시킬 수 있고, 데이터 출력 없이 메모리 장치(1100)의 내부 동작에 관련된 커맨드가 수신되면 제1 및 제2 차단 신호들(V_BL1, V_BL2)을 비활성화시킬 수 있다.
도 3은 도 2의 제어 로직을 구체적으로 설명하기 위한 도면이다.
도 3을 참조하면, 제어 로직(300)은 동작 컨트롤러(OP Controller; 310) 및 커맨드 판단부(CMD Detector; 320)를 포함할 수 있다.
커맨드 판단부(320)는 메모리 컨트롤러(도 1의 1200)로부터 수신되는 커맨드(CMD)의 종류를 판단하고, 판단 결과에 대한 정보를 커맨드(CMD)와 함께 동작 컨트롤러(310)로 전송할 수 있다. 예를 들면, 메모리 컨트롤러(1200)로부터 수신되는 커맨드(CMD)는 메모리 장치(도 1의 1100)의 내부 동작에 대한 커맨드(이하, 내부 동작 커맨드)를 포함할 수 있으며, 내부 동작으로 인한 결과 데이터를 출력하는 커맨드(이하, 출력 커맨드)를 포함할 수 있다. 예를 들면, 내부 동작 커맨드는 프로그램 커맨드, 리드 커맨드 및 소거 커맨드를 포함할 수 있으며, 출력 커맨드는 리드 커맨드에 의해 수행된 리드 동작의 결과 데이터를 출력하기 위한 커맨드일 수 있다.
동작 컨트롤러(310)는 커맨드 판단부(320)로부터 수신된 커맨드가 내부 동작 커맨드로 판단되면, 수신된 커맨드를 실행하기 위한 동작 신호들(V_CODE, PBSIGNALS, VRY_BIT<#>)을 출력할 수 있다. 내부 동작이 수행되는 동안, 동작 컨트롤러(310)는 제1 및 제2 차단 신호들(V_BL1, V_BL2)을 비활성화시킬 수 있다. 만약, 커맨드 판단부(320)로부터 수신된 커맨드가 출력 커맨드로 판단되면, 동작 컨트롤러(310)는 동작 신호들(V_CODE, PBSIGNALS, VRY_BIT<#>) 중 출력 동작에 필요한 신호들을 출력하되, 데이터가 출력되는 동안 제1 및 제2 차단 신호들(V_BL1, V_BL2)을 계속 활성화시킬 수 있다.
커맨드 판단부(320)는 입출력 회로(250)를 구성하는 트랜지스터들에 따라 생략될 수도 있다. 예를 들면, 입출력 회로(250)가 저전압(low voltage) 트랜지스터들로 구성된 경우에는 커맨드 판단부(320)가 제어 로직(300)에 포함될 수 있으나, 입출력 회로(250)가 노말(normal) 트랜지스터들로 구성된 경우에는 커맨드 판단부(320)는 생략될 수 있다. 여기서 저전압 트랜지스터들은 노말 트랜지스터들보다 낮은 전압에 의해 턴온되는 트랜지스터들 일 수 있다.
제어 로직(300)에 커맨드 판단부(320)가 포함되지 않는 경우, 호스트로부터 수신된 커맨드(CMD)는 동작 컨트롤러(310)에 바로 입력될 수 있고, 동작 컨트롤러(310)는 입력된 커맨드(CMD)에 따라 동작 신호들(V_CODE, PBSIGNALS, VRY_BIT<#>)을 출력할 수 있다. 이 경우, 커맨드 판단부(320)는 제1 및 제2 차단 신호들(V_BL1, V_BL2)을 출력하지 않는다.
도 4는 본 발명의 실시예에 따른 데이터 출력 버퍼를 설명하기 위한 도면이다.
도 4를 참조하면, 도 2에 도시된 입출력 회로(250)는 데이터를 출력하기 위한 데이터 출력 버퍼(500)를 포함할 수 있다.
데이터 출력 버퍼(500)는 컬럼 라인들(도 2의 CL)을 통해 수신되는 데이터(DATA)를 증폭하고, 증폭된 데이터(DATA)를 입출력 패드(DQ)를 통하여 출력할 수 있다. 이를 위해, 데이터 출력 버퍼(500)는 풀업 프리 드라이버(Pull-Up Pre Driver; 510), 풀다운 프리 드라이버(Pull-Down Pre Driver; 520), 풀업 메인 드라이버(Pull-Up Main Driver; 530) 및 풀다운 메인 드라이버(Pull-Down Main Driver; 540)를 포함할 수 있다.
풀업 프리 드라이버(510)는 수신된 데이터(DATA)에 따라 풀업 메인 데이터(PU_MD) 및 풀업 트림 코드(PUTR<k:1>)를 출력할 수 있다. 풀업 메인 데이터(PU_MD)는 수신된 데이터(DATA)의 반전 데이터로써 출력될 수 있으며, 수신된 데이터(DATA)의 스윙 폭(swing width)을 그대로 반영하여 출력될 수 있다. 예를 들면, 풀업 프리 드라이버(510)는 수신된 데이터(DATA)가 하이(high)이면 로우(low)의 풀업 메인 데이터(PU_MD)를 출력할 수 있고, 수신된 데이터(DATA)가 로우(low)이면 하이(high)의 풀업 메인 데이터(PU_MD)를 출력할 수 있다.
풀업 트림 코드(PUTR<k:1>)는 수신된 데이터(DATA)에 따라 풀업 메인 데이터(PU_MD)를 보정하기 위한 코드들을 포함할 수 있다. 예를 들면, 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 작으면 스윙 폭을 증가시키기 위한 코드를 출력할 수 있고, 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 크면 스윙 폭을 감소시키기 위한 코드를 출력할 수 있다. 풀업 트림 코드(PUTR<k:1>)는 트림(trim)된 코드들의 반전 코드들로써 출력될 수 있다. 풀업 트림 코드(PUTR<k:1>)는 수신된 데이터(DATA) 에 따라 ‘0’ 및 ‘1’ 비트들의 조합으로 이루어지거나 ‘0’ 비트들로만 이루어지거나, ‘1’ 비트들로만 이루어질 수도 있다. 풀업 트림 코드(PUTR<k:1>)에 포함되는 비트의 수가 많을수록 보정 해상도가 높아지므로 풀업 메인 데이터(PU_MD)를 더욱 정교하게 보정할 수 있다. 다만, 풀업 트림 코드(PUTR<k:1>)의 비트의 수가 많아질수록 풀업 트림 코드(PUTR<k:1>)에 따라 턴온 또는 턴오프되는 트랜지스터들의 개수도 많아져야 하므로 데이터 출력 버퍼(500)의 사이즈를 고려하여 풀업 트림 코드(PUTR<k:1>)의 비트의 수가 설정될 수 있다.
풀다운 프리 드라이버(520)는 수신된 데이터(DATA)에 따라 풀다운 메인 데이터(PD_MD) 및 풀다운 트림 코드(PDTR<k:1>)를 출력할 수 있다. 풀다운 메인 데이터(PD_MD)는 수신된 데이터(DATA)의 반전 데이터로써 출력될 수 있으며, 수신된 데이터(DATA)의 스윙 폭(swing width)을 그대로 반영하여 출력될 수 있다. 예를 들면, 풀다운 프리 드라이버(520)는 수신된 데이터(DATA)가 로우(low)이면 하이(high)의 풀다운 메인 데이터(PD_MD)를 출력할 수 있고, 수신된 데이터(DATA)가 하이(high)이면 로우(low)의 풀다운 메인 데이터(PD_MD)를 출력할 수 있다.
풀다운 트림 코드(PDTR<k:1>)는 수신된 데이터(DATA)에 따라 풀다운 메인 데이터(PD_MD)를 보정하기 위한 코드를 포함할 수 있다. 예를 들면, 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 작으면 스윙 폭을 증가시키기 위한 코드를 출력할 수 있고, 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 크면 스윙 폭을 감소시키기 위한 코드를 출력할 수 있다. 풀다운 트림 코드(PDTR<k:1>)는 수신된 데이터(DATA)에 따라 ‘0’ 및 ‘1’ 비트들의 조합으로 이루어지거나 ‘0’ 비트들로만 이루어지거나, ‘1’ 비트들로만 이루어질 수 있다.
풀업 메인 드라이버(530)는 풀업 메인 데이터(PU_MD) 및 풀업 트림 코드(PUTR<k:1>)에 응답하여 하이(high) 데이터를 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀업 메인 드라이버(530)는 로우(low)의 풀업 메인 데이터(PU_MD)가 수신되면 하이(high) 데이터를 입출력 패드(DQ)로 출력할 수 있다. 풀업 메인 드라이버(530)는 하이(high)의 풀업 메인 데이터(PU_MD)가 수신되면 데이터를 출력하지 않는다. 풀업 메인 드라이버(530)가 데이터를 출력하지 않을 때에는, 풀업 메인 드라이버(530)의 출력 노드는 플로팅(floating) 될 수 있다.
풀다운 메인 드라이버(540)는 풀다운 메인 데이터(PD_MD) 및 풀다운 트림 코드(PDTR<k:1>)에 응답하여 로우(low) 데이터를 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀다운 메인 드라이버(540)는 하이(high)의 풀다운 메인 데이터(PD_MD)가 수신되면 로우(low) 데이터를 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀다운 메인 드라이버(540)는 로우(low)의 풀다운 메인 데이터(PD_MD)가 수신되면 데이터를 출력하지 않는다. 풀다운 메인 드라이버(540)가 데이터를 출력하지 않을 때에는, 풀다운 메인 드라이버(540)의 출력 노드는 플로팅(floating) 될 수 있다.
도 5는 도 4의 풀업 프리 드라이버(Pull-Up Pre Driver)를 설명하기 위한 도면이다.
도 5를 참조하면, 풀업 프리 드라이버(510)는 풀업 메인 회로(PU Main Circuit; 511) 및 풀업 트림 회로(PU Trim Circuit; 512)를 포함할 수 있다.
풀업 메인 회로(511)는 수신된 데이터(DATA)를 반전하여 풀업 메인 데이터(PU_MD)를 출력할 수 있다. 여기서 ‘값’은 하이(high) 또는 로우(low)를 의미한다. 예를 들면, 풀업 메인 회로(511)는 하이(high)의 데이터(DATA)가 수신되면 로우(low)의 풀업 메인 데이터(PU_MD)를 출력할 수 있고, 로우(low)의 데이터(DATA)가 수신되면 하이(high)의 풀업 메인 데이터(PU_MD)를 출력할 수 있다. 또한, 풀업 메인 회로(511)는 수신된 데이터(DATA)의 스윙 폭(swing width)을 그대로 반영하여 풀업 메인 데이터(PU_MD)를 출력할 수 있다.
풀업 트림 회로(512)는 수신된 데이터(DATA)에 따라 풀업 메인 데이터(PU_MD)를 보정하기 위한 풀업 트림 코드(PUTR<k:1>)를 출력할 수 있다. 예를 들면, 풀업 트림 회로(512)는 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 작으면 스윙 폭을 증가시키기 위한 풀업 트림 코드(PUTR<k:1>)를 출력할 수 있고, 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 크면 스윙 폭을 감소시키기 위한 풀업 트림 코드(PUTR<k:1>)를 출력할 수 있다. 또한, 풀업 트림 회로(512)는 수신된 데이터(DATA)의 스윙 폭(width)과 기준 폭 간의 차이에 따라 풀업 트림 코드(PUTR<k:1>)에 포함되는 ‘0’ 및 ‘1’ 비트들의 개수를 조절할 수도 있다. 예를 들면, 풀업 트림 회로(512)는 수신된 데이터(DATA) 에 따라 ‘0’ 및 ‘1’ 비트들을 조합하여 풀업 트림 코드(PUTR<k:1>)를 출력할 수 있다.
도 6은 도 5의 풀업 트림 회로(Pull-Up Trim Circuit)의 실시예를 설명하기 위한 도면이다.
도 6을 참조하면, 풀업 트림 회로(512)는 트림 회로(Trim Circuit; 512a) 및 풀업 반전 회로(PU Reverse Circuit; 512b)를 포함할 수 있다.
트림 회로(512a)는 데이터(DATA)를 수신받고, 수신된 데이터(DATA)를 보정하기 위한 서브 코드들(SCM<k:1>)을 출력할 수 있다. 서브 코드들(SCM<k:1>)은 다수의 비트들로 이루어질 수 있다.
풀업 반전 회로(512b)는 서브 코드들(SCM<k:1>)을 반전시켜 풀업 트림 코드(PUTR<K:1>)로써 출력할 수 있다. 예를 들면, 서브 코드들(SCM<K:1>)이 ‘001011..’로 출력되면, 풀업 트림 코드(PUTR<K:1>)는 ‘110100..’으로 반전되어 출력될 수 있다. 이는, 풀업 메인 드라이버(도 4의 530)에 포함된 트랜지스터들 중 풀업 트림 코드(PUTR<K:1>)에 응답하여 동작하는 트랜지스터들이 PMOS 트랜지스터가 아닌 NMOS 트랜지스터들로 구현되기 때문이다. 즉, 풀업 트림 코드(PUTR<K:1>)에 응답하여 동작하는 트랜지스터들이 PMOS 트랜지스터로 구현된다면 서브 코드들(SCM<k:1>)이 그대로 풀업 메인 드라이버(530)로 전송되지만, 본 실시예에서는 풀업 트림 코드(PUTR<K:1>)에 응답하여 동작하는 트랜지스터들이 NMOS 트랜지스터들로 구현되기 때문에 서브 코드들(SCM<k:1>)이 반전된 풀업 트림 코드(PUTR<K:1>)가 풀업 메인 드라이버(530)로 전송될 수 있다. 풀업 메인 데이터(PU_MD)가 하이(high)로 출력되는 경우에는, 풀업 메인 드라이버(530)에서 데이터가 출력되면 안되므로, 트림 회로(512a)는 ‘1’로만 이루어진 서브 코드들(SCM<k:1>)을 출력할 수 있고, 풀업 반전 회로(512b)에 의해 ‘0’으로만 이루어진 풀업 트림 코드(PUTR<K:1>)가 출력될 수 있다.
도 7은 도 4의 풀다운 프리 드라이버(Pull-Down Pre Driver)를 설명하기 위한 도면이다.
도 7을 참조하면, 풀다운 프리 드라이버(520)는 풀다운 메인 회로(PD Main Circuit; 521) 및 풀다운 트림 회로(PD Trim Circuit; 522)를 포함할 수 있다.
풀다운 메인 회로(521)는 수신된 데이터(DATA)를 반전하여 풀다운 메인 데이터(PD_MD)를 출력할 수 있다. 예를 들면, 풀다운 메인 회로(521)는 하이(high)의 데이터(DATA)가 수신되면 로우(low)의 풀다운 메인 데이터(PD_MD)를 출력할 수 있고, 로우(low)의 데이터(DATA)가 수신되면 하이(high)의 풀다운 메인 데이터(PD_MD)를 출력할 수 있다. 풀다운 메인 회로(521)는 수신된 데이터(DATA)의 스윙 폭(swing width)을 그대로 반영하여 풀다운 메인 데이터(PD_MD)를 출력할 수 있다.
풀다운 트림 회로(522)는 수신된 데이터(DATA)에 따라 풀다운 메인 데이터(PD_MD)를 보정하기 위한 풀다운 트림 코드(PDTR<k:1>)를 출력할 수 있다. 예를 들면, 풀다운 트림 회로(522)는 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 작으면 스윙 폭을 증가시키기 위한 풀다운 트림 코드(PDTR<k:1>)를 출력할 수 있고, 수신된 데이터(DATA)의 스윙 폭(width)이 기준 폭보다 크면 스윙 폭을 감소시키기 위한 풀다운 트림 코드(PDTR<k:1>)를 출력할 수 있다. 또한, 풀다운 트림 회로(522)는 수신된 데이터(DATA)의 스윙 폭(width)과 기준 폭 간의 차이에 따라 풀다운 트림 코드(PDTR<k:1>)에 포함되는 ‘0’ 및 ‘1’ 비트들의 개수를 조절할 수도 있다. 예를 들면, 풀다운 트림 회로(522)는 수신된 데이터(DATA) 에 따라 ‘0’ 및 ‘1’ 비트들을 조합하여 풀다운 트림 코드(PDTR<k:1>)를 출력할 수 있다.
도 8은 도 7의 풀다운 트림 회로(Pull-Down Trim Circuit)의 실시예를 설명하기 위한 도면이다.
도 8을 참조하면, 풀다운 트림 회로(522)는 데이터(DATA)를 수신받고, 수신된 데이터(DATA)를 보정하기 위한 풀다운 트림 코드(PDTR<k:1>)를 출력할 수 있다. 풀다운 트림 코드(PDTR<k:1>)는 다수의 비트들로 이루어질 수 있다. 예를 들면, 풀다운 트림 코드(PDTR<k:1>)가 ‘010011..’로 출력되면, 출력된 ‘010011..’ 코드는 풀다운 메인 드라이버(도 4의 540)로 전송될 수 있다.
즉, 풀다운 트림 회로(522)는 트림 회로(도 6의 512a)와 동일한 기능을 수행할 수 있다. 다만, 풀다운 트림 회로(522)는 데이터를 생성하는 최소 전압 레벨을 보정하기 위한 회로일 수 있고, 트림 회로(512a)는 데이터를 생성하는 최대 전압 레벨을 보정하기 위한 회로일 수 있다.
도 9는 도 4의 풀업 메인 드라이버(Pull-Up Main Driver)를 설명하기 위한 도면이다.
도 9를 참조하면, 풀업 메인 드라이버(530)는 풀업 트랜지스터들(pull-up transistors; 531)을 포함할 수 있다. 풀업 트랜지스터들(531)은 전원 전압(VCC) 단자와 입출력 패드(DQ) 사이에 연결될 수 있다.
풀업 트랜지스터들(531)은 메인 풀업 데이터 출력 회로(MPUDO) 및 풀업 트림 출력 회로(PUTRO)를 포함할 수 있다.
메인 풀업 데이터 출력 회로(MPUDO)는 풀업 메인 데이터(PU_MD)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 메인 풀업 트랜지스터(MPUTR)를 포함할 수 있다. 메인 풀업 트랜지스터(MPUTR)는 제1 타입의 트랜지스터로 구현될 수 있다. 여기서 제1 타입의 트랜지스터는 PMOS 트랜지스터일 수 있다. 따라서, 로우(low)의 풀업 메인 데이터(PU_MD)가 수신되면 메인 풀업 트랜지스터(MPUTR)가 턴온되므로, 전원 전압(VCC) 단자와 입출력 패드(DQ)가 연결되어 하이(high)의 데이터(H_DATA)가 출력될 수 있다. 하이(high)의 풀업 메인 데이터(PU_MD)가 수신되면 메인 풀업 트랜지스터(MPUTR)가 턴오프되므로, 풀업 메인 드라이버(530)의 출력 노드는 플로팅될 수 있다. 이를 위해서는 풀업 트림 출력 회로(PUTRO)에 포함된 모든 트랜지스터들도 턴오프되어야 한다.
풀업 트림 출력 회로(PUTRO)는 제2 타입의 트랜지스터들로 구현될 수 있다. 여기서 제2 타입의 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 예를 들면, 풀업 트림 출력 회로(PUTRO)는 제1 내지 제k 트림 트랜지스터들(N1~Nk)을 포함할 수 있다. 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 전원 전압(VCC) 단자와 입출력 단자(DQ) 사이에서 서로 병렬로 연결될 수 있다. 즉, 메인 풀업 트랜지스터(MPUTR)와 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 전원 전압(VCC) 단자와 입출력 단자(DQ) 사이에서 서로 병렬로 연결될 수 있다. 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 모두 NMOS 트랜지스터들로 구현될 수 있다. NMOS 트랜지스터는 PMOS 트랜지스터보다 더 낮은 턴온 전압에 응답하여 턴온될 수 있다. 즉, NMOS 트랜지스터는 동일한 턴온 전압 대비 PMOS 트랜지스터보다 더 많은 량의 전류를 흐르게 할 수 있다. 따라서, 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 모두 NMOS 트랜지스터들로 구현되면, 풀업 트림 출력 회로(PUTRO)의 전체 사이즈가 감소될 수 있다. 또한, 낮은 전압으로 제1 내지 제k 트림 트랜지스터들(N1~Nk)을 동작시킬 수 있으므로 풀업 트림 출력 회로(PUTRO)의 내부에서 발생할 수 있는 캐패시턴스를 감소시킬 수 있다.
제1 내지 제k 트림 트랜지스터들(N1~Nk)은 풀업 트림 코드(PUTR<k:1>)에 포함된 각각의 비트에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 예를 들면, 제1 풀업 트림 코드 (PUTR<1>)가 ‘1’이면 제1 트림 트랜지스터(N1)는 턴온(turn on)될 수 있고, 제1 풀업 트림 코드(PUTR<1>)가 ‘0’이면 제1 트림 트랜지스터(N1)는 턴오프(turn off)될 수 있다. 턴온되는 NMOS 트랜지스터들의 개수가 많아질수록 엠퍼시스 기능이 수행될 수 있고, 턴오프되는 NMOS 트랜지스터들의 개수가 감소할수록 디-엠퍼시스 기능이 수행될 수 있다.
제1 내지 제k 트림 트랜지스터들(N1~Nk)은 모두 동일한 사이즈를 가지거나 서로 다른 사이즈를 가질 수도 있다. 예를 들어, 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 모두 동일한 사이즈를 가지는 경우, 풀업 트림 코드(PUTR<k:1>)에 포함된 ‘1’ 비트의 개수가 많아질수록 턴온(turn on)되는 NMOS 트랜지스터들의 개수가 증가하므로 전류량이 증가할 수 있다. 이와 반대로, 풀업 트림 코드(PUTR<k:1>)에 포함된 ‘0’ 비트의 개수가 많아질수록 턴온(turn on)되는 NMOS 트랜지스터들의 개수가 감소하므로 전류량이 감소할 수 있다. 다른 실시예로써, 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 서로 다른 사이즈를 가지는 경우, 큰 사이즈의 트랜지스터가 턴온되면 전류량이 증가할 수 있고, 작은 사이즈의 트랜지스터가 턴온되면 전류량이 감소할 수 있다. 이를 위해서, 제1 내지 제k 트림 트랜지스터들(N1~Nk)의 사이즈를 고려하여 풀업 트림 코드(PUTR<k:1>)가 출력되도록 풀업 트림 회로(도 5의 512)가 설계될 수 있다.
상술한 바와 같이 메인 풀업 트랜지스터(MPUTR)를 PMOS 트랜지스터로 구현하고 풀업 트림 출력 회로(PUTRO)를 NMOS 트랜지스터로 구현하면, PMOS 트랜지스터에 의해 풀 스윙(full swing)이 가능한 출력 신호를 출력할 수 있으며, NMOS 트랜지스터들에 의해 풀업 메인 드라이버(530)의 사이즈를 감소시킬 수 있고, 캐패시턴스를 감소시킬 수 있다. 예를 들면, 풀업 메인 드라이버(530)를 모두 NMSO 트랜지스터들로만 구현하면, PMOS 트랜지스터보다 상대적으로 스윙 범위가 작은 출력 신호가 출력될 수 있다. 따라서, 본 실시예에서는 풀업 메인 데이터(PU_MD)에 응답하여 동작하는 메인 풀업 트랜지스터(MPUTR)를 PMOS 트랜지스터로 구현하고, 출력 신호를 보정하기 위한 제1 내지 제k 트림 트랜지스터들(N1~Nk)을 NMOS 트랜지스터들로 구현한다.
도 10은 도 4의 풀업 메인 드라이버(Pull-Up Main Driver)의 다른 실시예를 설명하기 위한 도면이다.
도 10을 참조하면, 풀업 메인 드라이버(530)의 사이즈와 캐패시턴스를 더 감소시키기 위하여, 도 9의 메인 풀업 트랜지스터(MPUTR)와 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 모두 저전압 트랜지스터들로 구현될 수 있다. 예를 들면,
풀업 메인 드라이버(530’)에 포함된 메인 풀업 트랜지스터(MPUTR)는 저전압 메인 풀업 트랜지스터(L_MPUTR)로 구현될 수 있고, 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 모두 저전압 제1 내지 제k 트림 트랜지스터들(L_N1~L_Nk)로 구현될 수 있다. 저전압 트랜지스터는 노말 트랜지스터보다 사이즈가 작고 낮은 전압에 응답하여 동작할 수 있으나, 턴오프 시 누설 전류가 발생할 수 있으므로, 이를 차단하기 위한 제1 차단 트랜지스터(TR_BL1)를 더 포함할 수 있다.
제1 차단 트랜지스터(TR_BL1)는 전원 전압(VCC) 단자와 풀업 트랜지스터들(531) 사이에 연결될 수 있으며, 저전압 트랜지스터가 아닌 노말 트랜지스터로 구현될 수 있다. 예를 들면, 제1 차단 트랜지스터(TR_BL1)는 노말 PMOS 트랜지스터로 구현될 수 있다. 제1 차단 트랜지스터(TR_BL1)는 제어 로직(도 2의 300)에서 출력되는 제1 차단 신호(V_BL1)에 응답하여 턴온 또는 턴오프될 수 있다. 제어 로직(300)은 출력 동작이 수행되지 않을 때에는 제1 차단 신호(V_BL1)를 비활성화(하이 레벨)시키고 출력 동작이 수행될 때에는 제1 차단 신호(V_BL1)를 활성화(로우 레벨)시키므로, 출력 동작이 수행되지 않는 동안 제1 차단 트랜지스터(TR_BL1)는 계속 턴오프되고 출력 동작이 수행되는 동안에는 제1 차단 트랜지스터(TR_BL1)는 계속 턴온된다.
도 11은 도 4의 풀다운 메인 드라이버(Pull-Down Main Driver)를 설명하기 위한 도면이다.
도 11을 참조하면, 풀다운 메인 드라이버(540)는 풀다운 트랜지스터들(pull-down transistors; 541)을 포함할 수 있다. 풀다운 트랜지스터들(541)은 입출력 패드(DQ)와 접지(VSS) 단자 사이에서 서로 직렬로 연결될 수 있다. 예를 들면, 풀다운 트랜지스터들(541)은 접지(VSS) 단자와 입출력 단자(DQ) 사이에 연결될 수 있다. 풀다운 트랜지스터들(541)은 접지(VSS) 단자에 직접 연결되어 엠퍼시스(emphasis) 또는 디-엠퍼시스(de-emphasis) 기능을 수행할 수 있다.
풀다운 트랜지스터들(541)은 메인 풀다운 데이터 출력 회로(MPDDO) 및 풀다운 트림 출력 회로(PDTRO)를 포함할 수 있다.
메인 풀다운 데이터 출력 회로(MPDDO)는 풀다운 메인 데이터(PD_MD)에 응답하여 턴온(turn on) 또는 턴오프(turn off)되는 메인 풀다운 트랜지스터(MPDTR)를 포함할 수 있다. 메인 풀다운 트랜지스터(MPDTR)는 제2 타입의 트랜지스터로 구현될 수 있다. 여기서 제2 타입의 트랜지스터는 NMOS 트랜지스터일 수 있다. 따라서, 하이(high)의 풀다운 메인 데이터(PD_MD)가 수신되면 메인 풀다운 트랜지스터(MPDTR)가 턴온되므로, 접지(VSS) 단자와 입출력 패드(DQ)가 연결되어 로우(low)의 데이터(L_DATA)가 출력될 수 있다. 로우(low)의 풀다운 메인 데이터(PD_MD)가 수신되면 메인 풀다운 트랜지스터(MPDTR)가 턴오프되므로, 풀다운 메인 드라이버(540)의 출력 노드는 플로팅될 수 있다. 이를 위해서는 풀다운 트림 출력 회로(PDTRO)에 포함된 모든 트랜지스터들도 턴오프되어야 한다.
풀다운 트림 출력 회로(PDTRO)는 제2 타입의 트랜지스터들로 구현될 수 있다. 여기서 제2 타입의 트랜지스터들은 NMOS 트랜지스터들일 수 있다. 예를 들면, 풀다운 트림 출력 회로(PDTRO)는 제1 내지 제k 트림 트랜지스터들(N1~Nk)을 포함할 수 있다. 풀다운 트림 출력 회로(PDTRO)에 포함된 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 풀업 트림 출력 회로(PUTRO)에 포함된 제1 내지 제k 트림 트랜지스터들(N1~Nk)과 물리적으로 서로 다른 트랜지스터들이므로, 도 11에서 설명되는 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 풀다운 트림 출력 회로(PDTRO)에 포함된 트랜지스터들이다.
제1 내지 제k 트림 트랜지스터들(N1~Nk)은 입출력 단자(DQ)와 전원 전압(VCC) 단자 사이에서 서로 병렬로 연결될 수 있다. 즉, 메인 풀다운 트랜지스터(MPDTR)와 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 입출력 단자(DQ)와 전원 전압(VCC) 단자 사이에서 서로 병렬로 연결될 수 있다. 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 모두 NMOS 트랜지스터들로 구현될 수 있다.
제1 내지 제k 트림 트랜지스터들(N1~Nk)은 풀다운 트림 코드(PDTR<k:1>)에 포함된 각각의 비트에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 예를 들면, 제1 풀다운 트림 코드 (PDTR<1>)가 ‘1’이면 제1 트림 트랜지스터(N1)는 턴온(turn on)될 수 있고, 제1 풀다운 트림 코드 (PDTR<1>)가 ‘0’이면 제1 트림 트랜지스터(N1)는 턴오프(turn off)될 수 있다. 턴온되는 NMOS 트랜지스터들의 개수가 많아질수록 엠퍼시스 기능이 수행될 수 있고, 턴오프되는 NMOS 트랜지스터들의 개수가 감소할수록 디-엠퍼시스 기능이 수행될 수 있다.
제1 내지 제k 트림 트랜지스터들(N1~Nk)은 모두 동일한 사이즈를 가지거나 서로 다른 사이즈를 가질 수도 있다. 예를 들어, 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 모두 동일한 사이즈를 가지는 경우, 풀다운 트림 코드(PDTR<k:1>)에 포함된 ‘1’ 비트의 개수가 많아질수록 턴온(turn on)되는 NMOS 트랜지스터들의 개수가 증가하므로 전류량이 증가할 수 있다. 이와 반대로, 풀다운 트림 코드(PDTR<k:1>)에 포함된 ‘0’ 비트의 개수가 많아질수록 턴온(turn on)되는 NMOS 트랜지스터들의 개수가 감소하므로 전류량이 감소할 수 있다. 다른 실시예로써, 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 서로 다른 사이즈를 가지는 경우, 큰 사이즈의 트랜지스터가 턴온되면 전류량이 증가할 수 있고, 작은 사이즈의 트랜지스터가 턴온되면 전류량이 감소할 수 있다. 이를 위해서, 제1 내지 제k 트림 트랜지스터들(N1~Nk)의 사이즈를 고려하여 풀다운 트림 코드(PDTR<k:1>)가 출력되도록 풀다운 트림 회로(도 7의 522)가 설계될 수 있다.
도 12는 도 4의 풀다운 메인 드라이버(Pull-Down Main Driver)의 다른 실시예를 설명하기 위한 도면이다.
도 12를 참조하면, 풀다운 메인 드라이버(540)의 사이즈와 캐패시턴스를 더 감소시키기 위하여, 도 11의 메인 풀다운 트랜지스터(MPDTR)와 제1 내지 제k 트림 트랜지스터들(N1~Nk)이 모두 저전압 트랜지스터들로 구현될 수 있다. 예를 들면,
풀다운 메인 드라이버(540’)에 포함된 메인 풀다운 트랜지스터(MPDTR)는 저전압 메인 풀다운 트랜지스터(L_MPDTR)로 구현될 수 있고, 제1 내지 제k 트림 트랜지스터들(N1~Nk)은 모두 저전압 제1 내지 제k 트림 트랜지스터들(L_N1~L_Nk)로 구현될 수 있다. 저전압 트랜지스터는 노말 트랜지스터보다 사이즈가 작고 낮은 전압에 응답하여 동작할 수 있으나, 턴오프 시 누설 전류가 발생할 수 있으므로, 이를 차단하기 위한 제2 차단 트랜지스터(TR_BL2)를 더 포함할 수 있다.
제2 차단 트랜지스터(TR_BL2)는 풀다운 트랜지스터들(541)과 접지(VSS) 단자 사이에 연결될 수 있으며, 저전압 트랜지스터가 아닌 노말 트랜지스터로 구현될 수 있다. 예를 들면, 제2 차단 트랜지스터(TR_BL2)는 노말 NMOS 트랜지스터로 구현될 수 있다. 제2 차단 트랜지스터(TR_BL2)는 제어 로직(도 2의 300)에서 출력되는 제2 차단 신호(V_BL2)에 응답하여 턴온 또는 턴오프될 수 있다. 제어 로직(300)은 출력 동작이 수행되지 않을 때에는 제2 차단 신호(V_BL2)를 비활성화(로우 레벨)시키고 출력 동작이 수행될 때에는 제2 차단 신호(V_BL2)를 활성화(하이 레벨)시키므로, 출력 동작이 수행되지 않는 동안 제2 차단 트랜지스터(TR_BL2)는 계속 턴오프되고 출력 동작이 수행되는 동안에는 제2 차단 트랜지스터(TR_BL2)는 계속 턴온된다.
도 13은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 13을 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2000)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트(2000)로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트(2000)의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 14는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
호스트(2000)는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트(2000)는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 15는 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트(2000)로 전송될 수 있다. 호스트(2000)의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 호스트(2000)의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 16은 도 2에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System)은 호스트(2000) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2000)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2000)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 버퍼 메모리
2000: 호스트 500: 데이터 출력 버퍼
510: 풀업 프리 드라이버 520: 풀다운 프리 드라이버
530: 풀업 메인 드라이버 540: 풀다운 메인 드라이버
511: 풀업 메인 회로 512: 풀업 트림 회로
521: 풀다운 메인 회로 522: 풀다운 트림 회로

Claims (29)

  1. 전원 전압 단자와 출력 단자 사이에 연결되고, 하이 레벨의 데이터를 출력하는 풀업 메인 드라이버; 및
    상기 출력 단자와 접지 단자 사이에 연결되고, 로우 레벨의 데이터를 출력하는 풀다운 메인 드라이버를 포함하고,
    상기 풀업 메인 드라이버는,
    풀업 메인 데이터에 응답하여 동작하고 제1 타입으로 구현된 메인 풀업 트랜지스터; 및
    풀업 트림 코드들에 응답하여 동작하고 제2 타입으로 구현된 다수의 제1 트림 트랜지스터들을 포함하는 데이터 출력 버퍼.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 타입의 트랜지스터는 PMOS 트랜지스터이고,
    상기 제2 타입의 트랜지스터들은 NMOS 트랜지스터들인 데이터 출력 버퍼.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메인 풀업 트랜지스터와 상기 제1 트림 트랜지스터들은 상기 전원 전압 단자와 상기 출력 단자 사이에서 서로 병렬로 연결된 데이터 출력 버퍼.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 메인 풀업 트랜지스터는 상기 풀업 메인 데이터에 응답하여 상기 하이 레벨의 데이터를 출력하고,
    상기 제1 트림 트랜지스터들은 상기 풀업 트림 코드들에 응답하여 상기 하이 레벨의 데이터를 보정하는 데이터 출력 버퍼.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 메인 풀업 트랜지스터가 턴오프되면 상기 제1 트림 트랜지스터들도 모두 턴오프되는 데이터 출력 버퍼.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 메인 풀업 트랜지스터는 저전압 PMOS 트랜지스터로 구현되고,
    상기 제1 트림 트랜지스터들은 저전압 NMOS 트랜지스터들로 구현되는 데이터 출력 버퍼.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 메인 풀업 트랜지스터와 상기 제1 트림 트랜지스터들이 상기 저전압 PMOS 또는 NMOS 트랜지스터들로 구현되는 경우,
    상기 풀업 메인 드라이버와 상기 전원 전압 단자 사이에 연결되고, 제1 차단 신호에 응답하여 전류 패스를 차단하는 제1 차단 트랜지스터가 더 포함되는 데이터 출력 버퍼.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 제1 차단 트랜지스터는 노말 PMOS 트랜지스터로 구현되는 데이터 출력 버퍼.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 풀다운 메인 드라이버는,
    상기 제2 타입으로 구현된 메인 풀다운 트랜지스터 및 다수의 제2 트림 트랜지스터들을 포함하는 데이터 출력 버퍼.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 메인 풀다운 트랜지스터와 상기 제2 트림 트랜지스터들은 상기 접지 단자와 상기 출력 단자 사이에서 서로 병렬로 연결된 데이터 출력 버퍼.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 메인 풀다운 트랜지스터는 풀다운 메인 데이터에 응답하여 상기 로우 레벨의 데이터를 출력하고,
    상기 제2 트림 트랜지스터들은 풀다운 트림 코드들에 응답하여 상기 로우 레벨의 데이터를 보정하는 데이터 출력 버퍼.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 메인 풀다운 트랜지스터가 턴오프되면 상기 제2 트림 트랜지스터들도 모두 턴오프되는 데이터 출력 버퍼.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제9항에 있어서,
    상기 메인 풀다운 트랜지스터 및 상기 제2 트림 트랜지스터들은 저전압 NMOS 트랜지스터들로 구현되는 데이터 출력 버퍼.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 메인 풀다운 트랜지스터와 상기 제2 트림 트랜지스터들이 상기 저전압 NMOS 트랜지스터들로 구현되는 경우,
    상기 풀다운 메인 드라이버와 상기 접지 단자 사이에 연결되고, 제2 차단 신호에 응답하여 전류 패스를 차단하는 제2 차단 트랜지스터가 더 포함되는 데이터 출력 버퍼.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 제2 차단 트랜지스터는 노말 NMOS 트랜지스터로 구현되는 데이터 출력 버퍼.
  16. 데이터가 저장되는 메모리 셀 어레이;
    상기 메모리 셀 어레이의 프로그램 동작, 리드 동작, 소거 동작 또는 출력 동작을 수행하는 주변 회로; 및
    메모리 컨트롤러로부터 수신된 커맨드에 응답하여 상기 주변 회로를 제어하는 제어 로직을 포함하고,
    상기 주변 회로는,
    제1 타입의 메인 풀업 트랜지스터 및 제2 타입의 복수의 제1 트림 트랜지스터들로 구성되며, 상기 출력 동작 시 상기 제어 로직의 제어에 따라 하이 레벨의 데이터를 상기 메모리 컨트롤러로 출력하는 풀업 메인 드라이버; 및
    상기 제2 타입의 트랜지스터들로 구성되며, 상기 출력 동작 시 상기 제어 로직의 제어에 따라 로우 레벨의 데이터를 상기 메모리 컨트롤러로 출력하는 풀다운 메인 드라이버를 포함하고,
    상기 메인 풀업 트랜지스터는 풀업 메인 데이터에 응답하여 동작하고, 상기 제1 트림 트랜지스터들은 풀업 트림 코드들에 응답하여 동작하는 것을 특징으로 하는 메모리 장치.
  17. 삭제
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 메인 풀업 트랜지스터와 상기 제1 트림 트랜지스터들은 전원 전압 단자와 출력 단자 사이에서 서로 병렬로 연결된 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서,
    상기 메인 풀업 트랜지스터는 상기 풀업 메인 데이터에 응답하여 상기 하이 레벨의 데이터를 출력하고,
    상기 제1 트림 트랜지스터들은 상기 풀업 트림 코드들에 응답하여 상기 하이 레벨의 데이터를 각각 보정하는 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서, 상기 풀다운 메인 드라이버는,
    상기 제2 타입으로 구현된 메인 풀다운 트랜지스터 및 다수의 제2 트림 트랜지스터들을 포함하는 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 메인 풀다운 트랜지스터와 상기 제2 트림 트랜지스터들은 접지 단자와 출력 단자 사이에서 서로 병렬로 연결된 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제21항에 있어서,
    상기 메인 풀다운 트랜지스터는 풀다운 메인 데이터에 응답하여 상기 로우 레벨의 데이터를 출력하고,
    상기 제2 트림 트랜지스터들은 풀다운 트림 코드들에 응답하여 상기 로우 레벨의 데이터를 보정하는 메모리 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 풀업 메인 드라이버와 상기 풀다운 메인 드라이버를 활성화 또는 비활성화시키기 위한 제1 차단 트랜지스터 및 제2 차단 트랜지스터를 더 포함하는 메모리 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제1 차단 트랜지스터는 전원 전압 단자와 상기 풀업 메인 드라이버 사이에 연결되며, 상기 제어 로직의 제어에 따라 전류 패스를 형성하거나 차단하는 메모리 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제2 차단 트랜지스터는 접지 단자와 상기 풀다운 메인 드라이버 사이에 연결되며, 상기 제어 로직의 제어에 따라 전류 패스를 형성하거나 차단하는 메모리 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서, 상기 제어 로직은,
    상기 메모리 컨트롤러로부터 수신된 커맨드가 내부 동작 커맨드인지 또는 출력 커맨드 인지를 판단하고, 상기 판단 결과에 대한 정보를 커맨드와 함께 출력하는 커맨드 판단부; 및
    상기 커맨드 판단부로부터 수신된 상기 판단 결과에 대한 정보와 상기 커맨드에 응답하여 상기 제1 및 제2 차단 트랜지스터들을 제어하기 위한 제1 및 제2 차단 신호들을 출력하는 동작 컨트롤러를 포함하는 메모리 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제26항에 있어서, 상기 커맨드 판단부는,
    상기 메모리 컨트롤러로부터 수신된 커맨드가 상기 출력 커맨드인 경우, 상기 풀업 메인 드라이버 및 상기 풀다운 메인 드라이버가 모두 비활성화되도록 상기 제1 및 제2 차단 신호들을 활성화시키고,
    상기 메모리 컨트롤러로부터 수신된 커맨드가 상기 내부 동작 커맨드인 경우, 상기 풀업 메인 드라이버 및 상기 풀다운 메인 드라이버가 모두 활성화되도록 상기 제1 및 제2 차단 신호들을 비활성화시키는 메모리 장치.
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제27항에 있어서,
    상기 제1 및 제2 차단 신호들이 활성화되면,
    상기 풀업 메인 드라이버 및 상기 풀다운 메인 드라이버의 출력 노드는 모두 플로팅되는 메모리 장치.
  29. 데이터를 풀업하도록 구성된 풀업 드라이버; 및
    상기 데이터를 풀다운하도록 구성된 풀다운 드라이버를 포함하고,
    상기 풀업 드라이버는,
    상기 데이터를 풀업하도록 구성된 PMOS 트랜지스터; 및
    풀업 트림 코드들 각각에 응답하여 상기 데이터의 풀업을 엠퍼시스(emphasis) 또는 디-엠퍼시스(de-emphasis)하도록 구성된 하나 이상의 NMOS 트랜지스터들을 포함하고,
    상기 풀다운 드라이버는,
    상기 데이터를 풀다운하도록 구성된 메인 트랜지스터; 및
    풀다운 트림 코드들 각각에 응답하여 상기 데이터의 풀다운을 엠퍼시스(emphasis) 또는 디-엠퍼시스(de-emphasis)하도록 구성된 하나 이상의 트림 트랜지스터들을 포함하는 데이터 출력 버퍼.
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TW108102532A TWI797237B (zh) 2018-05-29 2019-01-23 資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033532A1 (en) 2004-08-11 2006-02-16 Altera Corporation Techniques for trimming drive current in output drivers
KR101166643B1 (ko) * 2010-09-07 2012-07-23 에스케이하이닉스 주식회사 데이터 출력 회로

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5220208A (en) * 1991-04-29 1993-06-15 Texas Instruments Incorporated Circuitry and method for controlling current in an electronic circuit
KR100332455B1 (ko) 1999-08-09 2002-04-13 윤종용 반도체 장치의 가변 임피던스 콘트롤회로 및 오프 칩 드라이버회로와 가변 임피던스 콘트롤 방법
KR100498453B1 (ko) * 2002-11-04 2005-07-01 삼성전자주식회사 출력 데이터의 스큐를 감소시킬 수 있는 출력버퍼 회로
US7514954B2 (en) * 2006-05-10 2009-04-07 Micron Technology, Inc. Method and apparatus for output driver calibration
US7557603B2 (en) * 2006-08-29 2009-07-07 Micron Technology, Inc. Method and apparatus for output driver calibration, and memory devices and system embodying same
KR20110131710A (ko) * 2010-05-31 2011-12-07 주식회사 하이닉스반도체 출력버퍼
KR20120033440A (ko) * 2010-09-30 2012-04-09 주식회사 하이닉스반도체 온 다이 터미네이션 회로
KR20120064482A (ko) 2010-12-09 2012-06-19 삼성전자주식회사 고속 동작 및 저전력 소모 특성을 갖는 비휘발성 반도체 메모리 장치
KR101989571B1 (ko) * 2012-06-27 2019-06-14 삼성전자주식회사 고전압 및 와이드 랜지 전압 동작을 위한 출력 드라이버 및 그것을 사용한 데이터 출력 드라이빙 회로
KR102131812B1 (ko) * 2013-03-13 2020-08-05 삼성전자주식회사 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법
IN2013CH04627A (ko) * 2013-10-14 2015-04-24 Lsi Corp
JP2015216513A (ja) * 2014-05-12 2015-12-03 マイクロン テクノロジー， インク． 半導体装置及びこれを備える半導体システム
US10003335B2 (en) * 2016-08-25 2018-06-19 SK Hynix Inc. Data transmission device, and semiconductor device and system including the same
KR102540765B1 (ko) * 2016-09-07 2023-06-08 에스케이하이닉스 주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR101870840B1 (ko) * 2016-11-02 2018-06-26 삼성전자주식회사 출력 버퍼 회로 및 그것을 포함하는 메모리 장치
KR102455514B1 (ko) 2017-09-11 2022-10-19 에스케이하이닉스 주식회사 데이터 출력 드라이버를 포함하는 메모리 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060033532A1 (en) 2004-08-11 2006-02-16 Altera Corporation Techniques for trimming drive current in output drivers
KR101166643B1 (ko) * 2010-09-07 2012-07-23 에스케이하이닉스 주식회사 데이터 출력 회로

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