TW202004748A - 資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置 - Google Patents

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Abstract

資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置。本公開涉及一種資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置。該資料輸出緩衝器包括：上拉主驅動器，該上拉主驅動器聯接在電源端子和輸出端子之間，所述上拉主驅動器被配置為輸出高位準的資料；以及下拉主驅動器，該下拉主驅動器聯接在所述輸出端子和接地端子之間，所述下拉主驅動器被配置為輸出低位準的資料，其中，所述上拉主驅動器包括：主上拉電晶體，該主上拉電晶體是第一類型的；以及多個第一微調電晶體，所述多個第一微調電晶體中的每一個是第二類型的。

Description

資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置
本發明的各個實施方式涉及資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置。具體地，這些實施方式涉及一種包括上拉主驅動器和下拉主驅動器的資料輸出緩衝器。
記憶體裝置可以儲存資料並且輸出所儲存的資料。記憶體裝置可以是在電源被阻斷或斷開時丟失所儲存的資料的揮發性記憶體裝置，或者是即使在電源被阻斷或斷開時也保留所儲存的資料的非揮發性記憶體裝置。記憶體裝置可以包括：記憶體單元陣列，其儲存資料；週邊電路，其執行包括編程操作、讀取操作和擦除操作的各種操作；以及控制邏輯，其控制週邊電路。
記憶體控制器可以控制主機和記憶體裝置之間的資料通信。
記憶體裝置可以透過通道與記憶體控制器通信。例如，包括在記憶體裝置中的週邊電路當中的資料輸出緩衝器可以輸出經由通道從記憶體裝置讀取的資料。
本專利申請請求於2018年5月29日向韓國智慧財產權局提交的申請號為10-2018-0061373的韓國專利申請的優先權，其全部內容透過引用合併於此。
各個實施方式涉及一種能夠減小電容的資料輸出緩衝器和包括該資料輸出緩衝器的記憶體裝置。
根據一個實施方式，一種資料輸出緩衝器可以包括：上拉主驅動器，該上拉主驅動器聯接在電源端子和輸出端子之間，所述上拉主驅動器被配置為輸出高位準的資料；以及下拉主驅動器，該下拉主驅動器聯接在所述輸出端子和接地端子之間，所述下拉主驅動器被配置為輸出低位準的資料，其中，所述上拉主驅動器包括：主上拉電晶體，該主上拉電晶體是第一類型的；以及多個第一微調(trim)電晶體，所述多個第一微調電晶體中的每一個是第二類型的。
根據一個實施方式，一種記憶體裝置可以包括：記憶體單元陣列，所述記憶體單元陣列被配置為儲存資料；週邊電路，所述週邊電路被配置為對所述記憶體單元陣列執行編程操作、讀取操作、擦除操作或輸出操作；以及控制邏輯，所述控制邏輯被配置為回應於從記憶體控制器接收到的命令而控制所述週邊電路，其中，所述週邊電路包括：上拉主驅動器，所述上拉主驅動器包括第一類型的電晶體和第二類型的電晶體，並且被配置為在所述輸出操作期間根據所述控制邏輯的控制將高位準的資料輸出到所述記憶體控制器；以及下拉主驅動器，所述下拉主驅動器包括所述第二類型的電晶體，並且被配置為在所述輸出操作期間根據所述控制邏輯的控制將低位準的資料輸出到所述記憶體控制器。
根據一個實施方式，一種資料輸出緩衝器可以包括：上拉驅動器，所述上拉驅動器被配置為將資料上拉；以及下拉驅動器，所述下拉驅動器被配置為將資料下拉，其中，所述上拉驅動器包括：PMOS電晶體，所述PMOS電晶體被配置為將資料上拉；以及一個或更多個NMOS電晶體，所述一個或更多個NMOS電晶體被配置為回應於分別與所述一個或更多個NMOS電晶體對應的上拉微調碼而加重或去加重(de-emphasize)資料的上拉，並且其中，所述下拉驅動器包括：主電晶體，所述主電晶體被配置為將資料下拉；以及一個或更多個微調電晶體，所述一個或更多個微調電晶體被配置為回應於分別與所述一個或更多個微調電晶體對應的下拉微調碼而加重或去加重數據的下拉。
現在將參照附圖更充分地描述各個實施方式。然而，本發明的元件和特徵可以與本文所公開的不同地配置或佈置。因此，本發明不限於本文所闡述的實施方式。相反，提供這些實施方式是為了使本公開變得徹底和完整，並且向本領域技術人員充分地傳達實施方式的範圍。在整個說明書中，對“一個實施方式”、“另一實施方式”等的引用不一定僅涉及一個實施方式，並且對任何這種短語的不同引用不一定涉及相同的實施方式。
應當理解，當一個元件被稱為“聯接”或“連接”到特定元件時，它可以直接聯接或連接到該特定元件，或者可以按照在它們之間具有一個或更多個中間元件的方式間接聯接或連接到該特定元件。根據兩個元件是直接還是間接地連接或聯接，元件之間的通信可以是有線的或無線的，除非特別說明或上下文另有說明。在說明書中，當元件被稱為“包括”或“包含”元件時，除非特別說明或上下文另有說明，否則這種開放式短語不排除存在或添加一個或更多個其它元件。
圖1是例示記憶體系統1000的圖。
參照圖1，電子系統10000可以包括記憶體系統1000和控制記憶體系統1000的主機2000。
記憶體系統1000可以包括：記憶體裝置1100，其儲存資料；緩衝記憶體1300，其臨時地儲存用於記憶體系統1000的操作的資料；以及記憶體控制器1200，其回應於主機2000的控制而控制記憶體裝置1100和緩衝記憶體1300。
主機2000可以使用諸如以下各種通信方法中的至少一種與記憶體系統1000通信：通用序列匯流排(USB)、串列AT附件(SATA)、串列連接SCSI (SAS)、高速晶片間(HSIC)、小型電腦系統介面(SCSI)、周邊元件連接(PCI)、快速PCI (PCIe)、快速非揮發性記憶體(NVMe)、通用快閃記憶體(UFS)、安全數位(SD)、多媒體卡(MMC)、嵌入式MMC (eMMC)、雙列直插式記憶體模組(DIMM)、暫存器型DIMM (RDIMM)和負載減小DIMM (LRDIMM)。
記憶體裝置1100可以包括在電源被阻斷或中斷時丟失所儲存的資料的揮發性記憶體裝置或者即使在電源被阻斷或中斷時也保留所儲存的資料的非揮發性記憶體裝置。記憶體控制器1200可以控制記憶體裝置1100執行編程操作、讀取操作或擦除操作。例如，在編程操作期間，記憶體裝置1100可以從記憶體控制器1200接收命令、位址和資料，並且執行編程操作。在讀取操作期間，記憶體裝置1100可以從記憶體控制器1200接收命令和位址，並且將讀取資料輸出到記憶體控制器1200。記憶體裝置1100可以包括用於輸入資料和輸出資料的輸入/輸出電路。
記憶體控制器1200可以控制記憶體系統1000的總體操作並且控制主機2000和記憶體裝置1100之間的資料交換。例如，記憶體控制器1200可以回應於來自主機2000的請求而控制記憶體裝置1100編程資料、讀取資料或擦除數據。此外，記憶體控制器1200可以從主機2000接收資料和邏輯位址，並且將邏輯位址轉換為指示儲存資料的區域的物理位址。此外，記憶體控制器1200可以將配置邏輯位址和物理位址之間的映射關係的邏輯-物理位址映射表儲存在緩衝記憶體1300中。
緩衝記憶體1300可以用作記憶體控制器1200的操作記憶體或快取記憶體，並且除了儲存上述資訊之外，緩衝記憶體1300還可以儲存在記憶體系統1000中使用的系統資料。根據實施方式，緩衝記憶體1300可以包括雙倍數據速率同步動態隨機存取記憶體(DDR SDRAM)、低功率雙倍數據4(LPDDR4)SDRAM、圖形雙倍數據速率(GDDR)SDRAM、低功率DDR(LPDDR)或Rambus動態隨機存取記憶體(RDRAM)。
圖2是例示記憶體裝置(例如，圖1中所示的記憶體裝置1100)的圖。
參照圖2，記憶體裝置1100可以是揮發性記憶體裝置或非揮發性記憶體裝置。雖然圖2示出了作為實施方式的非揮發性記憶體裝置，但是本發明不限於此。
記憶體裝置1100可以包括儲存資料的記憶體單元陣列100。記憶體裝置1100可以包括週邊電路200，週邊電路200被配置為執行用於將資料儲存在記憶體單元陣列100中的編程操作、用於讀取所儲存的資料的讀取操作、用於擦除所儲存的資料的擦除操作或者用於輸出所讀取的資料的輸出操作。記憶體裝置1100可以包括控制邏輯300，控制邏輯300被配置為回應於圖1中所示的記憶體控制器1200的控制而控制週邊電路200。
記憶體單元陣列100可以包括多個記憶塊。記憶塊可以儲存使用者資料和用於執行記憶體裝置1100的操作的各種類型的資訊。記憶塊可以具有二維結構或三維結構。後一種結構提供更高的集成度。二維記憶塊可以具有與基板平行佈置的記憶體單元，而三維記憶塊可以具有在與基板垂直的方向上堆疊的記憶體單元。
控制邏輯300可以控制週邊電路200執行編程操作、讀取操作和擦除操作。例如，週邊電路200可以包括電壓產生電路210、列解碼器220、頁緩衝器組230、行解碼器240、輸入/輸出電路250和電流感測電路260。
電壓產生電路210可以回應於操作碼V_CODE而產生用於執行編程操作、讀取操作和擦除操作的各種操作電壓Vop。電壓產生電路210回應於控制邏輯300而產生的操作電壓Vop的示例可以包括編程電壓、驗證電壓、通過電壓、讀取電壓和擦除電壓。
列解碼器220可以回應於列位址RADD而將操作電壓Vop傳送到記憶體單元陣列的記憶塊當中的與所選記憶塊聯接的局部線LL。局部線LL可以包括局部字元線、局部汲極選擇線和局部源極選擇線。此外，局部線LL可以包括聯接到記憶塊的各種線(諸如源線)。
頁緩衝器組230可以聯接到與記憶體單元陣列100的記憶塊聯接的位元線BL1至BLI。頁緩衝器組230可以包括分別聯接到位元線BL1至BLI的多個頁緩衝器PB1至PBI。頁緩衝器PB1至PBI可以回應於頁緩衝器控制信號PBSIGNALS而操作。例如，在讀取操作或驗證操作期間，頁緩衝器PB1至PBI可以臨時儲存透過位元線BL1至BLI接收到的資料，或者可以分別感測位元線BL1至BLI中的電壓或電流。
行解碼器240可以回應於行位址CADD而在輸入/輸出電路250與頁緩衝器組230之間傳送資料。例如，行解碼器240可以透過資料線DL與頁緩衝器PB1至PBI交換資料，或者透過行線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可以透過輸入/輸出焊盤DQ從圖1中所示的記憶體控制器1200接收命令CMD、位址ADD和資料，並且透過輸入/輸出焊盤DQ將所讀取的資料輸出到記憶體控制器1200。例如，輸入/輸出電路250可以將來自圖1中所示的記憶體控制器1200的命令CMD和位址ADD傳送到控制邏輯300，或者可以與行解碼器240交換資料DATA。此外，當不輸出資料時，可以啟動或啟用第一阻塞信號V_BL1和第二阻塞信號V_BL2，並且輸入/輸出電路250可以回應於第一阻塞信號V_BL1和第二阻塞信號V_BL2而阻斷電流或電壓洩漏。根據輸入/輸出電路250的配置，第一阻塞信號V_BL1和第二阻塞信號V_BL2可以由控制邏輯300輸出。例如，當輸入/輸出電路250包括低壓電晶體時，可以使用第一阻塞信號V_BL1和第二阻塞信號V_BL2。
在讀取操作或驗證操作期間，電流感測電路260可以回應於可允許位元VRY_BIT＜#＞而生成參考電流，並且將從頁緩衝器組230接收的感測電壓VPB與由參考電流產生的參考電壓進行比較，以輸出通過信號PASS或失敗信號FAIL。
控制邏輯300可以回應於透過焊盤CE#、WE#、RE#、ALE、CLE和WP#接收到的信號而接收命令CMD和位址ADD。控制邏輯300可以透過回應於命令CMD和位址ADD而輸出操作碼OP_CODE、列位址RADD、頁緩衝器控制信號PBSIGNALS和可允許位元VRY_BIT＜#＞來控制週邊電路200。控制邏輯300可以回應於通過信號PASS或失敗信號FAIL來確定驗證操作是通過還是失敗。此外，控制邏輯300可以回應於接收到的命令而輸出第一阻塞信號V_BL1和第二阻塞信號V_BL2。例如，控制邏輯300可以在接收到資料輸出命令時啟動或啟用第一阻塞信號V_BL1和第二阻塞信號V_BL2，並且可以在不輸出資料的情況下接收到與記憶體裝置1100的內部操作相關聯的命令時停用或禁用第一阻塞信號V_BL1和第二阻塞信號V_BL2。
圖3是例示控制邏輯(例如，圖2中所示的控制邏輯300)的圖。
參照圖3，控制邏輯300可以包括操作(OP)控制器310和命令(CMD)檢測器320。
CMD檢測器320可以確定從圖1的記憶體控制器1200接收到的命令CMD的類型並且將關於檢測結果的資訊與命令CMD一起傳送到OP控制器310。例如，來自記憶體控制器1200的命令CMD可以包括用於圖1的記憶體裝置1100的內部操作的命令(內部操作命令)和用於輸出內部操作的結果資料的命令(輸出命令)。例如，內部操作命令可以包括編程命令、讀取命令和擦除命令，並且輸出命令可以是輸出回應於讀取命令而執行的讀取操作的結果資料的命令。
當OP控制器310檢測到從CMD檢測器320接收的命令是內部操作命令時，OP控制器310可以輸出操作信號(V_CODE、PBSIGNALS和VRY_BIT＜#＞)以執行所接收的命令。當執行內部操作時，OP控制器310可以停用或禁用第一阻塞信號V_BL1和第二阻塞信號V_BL2。當檢測到從CMD檢測器320接收的命令是輸出命令時，OP控制器310可以輸出操作信號(V_CODE、PBSIGNALS和VRY_BIT＜#＞)當中的用於輸出操作的信號，並且使第一阻塞信號V_BL1和第二阻塞信號V_BL2在資料被輸出時保持啟動或啟用。
可以根據構成輸入/輸出電路250的電晶體去除CMD檢測器320。例如，當輸入/輸出電路250包括低壓電晶體時，CMD檢測器320可以被包括在控制邏輯300中。然而，當輸入/輸出電路250包括正常電晶體時，可以去除CMD檢測器320。低壓電晶體可以透過比正常電晶體低的電壓而導通。
當控制邏輯300不包括CMD檢測器320時，從主機2000接收的命令CMD可以被直接輸入到OP控制器310，並且OP控制器310可以回應於輸入命令而輸出操作信號(V_CODE、PBSIGNALS和VRY_BIT＜#＞)。CMD檢測器320可以不輸出第一阻塞信號V_BL1和第二阻塞信號V_BL2。
圖4是例示根據一個實施方式的資料輸出緩衝器500的圖。
參照圖4，圖2中所示的輸入/輸出電路250可以包括用於輸出資料的資料輸出緩衝器500。
資料輸出緩衝器500可以將透過圖2的行線CL接收到的資料DATA進行放大，並且透過輸入/輸出焊盤DQ輸出放大後的資料DATA。資料輸出緩衝器500可以包括上拉預驅動器510、下拉預驅動器520、上拉主驅動器530和下拉主驅動器540。
上拉預驅動器510可以根據接收到的資料DATA輸出上拉主資料PU_MD和上拉微調碼PUTR＜k:1＞。在保持接收到的資料DATA的擺動寬度同時，可以輸出接收到的資料DATA的反相資料作為上拉主資料PU_MD。例如，上拉預驅動器510可以在接收到的資料DATA為高位準時輸出低位準上拉主資料PU_MD，並且可以在接收到的資料DATA為低位準時輸出高位準上拉主資料PU_MD。措辭低位準和高位準分別指低位準或高位準的主題資料。
上拉微調碼PUTR＜k:1＞可以包括用於根據接收到的資料DATA校正上拉主資料PU_MD的碼。例如，當接收到的資料DATA的擺動寬度小於參考寬度時，可以輸出用於增加擺動寬度的碼，而當接收到的資料DATA的擺動寬度大於參考寬度時，可以輸出用於減小擺動寬度的碼。上拉微調碼PUTR＜k:1＞可以以反轉形式輸出。上拉微調碼PUTR＜k:1＞可以由“0”位元和“1”位元中的任一個或兩者組成。由於校正解析度隨著上拉微調碼PUTR＜k:1＞中所包括的位元的數目增加而增加，因此可以更精細地校正上拉主資料PU_MD。然而，由於根據上拉微調碼PUTR＜k:1＞導通或截止的電晶體的數目隨著上拉微調碼PUTR＜k:1＞中的位元的數目增加而增加，因此可以在考慮到資料輸出緩衝器500的尺寸的情況下設置上拉微調碼PUTR＜k:1＞的位元的數目。
下拉預驅動器520可以根據接收到的資料DATA輸出下拉主資料PD_MD和下拉微調碼PDTR＜k:1＞。在保持接收到的資料DATA的擺動寬度的同時，可以輸出接收到的資料DATA的反相資料作為下拉主資料PD_MD。例如，下拉預驅動器520可以在接收到的資料DATA為低位準時輸出高位準下拉主資料PD_MD，並且可以在接收到的資料DATA為高位準時輸出低位準下拉主資料PD_MD。
下拉微調碼PDTR＜k:1＞可以包括用於根據接收到的資料DATA校正下拉主資料PD_MD的碼。例如，當接收到的資料DATA的擺動寬度小於參考寬度時，可以輸出用於增加擺動寬度的碼，而當接收到的資料DATA的擺動寬度大於參考寬度時，可以輸出用於減小擺動寬度的碼。下拉微調碼PDTR＜k:1＞可以由“0”位元和“1”位元中的任一個或兩者組成。下拉微調碼PDTR＜k:1＞的位元的數目可以取決於資料輸出緩衝器500的尺寸。
上拉主驅動器530可以回應於上拉主資料PU_MD和上拉微調碼PUTR＜k:1＞而將高位準資料輸出到輸入/輸出焊盤DQ。例如，上拉主驅動器530可以在接收到低位準上拉主資料PU_MD時將高位準資料輸出到輸入/輸出焊盤DQ。當接收到高位準上拉主資料PU_MD時，上拉主驅動器530可以不輸出資料。當上拉主驅動器530不輸出資料時，上拉主驅動器530的輸出節點可以被浮置。
下拉主驅動器540可以回應於下拉主資料PD_MD和下拉微調碼PDTR＜k:1＞而將低位準資料輸出到輸入/輸出焊盤DQ。例如，下拉主驅動器540可以在接收到高位準下拉主資料PD_MD時將低位準資料輸出到輸入/輸出焊盤DQ。例如，當接收到低位準下拉主資料PD_MD時，下拉主驅動器540可以不輸出資料。當下拉主驅動器540不輸出資料時，下拉主驅動器540的輸出節點可以被浮置。
圖5是例示圖4中所示的上拉預驅動器510的圖。
參照圖5，上拉預驅動器510可以包括上拉(PU)主電路511和上拉(PU)微調電路512。
PU主電路511可以將接收到的資料DATA反相並輸出上拉主資料PU_MD。例如，PU主電路511可以在接收到高位準資料DATA時輸出低位準上拉主資料PU_MD，並且可以在接收到低位準資料DATA時輸出高位準上拉主資料PU_MD。此外，PU主電路511可以透過反映接收到的資料DATA的擺動寬度來將上拉主資料PU_MD的擺動寬度保持為與接收到的資料DATA的擺動寬度相同。
PU微調電路512可以輸出用於根據接收到的資料DATA校正上拉主資料PU_MD的上拉微調碼PUTR＜k:1＞。例如，PU微調電路512可以輸出上拉微調碼PUTR＜k:1＞，以在擺動寬度小於參考寬度時增加接收到的資料DATA的擺動寬度，並且可以輸出上拉微調碼PUTR＜k:1＞，以在擺動寬度大於參考寬度時減小接收到的資料DATA的擺動寬度。此外，PU微調電路512可以根據接收到的資料DATA的擺動寬度與參考寬度之間的差來控制上拉微調碼PUTR＜k:1＞中所包括的“0”位元和“1”位元的數目。例如，PU微調電路512可以透過根據接收到的資料DATA將“0”位元和“1”位元組合來輸出上拉微調碼PUTR＜k:1＞。
圖6是例示根據本公開的一個實施方式的上拉(PU)微調電路(例如，圖5中所示的上拉(PU)微調電路512)的圖。
參照圖6，PU微調電路512可以包括微調電路512a和上拉(PU)反轉電路512b。
微調電路512a可以接收資料DATA並且輸出用於校正接收到的資料DATA的子碼SCM＜k:1＞。子碼SCM＜k:1＞可以包括多個位元。
上拉反轉電路512b可以將子碼SCM＜k:1＞反轉並且輸出反轉後的子碼作為上拉微調碼PUTR＜k:1＞。例如，當輸出具有值“001011...”的子碼SCM＜k:1＞時，透過將子碼SCM＜k:1＞的值“001011...”反轉，上拉微調碼PUTR＜k:1＞可以被輸出為“110100...”。在圖4中所示的上拉主驅動器530中的電晶體當中的回應於上拉微調碼PUTR＜k:1＞而操作的電晶體可以是NMOS電晶體，而不是PMOS電晶體。換句話說，當回應於上拉微調碼PUTR＜k:1＞而操作的電晶體是PMOS電晶體時，子碼SCM＜k:1＞可以被直接傳送到上拉主驅動器530。然而，根據本實施方式，由於回應於上拉微調碼PUTR＜k:1＞而操作的電晶體是NMOS電晶體，所以子碼SCM＜k:1＞的反轉版本可以作為上拉微調碼PUTR＜k:1＞被傳送到上拉主驅動器530。當上拉主資料PU_MD具有高位準時，上拉主驅動器530將不輸出資料，因此微調電路512a可以輸出全為1的子碼SCM＜k:1＞，而PU反轉電路512b可以輸出全為0的上拉微調碼PUTR＜k:1＞。
圖7是例示圖4中所示的下拉預驅動器520的圖。
參照圖7，下拉預驅動器520可以包括下拉(PD)主電路521和下拉(PD)微調電路522。
PD主電路521可以使接收到的資料DATA反相並且輸出下拉主資料PD_MD。例如，PD主電路521可以在接收到高位準資料DATA時輸出低位準下拉主資料PD_MD，並且可以在接收到低位準資料DATA時輸出高位準下拉主資料PD_MD。此外，PD主電路521可以透過直接反映接收到的資料DATA的擺動寬度來將下拉主資料PD_MD的擺動寬度保持為與接收到的資料DATA的擺動寬度相同。
PD微調電路522可以輸出用於根據接收到的資料DATA校正下拉主資料PD_MD的下拉微調碼PDTR＜k:1＞。例如，PD微調電路522可以輸出下拉微調碼PDTR＜k:1＞，以在擺動寬度小於參考寬度時增加接收到的資料DATA的擺動寬度，並且可以輸出下拉微調碼PDTR＜k:1＞，以在擺動寬度大於參考寬度時減小接收到的資料DATA的擺動寬度。此外，PD微調電路522可以根據接收到的資料DATA的擺動寬度和參考寬度之間的差來控制下拉微調碼PDTR＜k:1＞中所包括的“0”位元和“1”位元的數目。例如，PD微調電路522可以透過根據接收到的資料DATA將“0”位元和“1”位元組合來輸出下拉微調碼PDTR＜k:1＞。
圖8是例示圖7中所示的PD微調電路522的實施方式的圖。
參照圖8，PD微調電路522可以接收資料DATA並且輸出用於校正接收到的資料DATA的下拉微調碼PDTR＜k:1＞。下拉微調碼PDTR＜k:1＞可以包括多個位元。例如，當下拉微調碼PDTR＜k:1＞被輸出為“010011...”時，碼“010011...”可以被輸出到圖4中所示的下拉主驅動器540。
換句話說，PD微調電路522可以執行與圖6的微調電路512a相同的功能。PD微調電路522可以被配置為對用於生成資料的最小電壓位準進行校正，並且微調電路512a可以被配置為對用於生成資料的最大電壓位準進行校正。
圖9是例示圖4中所示的上拉主驅動器530的圖。
參照圖9，上拉主驅動器530可以包括上拉電晶體531。上拉電晶體531可以聯接在電源VCC端子和輸入/輸出焊盤DQ之間。
上拉電晶體531可以包括主上拉資料輸出電路MPUDO和上拉微調輸出電路PUTRO。
主上拉資料輸出電路MPUDO可以包括回應於上拉主資料PU_MD而導通或截止的主上拉電晶體MPUTR。主上拉電晶體MPUTR可以是第一類型的電晶體，例如PMOS電晶體。因此，當接收到低位準上拉主資料PU_MD時，主上拉電晶體MPUTR可以導通以將電源VCC端子和輸入/輸出焊盤DQ聯接，使得可以輸出高位準資料DATA。當接收到高位準上拉主資料PU_MD時，主上拉電晶體MPUTR可以截止，使得上拉主驅動器530的輸出節點可以被浮置。為此，包括在上拉微調輸出電路PUTRO中的所有電晶體都必定截止。
上拉微調輸出電路PUTRO可以由第二類型(例如，NMOS)電晶體組成。例如，上拉微調輸出電路PUTRO可以包括第一微調電晶體N1至第k微調電晶體Nk。第一微調電晶體N1至第k微調電晶體Nk可以並聯聯接在電源VCC端子和輸入/輸出焊盤DQ之間。換句話說，主上拉電晶體MPUTR和第一微調電晶體N1至第k微調電晶體Nk可以並聯聯接在電源VCC端子和輸入/輸出焊盤DQ之間。第一微調電晶體N1至第k微調電晶體Nk全部可以是NMOS電晶體。NMOS電晶體可以回應於比PMOS電晶體低的導通電壓而導通。換句話說，回應於相同的導通電壓，NMOS電晶體可以允許比PMOS電晶體更大量的電流流動。因此，當第一微調電晶體N1至第k微調電晶體Nk全部是NMOS電晶體時，上拉微調輸出電路PUTRO的整體尺寸可以減小。此外，由於第一微調電晶體N1至第k微調電晶體Nk可以在低電壓下操作，因此可以減小在上拉微調輸出電路PUTRO中出現的電容。
第一微調電晶體N1至第k微調電晶體Nk可以回應於上拉微調碼PUTR＜k:1＞中所包括的相應位元而導通或截止。例如，當第一上拉微調碼PUTR＜1＞為“1”時，第一微調電晶體N1可以導通，而當第一上拉微調碼PUTR＜1＞為“0”時，第一微調電晶體N1可以截止。當導通的NMOS電晶體的數目增加時，可以執行加重功能。另一方面，當導通的NMOS電晶體的數目減少時，可以執行去加重功能。
第一微調電晶體N1至第k微調電晶體Nk可以具有相同或不同的尺寸。例如，當第一微調電晶體N1至第k微調電晶體Nk具有相同的尺寸時，導通的NMOS電晶體的數目隨著上拉微調碼PUTR＜k:1＞中所包括的“1”位元的數目增加而增加，因此流過上拉主驅動器530的電流的量可以增加。另一方面，當上拉微調碼PUTR＜k:1＞中所包括的“0”位元的數目增加時，導通的NMOS電晶體的數目可以減少。結果，流過上拉主驅動器530的電流的量可以減少。根據另一實施方式，當第一微調電晶體N1至第k微調電晶體Nk具有不同的尺寸時，流過上拉主驅動器530的電流的量可以在大尺寸電晶體導通時增加，並且流過上拉主驅動器530的電流的量可以在小尺寸電晶體導通時減少。因此，圖5的PU微調電路512可以被設計為使得可以在考慮到第一微調電晶體N1至第k微調電晶體Nk的尺寸的情況下輸出上拉微調碼PUTR＜k:1＞。
如上所述，當主上拉電晶體MPUTR是PMOS電晶體並且上拉微調輸出電路PUTRO由NMOS電晶體組成時，可以透過PMOS電晶體輸出具有全擺幅的輸出信號，可以透過NMOS電晶體減小上拉主驅動器530的尺寸，並且還可以減小電容。例如，當上拉主驅動器530全部包括NMOS電晶體時，可以輸出具有比PMOS電晶體窄的擺動寬度的輸出信號。因此，根據該實施方式，回應於上拉主資料PU_MD而操作的主上拉電晶體MPUTR可以是PMOS電晶體，而用於校正輸出信號的第一微調電晶體N1至第k微調電晶體Nk可以是NMOS電晶體。
圖10是例示圖4中所示的上拉主驅動器530的另一實施方式的圖。
參照圖10，為了進一步減小上拉主驅動器530的尺寸和電容，如圖9所示的主上拉電晶體MPUTR和第一微調電晶體N1至第k微調電晶體Nk可以是低壓電晶體。
例如，包括在上拉主驅動器530'中的主上拉電晶體MPUTR可以是低壓主上拉電晶體L_MPUTR，並且第一微調電晶體N1至第k微調電晶體Nk可以是低壓第一微調電晶體L_N1至第k微調電晶體L_Nk。低壓電晶體可以具有比正常電晶體小的尺寸並且回應於更低的電壓而操作。然而，當低壓電晶體截止時，可能發生電流洩漏。因此，可以進一步包括第一阻塞電晶體TR_BL1以阻止低壓電晶體的電流洩漏。
第一阻塞電晶體TR_BL1可以聯接在電源VCC端子和上拉電晶體531之間，並且可以是正常電晶體而不是低壓電晶體。例如，第一阻塞電晶體TR_BL1可以是正常PMOS電晶體。第一阻塞電晶體TR_BL1可以回應於從圖2的控制邏輯300輸出的第一阻塞信號V_BL1而導通或截止。控制邏輯300可以在不執行輸出操作時將第一阻塞信號V_BL1停用或禁用為高位準，並且可以在執行輸出操作時將第一阻塞信號V_BL1啟動或啟用為低位準。因此，第一阻塞電晶體TR_BL1可以在不執行輸出操作時保持截止，並且可以在執行輸出操作時保持導通。
圖11是例示圖4中所示的下拉主驅動器540的圖。
參照圖11，下拉主驅動器540可以包括下拉電晶體541。下拉電晶體541可以串聯聯接在輸入/輸出焊盤DQ和接地VSS端子之間。例如，下拉電晶體541可以聯接在接地VSS端子和輸入/輸出焊盤DQ之間。下拉電晶體541可以直接聯接到接地VSS端子並且執行加重功能或去加重功能。
下拉電晶體541可以包括主下拉資料輸出電路MPDDO和下拉微調輸出電路PDTRO。
主下拉資料輸出電路MPDDO可以包括回應於下拉主資料PD_MD而導通或截止的主下拉電晶體MPDTR。主下拉電晶體MPDTR可以是第二類型電晶體，例如NMOS電晶體。因此，當接收到高位準下拉主資料PD_MD時，主下拉電晶體MPDTR可以導通以將接地VSS端子和輸入/輸出焊盤DQ聯接，使得可以輸出低位準資料L_DATA。當接收到低位準下拉主資料PD_MD時，主下拉電晶體MPDTR可以截止，使得下拉主驅動器540的輸出節點可以被浮置。為此，包括在下拉微調輸出電路PDTRO中的所有電晶體都必定截止。
下拉微調輸出電路PDTRO可以由第二類型(例如，NMOS)電晶體組成。例如，下拉微調輸出電路PDTRO可以包括第一微調電晶體N1至第k微調電晶體Nk。由於包括在下拉微調輸出電路PDTRO中的第一微調電晶體N1至第k微調電晶體Nk在物理上與包括在上拉微調輸出電路PUTRO中的第一微調電晶體N1至第k微調電晶體Nk不同，所以參照圖11描述的第一微調電晶體N1至第k微調電晶體Nk可以被包括在下拉微調輸出電路PDTRO中。
第一微調電晶體N1至第k微調電晶體Nk可以並聯聯接在輸入/輸出焊盤DQ和接地VSS端子之間。換句話說，主下拉電晶體MPDTR和第一微調電晶體N1至第k微調電晶體Nk可以並聯聯接在輸入/輸出焊盤DQ和接地VSS端子之間。第一微調電晶體至第k微調電晶體全部可以是NMOS電晶體。
第一微調電晶體N1至第k微調電晶體Nk可以回應於下拉微調碼PDTR＜k:1＞中所包括的相應位元而導通或截止。例如，當第一下拉微調碼PDTR＜1＞為“1”時，第一微調電晶體N1可以導通，而當第一下拉微調碼PDTR＜1＞為“0”時，第一微調電晶體N1可以截止。當導通的NMOS電晶體的數目增加時，可以執行加重功能。另一方面，當導通的NMOS電晶體的數目減少時，可以執行去加重功能。
第一微調電晶體N1至第k微調電晶體Nk可以具有相同或不同的尺寸。例如，當第一微調電晶體N1至第k微調電晶體Nk具有相同的尺寸時，導通的NMOS電晶體的數目隨著下拉微調碼PDTR＜k:1＞中所包括的“1”位元的數目增加而增加，因此流過下拉主驅動器540的電流的量可以增加。另一方面，當下拉微調碼PDTR＜k:1＞中所包括的“0”位元的數目增加時，導通的NMOS電晶體的數目可以減少。結果，流過下拉主驅動器540的電流的量可以減少。根據另一實施方式，當第一微調電晶體N1至第k微調電晶體Nk具有不同的尺寸時，流過下拉主驅動器540的電流的量可以在大尺寸電晶體導通時增加，並且流過下拉主驅動器540的電流的量可以在小尺寸電晶體導通時減少。因此，圖7的PD微調電路522可以被設計為使得可以在考慮到第一微調電晶體N1至第k微調電晶體Nk的尺寸的情況下輸出下拉微調碼PDTR＜k:1＞。
圖12是例示圖4中所示的下拉主驅動器540的另一實施方式的圖。
參照圖12，為了進一步減小下拉主驅動器540的尺寸和電容，如圖11所示的主下拉電晶體MPDTR和第一微調電晶體N1至第k微調電晶體Nk可以是低壓電晶體。
例如，包括在下拉主驅動器540'中的主下拉電晶體MPDTR可以是低壓主下拉電晶體L_MPDTR，並且第一微調電晶體N1至第k微調電晶體Nk可以是低壓第一微調電晶體L_N1至第k微調電晶體L_Nk。低壓電晶體可以具有比正常電晶體小的尺寸並且回應於低電壓而操作。然而，當低壓電晶體截止時，可能發生電流洩漏。因此，可以進一步包括第二阻塞電晶體TR_BL2以阻止低壓電晶體的電流洩漏。
第二阻塞電晶體TR_BL2可以聯接在接地VSS端子和下拉電晶體541之間，並且是正常電晶體而不是低壓電晶體。例如，第二阻塞電晶體TR_BL2可以是正常NMOS電晶體。第一阻塞電晶體TR_BL2可以回應於從圖2的控制邏輯300輸出的第二阻塞信號V_BL2而導通或截止。控制邏輯300可以在不執行輸出操作時將第二阻塞信號V_BL2停用或禁用為低位準，並且可以在執行輸出操作時將第二阻塞信號V_BL2啟動或啟用為高位準。因此，第二阻塞電晶體TR_BL2可以在不執行輸出操作時保持截止，並且可以在執行輸出操作時保持導通。
圖13是例示包括圖2中所示的記憶體裝置1100的記憶體系統30000的另一實施方式的圖。
參照圖13，記憶體系統30000可以被實現在行動電話、智慧型手機、平板PC、個人數位助理(PDA)或無線通訊設備中。
記憶體系統30000可以包括記憶體裝置1100和控制記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可以回應於主機2000的控制而控制記憶體裝置1100的資料訪問操作，例如，記憶體裝置1100的編程操作、擦除操作或讀取操作。
記憶體控制器1200可以控制編程到記憶體裝置1100中的資料透過顯示器3200輸出。
無線電收發器3300可以透過天線ANT交換無線電信號。例如，無線電收發器3300可以將透過天線ANT接收到的無線電信號轉換為能夠由主機2000處理的信號。因此，主機2000可以處理從無線電收發器3300輸出的信號，並且將處理後的信號傳送到記憶體控制器1200或顯示器3200。記憶體控制器1200可以將由主機2000處理後的信號傳送到記憶體裝置1100中。此外，無線電收發器3300可以將從主機2000輸出的信號轉換為無線電信號，並且透過天線ANT將無線電信號輸出到外部設備。用於控制主機2000的操作的控制信號或將由主機2000處理的資料可以由輸入裝置3400來輸入，並且輸入裝置3400可以包括諸如觸控板和電腦滑鼠這樣的定點裝置、鍵盤或小鍵盤。主機2000可以控制顯示器3200的操作，使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料或者從輸入裝置3400輸出的資料可以透過顯示器3200輸出。
圖14是例示包括圖2中所示的記憶體裝置1100的記憶體系統1000的另一實施方式的圖。
參照圖14，記憶體系統40000可以被提供為個人電腦(PC)、平板PC、小筆電、電子閱讀器、個人數位助理(PDA)、可擕式多媒體播放機(PMP)、MP3播放機或MP4播放機。
記憶體系統40000可以包括記憶體裝置1100和控制記憶體裝置1100的資料處理操作的記憶體控制器1200。
主機2000可以根據透過輸入裝置4200輸入的資料，透過顯示器4300來輸出儲存在記憶體裝置1100中的資料。輸入裝置4200的示例包括諸如觸控板或電腦滑鼠這樣的定點裝置、鍵盤或小鍵盤。
主機2000可以控制記憶體系統40000的總體操作並且控制記憶體控制器1200的操作。
圖15是例示包括圖2中所示的記憶體裝置1100的記憶體系統1000的另一實施方式的圖。
參照圖15，記憶體系統50000可以被實現在影像處理器中，例如，數位相機、附有數位相機的行動電話、附有數位相機的智慧型手機或附有數位相機的臺式PC。
記憶體系統50000可以包括記憶體裝置1100和記憶體控制器1200，記憶體控制器1200控制記憶體裝置1100的資料處理操作(例如，編程操作、擦除操作或讀取操作)。
記憶體系統50000的圖像感測器5200可以將光學圖像轉換為數位信號，並且經轉換的數位信號可以被傳送到主機2000。回應於主機2000的控制，經轉換的數位信號可以透過顯示器5300輸出或者透過記憶體控制器1200儲存在記憶體裝置1100中。此外，儲存在記憶體裝置1100中的資料可以根據主機2000的控制透過顯示器5300輸出。
圖16是例示包括圖2中所示的記憶體裝置1100的記憶體系統30000的另一實施方式的圖。
參照圖16，記憶體系統30000可以包括主機2000和記憶卡70000。
記憶卡70000可以被實現在智慧卡中。記憶卡70000可以包括記憶體裝置1100、記憶體控制器1200和卡介面7100。
記憶體控制器1200可以控制記憶體裝置1100和卡介面7100之間的資料交換。卡介面7100可以是但不限於安全數位(SD)卡介面或多媒體卡(MMC)介面。此外，卡介面7100可以根據主機2000的協定在主機2000和記憶體控制器1200之間進行介面資料交換。根據實施方式，卡介面7100可以支援通用序列匯流排(USB)協定和/或晶片間(IC)-USB協議。卡介面7100可以是指支援主機2000所使用的協定的硬體、安裝在硬體上的軟體或信號傳輸方法。
根據本公開的實施方式，可以減小資料輸出緩衝器的電容和尺寸。
對於本領域技術人員將顯而易見的是，可以在不脫離本發明的精神或範圍的情況下對本發明的上述實施方式進行各種修改。因此，本發明旨在涵蓋落入所附的請求項及其均等物的範圍內的所有這些修改。
100‧‧‧記憶體單元陣列 200‧‧‧週邊電路 210‧‧‧電壓產生電路 220‧‧‧列解碼器 230‧‧‧頁緩衝器組 240‧‧‧行解碼器 250‧‧‧輸入/輸出電路 260‧‧‧電流感測電路 300‧‧‧控制邏輯 310‧‧‧操作(OP)控制器 320‧‧‧命令(CMD)檢測器 500‧‧‧資料輸出緩衝器 510‧‧‧上拉預驅動器 511‧‧‧上拉(PU)主電路 512‧‧‧上拉(PU)微調電路 512a‧‧‧微調電路 512b‧‧‧上拉(PU)反轉電路 520‧‧‧下拉預驅動器 521‧‧‧下拉(PD)主電路 522‧‧‧下拉(PD)微調電路 530‧‧‧上拉主驅動器 530'‧‧‧上拉主驅動器 531‧‧‧上拉電晶體 540‧‧‧下拉主驅動器 540'‧‧‧下拉主驅動器 541‧‧‧下拉電晶體 1000‧‧‧記憶體系統 1100‧‧‧記憶體裝置 1200‧‧‧記憶體控制器 1300‧‧‧緩衝記憶體 2000‧‧‧主機 3200‧‧‧顯示器 3300‧‧‧無線電收發器 3400‧‧‧輸入裝置 4200‧‧‧輸入裝置 4300‧‧‧顯示器 5200‧‧‧圖像感測器 5300‧‧‧顯示器 7100‧‧‧卡介面 10000‧‧‧電子系統 30000‧‧‧記憶體系統 40000‧‧‧記憶體系統 50000‧‧‧記憶體系統 70000‧‧‧記憶卡 ADD‧‧‧地址 ALE‧‧‧焊盤 ANT‧‧‧天線 BL1‧‧‧位元線 BL2‧‧‧位元線 BLI‧‧‧位元線 CADD‧‧‧行地址 CE#‧‧‧焊盤 CL‧‧‧行線 CLE‧‧‧焊盤 CMD‧‧‧命令 DATA‧‧‧數據 DL‧‧‧數據線 DQ‧‧‧輸入/輸出焊盤 FAIL‧‧‧失敗信號 L_DATA‧‧‧低位準數據 L_MPDTR‧‧‧低壓主下拉電晶體 L_MPUTR‧‧‧低壓主上拉電晶體 L_N1‧‧‧低壓第一微調電晶體 L_N2‧‧‧低壓第二微調電晶體 L_N3‧‧‧低壓第三微調電晶體 L_Nk‧‧‧低壓第k微調電晶體 LL‧‧‧局部線 MPDDO‧‧‧主下拉資料輸出電路 MPDTR‧‧‧主下拉電晶體 MPUDO‧‧‧主上拉資料輸出電路 MPUTR‧‧‧主上拉電晶體 N1‧‧‧第一微調電晶體 N2‧‧‧第二微調電晶體 N3‧‧‧第三微調電晶體 Nk‧‧‧第k微調電晶體 PASS‧‧‧通過信號 PB1‧‧‧頁緩衝器 PB2‧‧‧頁緩衝器 PBI‧‧‧頁緩衝器 PBSIGNALS‧‧‧頁緩衝器控制信號 PD_MD‧‧‧下拉主數據 PDTR＜1＞‧‧‧第一下拉微調碼 PDTR＜2＞‧‧‧第二下拉微調碼 PDTR＜3＞‧‧‧第三下拉微調碼 PDTR＜k＞‧‧‧第k下拉微調碼 PDTR＜k:1＞‧‧‧下拉微調碼 PDTRO‧‧‧下拉微調輸出電路 PU_MD‧‧‧上拉主數據 PUTR＜1＞‧‧‧第一上拉微調碼 PUTR＜2＞‧‧‧第二上拉微調碼 PUTR＜3＞‧‧‧第三上拉微調碼 PUTR＜k＞‧‧‧第k上拉微調碼 PUTR＜k:1＞‧‧‧上拉微調碼 PUTRO‧‧‧上拉微調輸出電路 RADD‧‧‧列地址 RE#‧‧‧焊盤 SCM＜k:1＞‧‧‧子碼 TR_BL1‧‧‧第一阻塞電晶體 TR_BL2‧‧‧第二阻塞電晶體 V_BL1‧‧‧第一阻塞信號 V_BL2‧‧‧第二阻塞信號 V_BL2‧‧‧第三阻塞信號 V_CODE‧‧‧操作碼 VCC‧‧‧電源 Vop‧‧‧操作電壓 VPB‧‧‧感測電壓 VRY_BIT＜#＞‧‧‧可允許位元 VSS‧‧‧接地 WE#‧‧‧焊盤 WP#‧‧‧焊盤
［圖1］是例示根據本公開的一個實施方式的記憶體系統的圖； ［圖2］是例示諸如圖1中所示的記憶體裝置這樣的記憶體裝置的圖； ［圖3］是例示諸如圖2中所示的控制邏輯這樣的控制邏輯的圖； ［圖4］是例示根據本公開的一個實施方式的資料輸出緩衝器的圖； ［圖5］是例示根據本公開的一個實施方式的諸如圖4中所示的上拉預驅動器這樣的上拉預驅動器的圖； ［圖6］是例示根據本公開的一個實施方式的諸如圖5中所示的上拉微調電路這樣的上拉微調電路的圖； ［圖7］是例示諸如圖4中所示的下拉預驅動器這樣的下拉預驅動器的圖； ［圖8］是例示根據本公開的一個實施方式的諸如圖7中所示的下拉微調電路這樣的下拉微調電路的圖； ［圖9］是例示諸如圖4中所示的上拉主驅動器的圖； ［圖10］是例示根據本公開的另一實施方式的諸如圖4中所示的上拉主驅動器這樣的上拉主驅動器的圖； ［圖11］是例示諸如圖4中所示的下拉主驅動器這樣的下拉主驅動器的圖； ［圖12］是例示根據本公開的另一實施方式的諸如圖4中所示的下拉主驅動器這樣的下拉主驅動器的圖； ［圖13］是例示包括圖2中所示的記憶體裝置的記憶體系統的另一實施方式的圖； ［圖14］是例示包括圖2中所示的記憶體裝置的記憶體系統的另一實施方式的圖； ［圖15］是例示包括圖2中所示的記憶體裝置的記憶體系統的另一實施方式的圖；以及 ［圖16］是例示包括圖2中所示的記憶體裝置的記憶體系統的另一實施方式的圖。
530‧‧‧上拉主驅動器
531‧‧‧上拉電晶體
DQ‧‧‧輸入/輸出焊盤
MPUDO‧‧‧主上拉資料輸出電路
MPUTR‧‧‧主上拉電晶體
N1‧‧‧第一微調電晶體
N2‧‧‧第二微調電晶體
N3‧‧‧第三微調電晶體
Nk‧‧‧第k微調電晶體
PU_MD‧‧‧上拉主數據
PUTR<1>‧‧‧第一上拉微調碼
PUTR<2>‧‧‧第二上拉微調碼
PUTR<3>‧‧‧第三上拉微調碼
PUTR<k>‧‧‧第k上拉微調碼
PUTR<k：1>‧‧‧上拉微調碼
PUTRO‧‧‧上拉微調輸出電路
VCC‧‧‧電源

Claims (29)

  1. 一種資料輸出緩衝器，該資料輸出緩衝器包括： 上拉主驅動器，該上拉主驅動器聯接在電源端子和輸出端子之間，所述上拉主驅動器被配置為輸出高位準的資料；以及 下拉主驅動器，該下拉主驅動器聯接在所述輸出端子和接地端子之間，所述下拉主驅動器被配置為輸出低位準的資料， 其中，所述上拉主驅動器包括： 主上拉電晶體，該主上拉電晶體是第一類型的；以及 多個第一微調電晶體，所述多個第一微調電晶體中的每一個是第二類型的。
  2. 如請求項1所述的資料輸出緩衝器， 其中，所述第一類型的電晶體是PMOS電晶體，並且 其中，所述第二類型的電晶體是NMOS電晶體。
  3. 如請求項1所述的資料輸出緩衝器，其中，所述主上拉電晶體和所述多個第一微調電晶體並聯聯接在所述電源端子和所述輸出端子之間。
  4. 如請求項3所述的資料輸出緩衝器， 其中，所述主上拉電晶體回應於上拉主資料而輸出高位準的資料，並且 其中，所述多個第一微調電晶體回應於上拉微調碼而對所述高位準的資料進行校正。
  5. 如請求項4所述的資料輸出緩衝器，其中，所述多個第一微調電晶體在所述主上拉電晶體截止時全部截止。
  6. 如請求項3所述的資料輸出緩衝器， 其中，所述主上拉電晶體包括低壓PMOS電晶體，並且 其中，所述多個第一微調電晶體包括低壓NMOS電晶體。
  7. 如請求項6所述的資料輸出緩衝器，該資料輸出緩衝器還包括阻塞電晶體，該阻塞電晶體聯接在所述上拉主驅動器和所述電源端子之間，並且被配置為回應於阻塞信號而阻斷電流路徑。
  8. 如請求項7所述的資料輸出緩衝器，其中，所述阻塞電晶體包括非低壓PMOS電晶體。
  9. 如請求項1所述的資料輸出緩衝器，其中，所述下拉主驅動器包括： 主下拉電晶體，該主下拉電晶體是所述第二類型的；以及 多個第二微調電晶體，所述多個第二微調電晶體中的每一個是所述第二類型的。
  10. 如請求項9所述的資料輸出緩衝器，其中，所述主下拉電晶體和所述多個第二微調電晶體並聯聯接在所述輸出端子和所述接地端子之間。
  11. 如請求項10所述的資料輸出緩衝器， 其中，所述主下拉電晶體回應於下拉主資料而輸出低位準的資料，並且 其中，所述多個第二微調電晶體回應於下拉微調碼而對所述低位準的資料進行校正。
  12. 如請求項11所述的資料輸出緩衝器，其中，所述多個第二微調電晶體在所述主下拉電晶體截止時全部截止。
  13. 如請求項9所述的資料輸出緩衝器，其中，所述主下拉電晶體和所述多個第二微調電晶體包括低壓NMOS電晶體。
  14. 如請求項13所述的資料輸出緩衝器，該資料輸出緩衝器還包括阻塞電晶體，該阻塞電晶體聯接在所述下拉主驅動器和所述接地端子之間，並且被配置為回應於阻塞信號而阻斷電流路徑。
  15. 如請求項14所述的資料輸出緩衝器，其中，所述阻塞電晶體包括非低壓NMOS電晶體。
  16. 一種記憶體裝置，該記憶體裝置包括： 記憶體單元陣列，該記憶體單元陣列被配置為儲存資料； 週邊電路，該週邊電路被配置為對所述記憶體單元陣列執行編程操作、讀取操作、擦除操作或輸出操作；以及 控制邏輯，該控制邏輯被配置為回應於從記憶體控制器接收到的命令而控制所述週邊電路， 其中，所述週邊電路包括： 上拉主驅動器，該上拉主驅動器包括第一類型的電晶體和第二類型的電晶體，並且被配置為在所述輸出操作期間根據所述控制邏輯的控制將高位準的資料輸出到所述記憶體控制器；以及 下拉主驅動器，該下拉主驅動器包括所述第二類型的電晶體，並且被配置為在所述輸出操作期間根據所述控制邏輯的控制將低位準的資料輸出到所述記憶體控制器。
  17. 如請求項16所述的記憶體裝置，其中，所述上拉主驅動器包括： 主上拉電晶體，該主上拉電晶體是所述第一類型的；以及 多個第一微調電晶體，所述多個第一微調電晶體中的每一個是所述第二類型的。
  18. 如請求項17所述的記憶體裝置，其中，所述主上拉電晶體和所述多個第一微調電晶體並聯聯接在電源端子和輸出端子之間。
  19. 如請求項18所述的記憶體裝置， 其中，所述主上拉電晶體回應於上拉主資料而輸出高位準的資料，並且 其中，所述多個第一微調電晶體回應於上拉微調碼而對所述高位準的資料進行校正。
  20. 如請求項16所述的記憶體裝置，其中，所述下拉主驅動器包括： 主下拉電晶體，所述主下拉電晶體是所述第二類型的；以及 多個第二微調電晶體，所述多個第二微調電晶體中的每一個是所述第二類型的。
  21. 如請求項20所述的記憶體裝置，其中，所述主下拉電晶體和所述多個第二微調電晶體並聯聯接在接地端子和輸出端子之間。
  22. 如請求項21所述的記憶體裝置， 其中，所述主下拉電晶體回應於下拉主資料而輸出低位準的資料，並且 其中，所述多個第二微調電晶體回應於下拉微調碼而對所述低位準的資料進行校正。
  23. 如請求項16所述的記憶體裝置，該記憶體裝置還包括第一阻塞電晶體和第二阻塞電晶體，該第一阻塞電晶體和該第二阻塞電晶體被分別配置為選擇性地啟動所述上拉主驅動器和所述下拉主驅動器。
  24. 如請求項23所述的記憶體裝置，其中，所述第一阻塞電晶體聯接在電源端子和所述上拉主驅動器之間，並且根據所述控制邏輯的控制來形成電流路徑或阻斷電流路徑。
  25. 如請求項23所述的記憶體裝置，其中，所述第二阻塞電晶體聯接在接地端子和所述下拉主驅動器之間，並且根據所述控制邏輯的控制來形成電流路徑或阻斷電流路徑。
  26. 如請求項23所述的記憶體裝置，其中，所述控制邏輯包括： 命令檢測器，該命令檢測器被配置為檢測從所述記憶體控制器接收到的命令是內部操作命令還是輸出命令，並且輸出關於檢測結果的資訊以及所述命令；以及 操作控制器，該操作控制器被配置為回應於從所述命令檢測器接收到的所述命令和所述關於檢測結果的資訊而輸出用於分別控制所述第一阻塞電晶體和所述第二阻塞電晶體的第一阻塞信號和第二阻塞信號。
  27. 如請求項26所述的記憶體裝置，其中，所述命令檢測器被配置為： 當從所述記憶體控制器接收到的命令是所述輸出命令時，禁用所述第一阻塞信號和所述第二阻塞信號，使得所述上拉主驅動器和所述下拉主驅動器二者被停用，並且 當從所述記憶體控制器接收到的命令是所述內部操作命令時，啟用所述第一阻塞信號和所述第二阻塞信號，使得所述上拉主驅動器和所述下拉主驅動器二者被啟動。
  28. 如請求項27所述的記憶體裝置，其中，所述上拉主驅動器的輸出節點和所述下拉主驅動器的輸出節點在所述第一阻塞信號和所述第二阻塞信號被啟用時浮置。
  29. 一種資料輸出緩衝器，該資料輸出緩衝器包括： 上拉驅動器，該上拉驅動器被配置為將資料上拉；以及 下拉驅動器，該下拉驅動器被配置為將資料下拉， 其中，所述上拉驅動器包括： PMOS電晶體，該PMOS電晶體被配置為將資料上拉；以及 一個或更多個NMOS電晶體，所述一個或更多個NMOS電晶體被配置為回應於分別與所述一個或更多個NMOS電晶體對應的上拉微調碼而加重或去加重資料的上拉，並且 其中，所述下拉驅動器包括： 主電晶體，該主電晶體被配置為將資料下拉；以及 一個或更多個微調電晶體，所述一個或更多個微調電晶體被配置為回應於分別與所述一個或更多個微調電晶體對應的下拉微調碼而加重或去加重數據的下拉。
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