TWI801508B - 資料輸出緩衝器 - Google Patents

資料輸出緩衝器 Download PDF

Info

Publication number
TWI801508B
TWI801508B TW108106179A TW108106179A TWI801508B TW I801508 B TWI801508 B TW I801508B TW 108106179 A TW108106179 A TW 108106179A TW 108106179 A TW108106179 A TW 108106179A TW I801508 B TWI801508 B TW I801508B
Authority
TW
Taiwan
Prior art keywords
pull
code
data
output
pulse
Prior art date
Application number
TW108106179A
Other languages
English (en)
Other versions
TW202006717A (zh
Inventor
黃珍夏
安根善
Original Assignee
韓商愛思開海力士有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 韓商愛思開海力士有限公司 filed Critical 韓商愛思開海力士有限公司
Publication of TW202006717A publication Critical patent/TW202006717A/zh
Application granted granted Critical
Publication of TWI801508B publication Critical patent/TWI801508B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
    • H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
    • H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
    • H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
    • H03K17/6871—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor
    • H03K17/6872—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors the output circuit comprising more than one controlled field-effect transistor using complementary field-effect transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0656—Data buffering arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/022—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in I/O circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • H03K19/018571—Coupling arrangements; Impedance matching circuits of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Human Computer Interaction (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Optical Communication System (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Small-Scale Networks (AREA)

Abstract

一種資料輸出緩衝器包括：上拉主驅動器，所述上拉主驅動器透過根 據輸入資料執行加重操作，經由輸出端子輸出具有高位準的輸出資料；下拉主驅動器，所述下拉主驅動器根據所述輸入資料經由所述輸出端子輸出具有低位準的輸出資料；主動電感器控制器，所述主動電感器控制器透過檢測所述輸入資料的上升時段或下降時段來選擇性地輸出電感器啟動電壓；以及主動電感器，所述主動電感器回應於所述電感器啟動電壓而對所述輸出端子選擇性地執行去加重操作。

Description

資料輸出緩衝器
各種實施方式關於資料輸出緩衝器，並且更具體地，關於一種使用主動電感器的資料輸出緩衝器。
記憶體裝置可以儲存資料或輸出所儲存的資料。例如，記憶體裝置可以包括在電源被阻斷時所儲存的資料丟失的揮發性記憶體裝置、或者即使在電源被阻斷時也保留所儲存的資料的非揮發性記憶體裝置。記憶體裝置可以包括儲存資料的記憶體單元陣列、執行包括編程操作、讀取操作和擦除操作的各種操作的周邊電路以及控制周邊電路的控制邏輯。
記憶體控制器可以控制主機與記憶體裝置之間的資料通訊。
記憶體裝置可以透過通道與記憶體控制器通訊。例如，可作為記憶體裝置中的周邊電路的一部分的資料輸出緩衝器可以透過通道輸出從記憶體裝置讀取的資料。
各種實施方式涉及一種資料輸出緩衝器，該資料輸出緩衝器能夠透過在資料的轉變時段期間選擇性地驅動主動電感器來選擇性地執行加重功能(emphasis function)或去加重功能(de-emphasis function)。
根據一個實施方式，一種資料輸出緩衝器可以包括：上拉主驅動器，所述上拉主驅動器透過根據輸入資料執行加重操作，經由輸出端子輸出具有高位準的輸出資料；下拉主驅動器，所述下拉主驅動器根據所述輸入資料經由所述輸出端子輸出具有低位準的輸出資料；主動電感器控制器，所述主動電感器控制器透過檢測所述輸入資料的上升時段或下降時段來選擇性地輸出電感器啟動電壓；以及主動電感器，所述主動電感器回應於所述電感器啟動電壓而對所述輸出端子選擇性地執行去加重操作。
根據一個實施方式，一種資料輸出緩衝器可以包括：上拉預驅動器，所述上拉預驅動器透過對上拉脈衝進行校準來輸出上拉碼；下拉預驅動器，所述下拉預驅動器透過對下拉脈衝進行校準來輸出下拉碼；主動電感器控制器，所述主動電感器控制器透過檢測所述上拉碼和所述下拉脈衝並且檢測所述下拉碼和所述上拉脈衝來選擇性地輸出電感器啟動電壓；以及主動電感器，所述主動電感器回應於所述電感器啟動電壓而選擇性地執行去加重操作以減小輸出端子的電位。
根據一個實施方式，一種資料輸出緩衝器可以包括：上拉預驅動器，所述上拉預驅動器適於接收與輸入資料對應的第一上拉信號並且預驅動所述第一上拉信號以輸出第二上拉信號；下拉預驅動器，所述下拉預驅動器適於接收與輸入資料對應的第一下拉信號，並且預驅動所述第一下拉信號以輸出第二下拉信號；上拉主驅動器，所述上拉主驅動器適於接收所述第二上拉信號 並驅動所述第二上拉信號以透過輸出焊盤輸出上拉輸出信號；下拉主驅動器，所述下拉主驅動器適於接收所述第二下拉信號並驅動所述第二下拉信號以透過輸出焊盤輸出下拉輸出信號；檢測器，所述檢測器適於檢測輸入資料的轉變時段以產生檢測信號；以及主動電感器，所述主動電感器耦接到輸出焊盤，適於基於檢測信號在轉變時段期間對上拉輸出信號和下拉輸出信號選擇性地執行加重和去加重。
相關申請案的交叉引用：本申請案請求於2018年7月17日提交的韓國專利申請案No.10-2018-0083137的優先權，該韓國專利申請案的全部內容透過引用併入本文中。
11~16:電流路徑
61~64:時刻
100:記憶體單元陣列
200:周邊電路
210:電壓產生電路
220:列解碼器
230:頁緩衝器組
240:行解碼器
250:輸入/輸出電路
250':資料輸出緩衝器
260:電流感測電路
300:控制邏輯
500:觸發控制器
510:第一上拉預驅動器
520:第一下拉預驅動器
530:第二上拉預驅動器
531:上拉反相電路
532:上拉碼產生器
540:第二下拉預驅動器
541:下拉反相電路
542:下拉碼產生器
550:上拉主驅動器
551:主上拉電路
552:子上拉電路
553:電阻器
560:下拉主驅動器
561:主下拉電路
562:子下拉電路
563:電阻器
570:主動電感器控制器
580:主動電感器
1000:記憶體系統
1100:記憶體裝置
1200:記憶體控制器
1300:緩衝記憶體
2000:主機
3200:顯示器
3300:無線電收發器
3400:輸入裝置
4200:輸入裝置
4300:顯示器
5200:影像感測器
5300:顯示器
7100:卡介面
30000:記憶體系統
40000:記憶體系統
50000:記憶體系統
70000:記憶卡
1DC＃:第一下拉碼
1DCb＃:第一反相下拉碼
1TS＃:第一檢測信號
2DC＃:第二下拉碼
2DC<1>~2DC<k>:第二下拉碼
1UC＃:第一上拉碼
1UCb＃:第一反相上拉碼
2UC＃:第二上拉碼
2UC<1>~2UC<k>:第二上拉碼
2TS＃:第二檢測信號
ACB:交流電提升
ADD:位址
AG1:第一及閘
AG2:第二及閘
AIC:主動電感器
AICON:主動電感器控制器
ANT:天線
BL1~BLI:位元線
CADD:列位址
CAP:電容器
CMD:命令
CL:行線
CE＃:焊盤
WE＃:焊盤
RE＃:焊盤
ALE:焊盤
Cons_S:電感器控制信號
CLE:焊盤
WP＃:焊盤
D_DN:下拉脈衝
DATA:資料
DeE:去加重操作
DEL1:第一延遲時間
DEL2:第二延遲時間
DOUT:輸出資料
DL:資料線
DQ:輸入/輸出焊盤
D_UP:上拉脈衝
FAIL:失敗信號
IN1:第一反相器
IN2:第二反相器
PB1~PBI:頁緩衝器
LL:區域線
N1:NMOS電晶體
ND1:第一節點
ND2:第二節點
OG:或閘
OP_CMD:操作碼
P1:PMOS電晶體
PASS:通過信號
PBSIGNALS:頁緩衝器控制信號
PD_DATA:下拉資料
PDPD1:第一下拉預驅動器
PDPD2:第二下拉預驅動器
PUPD1:第一上拉預驅動器
PUPD2:第二上拉預驅動器
PU_DATA:上拉資料
PDMD:下拉主驅動器
PUMD:上拉主驅動器
RADD:列位址
RS:電阻器
TD1~TDk:NMOS電晶體
TR1:第一開關電晶體
TRCON:觸發控制器
TU1~TUk:NMOS電晶體
VCC:電源電壓
Vidt:電感器啟動電壓
Vop:操作電壓
VPB:感測電壓
VRY_BIT<＃>:允許位元
VSS:接地電壓
圖1是示出記憶體系統的圖；圖2是示出記憶體裝置(諸如圖1的記憶體裝置)的圖；圖3是示出根據一個實施方式的資料輸出緩衝器的圖；圖4是示出根據一個實施方式的主動電感器控制器的電路圖；圖5是示出根據一個實施方式的主動電感器的圖；圖6是示出預驅動器中的資料延遲的圖；圖7是示出根據一個實施方式的第二上拉預驅動器的圖；圖8是示出根據一個實施方式的第二下拉預驅動器的圖；圖9是示出根據一個實施方式的上拉主驅動器的圖；圖10是示出根據一個實施方式的下拉主驅動器的圖；圖11是示出根據一個實施方式的資料輸出緩衝器的去加重操作的圖； 圖12是示出根據一個實施方式的資料輸出緩衝器的加重操作的圖；圖13是示出根據一個實施方式的應用了加重和去加重的輸出資料的圖；圖14是示出根據一個實施方式的包括記憶體裝置的記憶體系統的圖；圖15是示出根據一個實施方式的包括記憶體裝置的記憶體系統的圖；圖16是示出根據一個實施方式的包括記憶體裝置的記憶體系統的圖；以及圖17是示出根據一個實施方式的包括記憶體裝置的記憶體系統的圖。
現在將參照圖式更全面地描述各種實施方式。然而，本發明的元件和特徵可以與本文中所公開的不同地配置或佈置。因此，本發明不限於這裡闡述的實施方式。相反，提供這些實施方式是為了使本揭示內容徹底和完整，並且向本領域技術人員充分傳達實施方式的範圍。注意到，在整個說明書中，對「一個實施方式」等的引用不一定涉及僅一個實施方式，並且對任何這樣的短語的不同引用也不一定涉及相同的實施方式。
將理解的是，當一個元件被稱為「耦接」或「連接」到某個元件時，它可以直接耦接或連接到所述某個元件，或者可以按照在其間存在中間元件的方式間接耦接或連接到所述某個元件。除非陳述或上下文另有說明，否則直接或間接耦接/連接的兩個元件之間的通訊可以是有線的或無線的。在說明書中，當元件被稱為「包括」或「包含」組件時，除非上下文另有說明，否則這種開放式過渡短語不排除一個或更多個其他組件，而是可以進一步包括其他組件。
圖1是示出記憶體系統1000的圖。
參照圖1，記憶體系統1000可以回應於主機2000的請求而儲存資料，或者輸出或刪除所儲存的資料。
記憶體系統1000可以包括儲存資料的記憶體裝置1100、記憶體控制器1200和緩衝記憶體1300。緩衝記憶體1300可以臨時儲存記憶體系統1000的操作所需的資料。記憶體控制器1200可以回應於主機2000的控制而控制記憶體裝置1100和緩衝記憶體1300。
主機2000可以使用諸如以下各種通訊方法中的至少一種與記憶體系統1000通訊：通用序列匯流排(USB)、序列AT配置(SATA)、序列連接SCSI(SAS)、高速晶片(HSIC)、小型電腦系統介面(SCSI)、周邊元件互連(PCI)、快速PCI(PCIe)、快速非揮發性記憶體(NVMe)、通用快閃記憶體儲存(UFS)、安全數位(SD)、多媒體卡(MMC)、嵌入式MMC(eMMC)、雙列直插式記憶體模組(DIMM)、暫存器DIMM(RDIMM)和低負載DIMM(LRDIMM)通訊方法。
記憶體裝置1100可以包括在電源被阻斷時所儲存的資料丟失的揮發性記憶體裝置或者即使在電源被阻斷時也保留所儲存的資料的非揮發性記憶體裝置。記憶體控制器1200可以控制記憶體裝置1100執行編程操作、讀取操作或擦除操作。例如，在編程操作期間，記憶體裝置1100可以從記憶體控制器1200接收命令、位址和資料並執行編程操作。在讀取操作期間，記憶體裝置1100可以從記憶體控制器1200接收命令和位址並將讀取資料輸出到記憶體控制器1200。記憶體裝置1100可以包括用於輸入和輸出資料的輸入/輸出電路。
記憶體控制器1200可以控制記憶體系統1000的整體操作並控制主機2000與記憶體裝置1100之間的資料交換。例如，記憶體控制器1200可以回應於來自主機2000的請求而控制記憶體裝置1100編程資料、讀取資料或擦除資料。另外，記憶體控制器1200可以從主機2000接收資料和邏輯位址，並將邏輯位址轉換(或變換)為指示實際儲存資料的區域的物理位址。另外，記憶體控制器1200可以將配置邏輯位址和物理位址之間的映射關係的邏輯到物理位址映射表儲存在緩衝記憶體1300中。
緩衝記憶體1300還可以作為記憶體控制器1200的操作記憶體或快取記憶體，並且儲存除了上述資訊之外的在記憶體系統1000中使用的系統資料。根據實施方式，緩衝記憶體1300可以包括雙倍資料速率同步動態隨機存取記憶體(DDR SDRAM)、低功率雙倍資料4(LPDDR4)SDRAM、圖形雙倍資料速率(GDDR)SDRAM、低功率DDR(LPDDR)或記憶體匯流排動態隨機存取記憶體(RDRAM)。
圖2是示出圖1的記憶體裝置1100的圖。
參照圖2，記憶體裝置1100可以是揮發性記憶體裝置或非揮發性記憶體裝置。雖然圖2示出了非揮發性記憶體裝置作為實施方式，但是本發明不限於此。
記憶體裝置1100可以包括儲存資料的記憶體單元陣列100。記憶體裝置1100可以包括周邊電路200，周邊電路200被配置為執行編程操作以將資料儲存在記憶體單元陣列100中，執行讀取操作以輸出所儲存的資料以及執行擦除操作以擦除所儲存的資料。周邊電路200可以包括如圖2所示並且在 下面描述的其他組件。記憶體裝置1100可以包括被配置為回應於圖1中所示的記憶體控制器1200的控制而控制周邊電路200的控制邏輯300。
記憶體單元陣列100可以包括複數個記憶體區塊。記憶體區塊可以儲存使用者資料和用於執行記憶體裝置1100的操作的各種類型的資訊。記憶體區塊可以具有二維結構或三維結構。為了提高集成密度，主要使用三維結構的記憶體區塊。二維記憶體區塊可以具有與基板平行佈置的記憶體單元。三維記憶體區塊可以包括沿與基板垂直的方向堆疊的記憶體單元。
控制邏輯300可以控制周邊電路200執行編程操作、讀取操作和擦除操作。例如，周邊電路200可以包括電壓產生電路210、列解碼器220、頁緩衝器組230、行解碼器240、輸入/輸出電路250和電流感測電路260。
電壓產生電路210可以回應於從控制邏輯300接收到的操作碼OP_CMD而產生應用於執行編程操作、讀取操作和擦除操作的各種操作電壓Vop。例如，控制邏輯300可以控制電壓產生電路210產生包括編程電壓、驗證電壓、通過電壓、讀取電壓、擦除電壓和導通電壓的各種電壓。
列解碼器220可以回應於列位址RADD而將操作電壓Vop傳送到與記憶體單元陣列100的記憶體區塊當中的所選記憶體區塊耦接的區域線LL。區域線LL可以包括區域字元線、區域汲極選擇線和區域源極選擇線。另外，區域線LL可以包括與記憶體區塊耦接的諸如源線的各種線。
頁緩衝器組230可以耦接到與記憶體單元陣列100的記憶體區塊耦接的位元線BL1~BLI。頁緩衝器組230可以包括分別耦接到位元線BL1~BLI的複數個頁緩衝器PB1~PBI。頁緩衝器PB1~PBI可以回應於頁緩衝器控制信號PBSIGNALS而操作。例如，在讀取操作或驗證操作期間，頁緩衝器PB1~PBI 可以臨時儲存透過位元線BL1~BLI接收到的資料，或者感測位元線BL1~BLI中的電壓或電流。
行解碼器240可以回應於列位址CADD而在輸入/輸出電路250和頁緩衝器組230之間傳送資料。例如，行解碼器240可以透過資料線DL與頁緩衝器PB1~PBI交換資料，或者透過行線CL與輸入/輸出電路250交換資料。
輸入/輸出電路250可以透過輸入/輸出焊盤DQ或端子從外部裝置(例如，圖2中所示的記憶體控制器1200)接收命令CMD、位址ADD和資料。輸入/輸出電路250可以透過輸入/輸出焊盤DQ將讀取的資料輸出到記憶體控制器1200。例如，輸入/輸出電路250可以將來自記憶體控制器1200的命令CMD和位址ADD傳送到控制邏輯300，或者可以與行解碼器240交換資料DATA。
電流感測電路260可以回應於允許位元VRY_BIT<＃>而產生參考電流。在讀取操作或驗證操作期間，電流感測電路260可以將從頁緩衝器組230接收的感測電壓VPB與由參考電流產生的參考電壓進行比較，以輸出通過信號PASS或失敗信號FAIL。
控制邏輯300可以回應於透過焊盤CE＃、焊盤WE＃、焊盤RE＃、焊盤ALE、焊盤CLE和焊盤WP＃接收的信號而接收命令CMD和位址ADD。控制邏輯300可以回應於命令CMD和位址ADD而輸出操作信號OP_CMD、列位址RADD、頁緩衝器控制信號PBSIGNALS和允許位元VRY_BIT<＃>以控制周邊電路200。控制邏輯300可以回應於通過信號PASS或失敗信號FAIL而確定驗證操作是通過還是失敗。
圖3是示出根據一個實施方式的資料輸出緩衝器250'的圖。
參照圖3，資料輸出緩衝器250'可以被包括在圖2的輸入/輸出電路250中。例如，資料輸出緩衝器250'可以將透過如圖2所示的行線CL接收到的資料DATA放大，並且透過輸入/輸出焊盤DQ輸出輸出資料DOUT。資料輸出緩衝器250'可以包括觸發控制器(TRCON)500、第一上拉預驅動器(PUPD1)510、第一下拉預驅動器(PDPD1)520、第二上拉預驅動器(PUPD2)530、第二下拉預驅動器(PDPD2)540、上拉主驅動器550、下拉主驅動器560、主動電感器控制器(AICON)570和主動電感器(AIC)580。
觸發控制器500可以從如圖2所示的行線CL接收資料DATA，然後根據接收資料DATA輸出上拉脈衝D_UP和下拉脈衝D_DN。上拉脈衝D_UP可以是具有邏輯高位準(或高位準)的信號，而下拉脈衝D_DN可以是具有邏輯低位準(或低位準)的信號。
第一上拉預驅動器510可以回應於上拉脈衝D_UP而輸出包括上拉資料的第一上拉碼1UC＃。例如，第一上拉預驅動器510可以對上拉脈衝D_UP進行校準以輸出第一上拉碼1UC＃。第一上拉碼1UC＃可以包括複數個位元，並且包括具有與上拉脈衝D_UP相同位準的上拉信號。例如，第一上拉碼1UC＃可以包括複數個位元，並且所述位元中的一個位元可以是上拉信號，而其他位元可以是校準碼。第一上拉預驅動器510可以包括晶片外驅動器(Off-Chip Driver：OCD)和片上終止(On-Die Termination：ODT)電路，或者其中之一。例如，晶片外驅動器(OCD)可以根據上拉脈衝D_UP的位準輸出包括複數個位元的第一上拉碼1UC＃。片上終止(ODT)電路可以對第一上 拉碼1UC＃透過其以設置位準(其可以是預定的)輸出的線路或引腳的電阻進行控制。
第一下拉預驅動器520可以回應於下拉脈衝D_DN而輸出第一下拉碼1DC＃。例如，第一下拉預驅動器520可以對下拉脈衝D_DN進行校準以輸出第一下拉碼1DC＃。第一下拉碼1DC＃可以包括複數個位元，並且包括具有與下拉脈衝D_DN相同位準的下拉信號。例如，第一下拉碼1DC＃可以包括複數個位元，並且所述位元中的一個位元可以是下拉信號，而其他位元可以是校準碼。例如，第一下拉預驅動器520可以透過對下拉脈衝D_DN進行校準來輸出包括複數個位元的第一下拉碼1DC＃。第一下拉預驅動器520可以包括晶片外驅動器(OCD)和片上終止(ODT)電路，或者可以包括其中之一。例如，晶片外驅動器(OCD)可以根據下拉脈衝D_DN的位準輸出包括複數個位元的第一下拉碼1DC＃。片上終止(ODT)電路可以對第一下拉碼1DC＃透過其以設置位準(其可以是預定的)輸出的線路或引腳的電阻進行控制。
第二上拉預驅動器530可以回應於第一上拉碼1UC＃而輸出上拉資料PU_DATA和第二上拉碼2UC＃。上拉資料PU_DATA可以確定輸出資料DOUT的高位準。上拉資料PU_DATA可以作為來自第一上拉預驅動器510的上拉信號的反相資料輸出，並且可以具有所接收的上拉信號的擺動寬度。例如，第二上拉預驅動器530可以在接收資料DATA具有高位準時輸出具有低位準的上拉資料PU_DATA，並且可以在接收資料DATA具有低位準時輸出具有高位準的上拉資料PU_DATA。可以透過對所接收的第一上拉碼1UC＃中包括的校準碼進行校準來產生第二上拉碼2UC＃。換句話說，第二上拉預驅動器530可以透過根據設置信號強度(其可以是預定的)對第一上拉碼1UC＃中所 包括的校準碼的位準進行校正來輸出第二上拉碼2UC＃。在各種實施方式中，儘管第一上拉碼1UC＃和第二上拉碼2UC＃具有不同的信號強度(或增益)，但是第一上拉碼1UC＃和第二上拉碼2UC＃可以包括相同的資料。
第二下拉預驅動器540可以回應於第一下拉碼1DC＃而輸出下拉資料PD_DATA和第二下拉碼2DC＃。下拉資料PD_DATA可以確定輸出資料DOUT的低位準。下拉資料PD_DATA可以作為來自第一下拉預驅動器520的下拉信號的反相資料輸出，並且可以具有所接收的下拉信號的擺動寬度。例如，第二下拉預驅動器540可以在接收資料DATA具有高位準時輸出具有低位準的下拉資料PD_DATA，並且可以在接收資料DATA具有低位準時輸出具有高位準的下拉資料PD_DATA。可以透過對所接收的第一下拉碼1DC＃中包括的校準碼進行校準來產生第二下拉碼2DC＃。換句話說，第二下拉預驅動器540可以透過根據設置信號強度(其可以是預定的)對第一下拉碼1DC＃中所包括的校準碼的位準進行校正來輸出第二下拉碼2DC＃。在各種實施方式中，儘管第一下拉碼1DC＃和第二下拉碼2DC＃具有不同的信號強度，但是第一下拉碼1DC＃和第二下拉碼2DC＃可以包括相同的資料。
上拉主驅動器550可以回應於上拉資料PU_DATA和第二上拉碼2UC＃而將高位準資料作為輸出資料DOUT輸出到輸入/輸出焊盤DQ。當接收到具有低位準的上拉資料PU_DATA時，上拉主驅動器550可以將具有高位準的輸出資料DOUT輸出到輸入/輸出焊盤DQ。當接收到具有高位準的上拉資料PU_DATA時，上拉主驅動器550可以不輸出輸出資料DOUT。換句話說，當上拉主驅動器550不輸出輸出資料DOUT時，上拉主驅動器550的輸出節點可以被浮動設置。
下拉主驅動器560可以回應於下拉資料PD_DATA和第二下拉碼2DC＃而將低位準資料作為輸出資料DOUT輸出到輸入/輸出焊盤DQ。當接收到具有高位準的下拉資料PD_DATA時，下拉主驅動器560可以將具有低位準的輸出資料DOUT輸出到輸入/輸出焊盤DQ。當接收到具有低位準的下拉資料PD_DATA時，下拉主驅動器560可以不輸出輸出資料DOUT。換句話說，當下拉主驅動器560不輸出輸出資料DOUT時，下拉主驅動器560的輸出節點可以被浮動設置。
主動電感器控制器570可以透過檢測資料DATA被上拉或下拉的時段來選擇性地輸出電感器啟動電壓Vidt。換句話說，主動電感器控制器570可以檢測資料DATA的過渡時段(例如，上升時段和下降時段或者上升邊緣和下降邊緣)以產生作為檢測信號的電感器啟動電壓Vidt。主動電感器控制器570可以回應於第一上拉碼1UC＃、第一下拉碼1DC＃、上拉脈衝D_UP和下拉脈衝D_DN而選擇性地輸出電感器啟動電壓Vidt。例如，主動電感器控制器570可以在資料DATA的下降時段期間輸出電感器啟動電壓Vidt，並且可以在資料DATA的上升時段期間不輸出電感器啟動電壓Vidt。
主動電感器580可以透過回應於電感器啟動電壓Vidt而輸出電感器控制信號Cons_S來選擇性地執行對輸出資料DOUT的加重操作或去加重操作。可以執行加重操作以增加輸出資料DOUT的強度，並且可以執行去加重操作以減小輸出資料DOUT的強度。在該實施方式中，透過控制電感器啟動電壓Vidt的輸出，可以在輸出資料DOUT的下降時段期間執行去加重操作，並且可以在輸出資料DOUT的上升時段期間執行加重操作。
圖4是示出根據一個實施方式的主動電感器控制器(例如，圖3的主動電感器控制器570)的電路圖。
參照圖4，主動電感器控制器570可以回應於第一上拉碼1UC＃、第一下拉碼1DC＃、上拉脈衝D_UP和下拉脈衝D_DN而選擇性地輸出電感器啟動電壓Vidt。例如，主動電感器控制器570可以在資料DATA的下降時段期間輸出電感器啟動電壓Vidt，並且可以在其上升時段期間不輸出電感器啟動電壓Vidt。
主動電感器控制器570可以包括第一反相器IN1和第二反相器IN2、第一及閘AG1和第二及閘AG2以及或閘OG。第一反相器IN1可以對第一下拉碼1DC＃進行反相以輸出第一反相下拉碼1DCb＃。第二反相器IN2可以對第一上拉碼1UC＃進行反相以輸出第一反相上拉碼1UCb＃。第一及閘AG1可以回應於第一反相下拉碼1DCb＃和上拉脈衝D_UP而輸出第一檢測信號1TS＃。第二及閘AG2可以回應於第一反相上拉碼1UCb＃和下拉脈衝D_DN而輸出第二檢測信號2TS＃。或閘OG可以回應於第一檢測信號1TS＃和第二檢測信號2TS＃而輸出電感器啟動電壓Vidt。
下面描述上述電路的操作。
由於第一反相器IN1透過對第一下拉碼1DC＃進行反相來輸出第一反相下拉碼1DCb＃，因此第一反相下拉碼1DCb＃可以具有與上拉脈衝D_UP相同的位準。由於第一下拉碼1DC＃回應於下拉脈衝D_DN而從如圖3所示的第一下拉預驅動器520輸出，因此在第一下拉碼1DC＃與下拉脈衝D_DN或上拉脈衝D_UP之間可存在時間延遲。因此，當電路中沒有時間延遲時，第一反相下拉碼1DCb＃和上拉脈衝D_UP可以是相同的信號。然而，由 於電路的物理和電氣特性，導致可以引起時間延遲差。因此，第一反相下拉碼1DCb＃可以與輕微時間延遲之後的上拉脈衝D_UP相同。回應於第一反相下拉碼1DCb＃和上拉脈衝D_UP而輸出第一檢測信號1TS＃的第一及閘AG1的真值表如下表1所示。
Figure 108106179-A0305-02-0017-1
參照表1，當第一反相下拉碼1DCb＃和上拉脈衝D_UP都具有邏輯高位準「1」時，第一及閘AG1可以輸出具有例如「1」的邏輯高位準的第一檢測信號1TS＃。否則，第一及閘AG1可以輸出具有例如「0」的邏輯低位準的第一檢測信號1TS＃。
除了輸入信號和輸出信號之外，第二及閘AG2可以具有與第一及閘AG1相同的配置。因此，第二及閘AG2的真值表如下表2所示。
Figure 108106179-A0305-02-0017-3
參照表2，當第一反相上拉碼1UCb＃和下拉脈衝D_DN都具有邏輯高位準「1」時，第二及閘AG2可以輸出具有邏輯高位準「1」的第二檢測信號2TS＃。否則，第二及閘AG2可以輸出具有邏輯低位準「0」的第二檢測信號2TS＃。
或閘OG可以回應於第一檢測信號1TS＃和第二檢測信號2TS＃而輸出電感器啟動電壓Vidt。因此，或閘OG的真值表如下表3所示。
Figure 108106179-A0305-02-0018-4
參照表3，當第一檢測信號1TS＃和第二檢測信號2TS＃中的至少一個具有例如「1」的邏輯高位準時，或閘OG可以輸出電感器啟動電壓Vidt。當第一檢測信號1TS＃和第二檢測信號2TS＃具有例如「0」的邏輯低位準時，或閘OG可以不輸出電感器啟動電壓Vidt。
圖5是示出根據一個實施方式的主動電感器(例如，圖3的主動電感器580)的圖。
參照圖5，主動電感器580可以回應於電感器啟動電壓Vidt而輸出電感器控制信號Con_S，使得可以對輸出資料DOUT執行加重操作或去加重操作。更具體地，加重操作可以由上拉主驅動器550執行，而不是由主動電感器580執行。換句話說，當主動電感器580被停用時，不會輸出電感器控制信 號Con_S，因此可以執行加重操作。當主動電感器580被啟動時，可以以低位準輸出電感器控制信號Con_S，從而可以執行去加重操作。例如，當電感器啟動電壓Vidt被施加到主動電感器580時，主動電感器580可以被啟動。當電感器啟動電壓Vidt未被施加到主動電感器580時，主動電感器580可以被停用。
主動電感器580可以如下配置。
主動電感器580可以包括諸如電阻器RS、電容器CAP和第一開關電晶體TR1之類的元件。這些元件可以一起作為電感器。
電阻器RS可以耦接在施加有電感器啟動電壓Vidt的端子與第一節點ND1之間。電容器CAP可以耦接在第一節點ND1和第二節點ND2之間。第二節點ND2可以耦接到用於接地電壓VSS的接地端子。第一開關電晶體TR1可以用NMOS電晶體實現。第一開關電晶體TR1可以耦接在輸入/輸出焊盤DQ和第二節點ND2之間。第一開關電晶體TR1可以回應於第一節點ND1的電壓而導通或截止。
圖6是示出預驅動器中的資料延遲的圖。
參照圖6，第一上拉預驅動器510可以回應於上拉脈衝D_UP而輸出第一上拉碼1UC＃。第一下拉預驅動器520可以回應於下拉脈衝D_DN而輸出第一下拉碼1DC＃。
由於電路的物理和電氣特性，導致第一上拉預驅動器510在上拉脈衝D_UP被施加的時刻61處不可能立即輸出第一上拉碼1UC＃。因此，第一上拉預驅動器510可以在從時刻61起的第一延遲時間DEL1之後的時刻62輸出第一上拉碼1UC＃。
與第一上拉預驅動器510類似，由於電路的物理和電氣特性，導致第一下拉預驅動器520在下拉脈衝D_DN被施加的時刻63處不可能立即輸出第一下拉碼1DC＃。因此，第一下拉預驅動器520可以在從時刻63起的第二延遲時間DEL2之後的時刻64輸出第一下拉碼1DC＃。
圖7是示出根據一個實施方式的第二上拉預驅動器(例如，圖3中所示的第二上拉預驅動器530)的圖。
參照圖7，第二上拉預驅動器530可以包括上拉(PU)反相電路531和上拉(PU)碼產生器532。
上拉反相電路531可以將第一上拉碼1UC＃中所包括的上拉信號進行反相，以輸出上拉資料PU_DATA。例如，上拉反相電路531可以在接收到具有高位準的上拉信號時輸出具有低位準的上拉資料PU_DATA，並且可以在接收到具有低位準的上拉信號時輸出具有高位準的上拉資料PU_DATA。
上拉碼產生器532可以根據第一上拉碼1UC＃中所包括的校準碼來輸出第二上拉碼2UC＃。第二上拉碼2UC＃可以補償上拉資料PU_DATA。例如，當擺動寬度小於基準寬度時，上拉碼產生器532可以輸出用於增加第一上拉碼1UC＃中所包括的校準碼的擺動寬度的第二上拉碼2UC＃。當擺動寬度大於基準寬度時，上拉碼產生器532可以輸出用於減小第一上拉碼1UC＃中所包括的校準碼的擺動寬度的第二上拉碼2UC＃。此外，上拉碼產生器532可以根據基準寬度與第一上拉碼1UC＃中所包括的校準碼的擺動寬度之間的差異，來控制第二上拉碼2UC＃中所包括的具有邏輯低位準「0」的位元數和具有邏輯高位準「1」的位元數。換句話說，上拉碼產生器532可以 透過根據第一上拉碼1UC＃中所包括的校準碼將「0」和「1」位元組合來輸出第二上拉碼2UC＃。
圖8是示出根據一個實施方式的第二下拉預驅動器(例如，圖3中所示的第二下拉預驅動器540)的圖。
參照圖8，第二下拉預驅動器540可以包括下拉(PD)反相電路541和下拉(PD)碼產生器542。
下拉反相電路541可以對第一下拉碼1DC＃中所包括的下拉信號進行反相，以輸出下拉資料PD_DATA。例如，下拉反相電路541可以在接收到具有高位準的下拉信號時輸出具有低位準的下拉資料PD_DATA，並且可以在接收到具有低位準的下拉信號時輸出具有高位準的下拉資料PD_DATA。
下拉碼產生器542可以根據第一下拉碼1DC＃中所包括的校準碼來輸出第二下拉碼2DC＃。第二下拉碼2DC＃可以對下拉資料PD_DATA進行補償。例如，當擺動寬度小於基準寬度時，下拉碼產生器542可以輸出用於增加第一下拉碼1DC＃中所包括的校準碼的擺動寬度的第二下拉碼2DC＃。當擺動寬度大於基準寬度時，下拉碼產生器542可以輸出用於減小第一下拉碼1DC＃中所包括的校準碼的擺動寬度的第二下拉碼2DC＃。另外，下拉碼產生器542可以根據基準寬度與第一下拉碼1DC＃中所包括的校準碼的擺動寬度之間的差異，來控制第二下拉碼2DC＃中所包括的具有邏輯低位準「0」的位元數和具有邏輯高位準「1」的位元數。換句話說，下拉碼產生器542可以透過根據第一下拉碼1DC＃中所包括的校準碼將「0」和「1」位元組合來輸出第二下拉碼2DC＃。
圖9是示出根據一個實施方式的上拉主驅動器(例如，圖3的上拉主驅動器550)的圖。
參照圖9，上拉主驅動器550可以包括主上拉電路551和子上拉電路552。主上拉電路551和子上拉電路552可以串聯耦接在用於電源電壓VCC的端子與輸入/輸出焊盤DQ之間。主上拉電路551可以耦接在電源端子與子上拉電路552之間。子上拉電路552可以耦接在主上拉電路551與輸入/輸出焊盤DQ之間。在子上拉電路552與輸入/輸出焊盤DQ之間還可以耦接電阻器553。
主上拉電路551可以用PMOS電晶體P1實現。PMOS電晶體P1可以根據上拉資料PU_DATA導通或截止。例如，PMOS電晶體P1可以在接收到具有低位準的上拉資料PU_DATA時導通，並且可以在接收到具有高位準的上拉資料PU_DATA時截止。
子上拉電路552可以包括複數個NMOS電晶體TU1~TUk，其中k是正整數。NMOS電晶體TU1~TUk可以並聯耦接在主上拉電路551與輸入/輸出焊盤DQ之間。NMOS電晶體TU1~TUk各自可以回應於各個第二上拉碼2UC<1>~2UC<k>而導通或截止。就相同的閘極電壓位準而言，流過NMOS電晶體的電流的量可以大於流過PMOS電晶體的電流的量。因此，當子上拉電路552包括NMOS電晶體TU1~TUk時，在子上拉電路552所操作的閘極電壓減小的同時，電流量可以增加。因此，可以在輸入/輸出焊盤DQ中發生交流電提升(Alternating Current~Boosting：ACB)。換句話說，當發生交流電(AC)提升(ACB)時，可以執行加重操作，從而輸出具有邏輯高位準(H)的輸出資料DOUT。
圖10是示出根據一個實施方式的下拉主驅動器(例如，圖3的下拉主驅動器560)的圖。
參照圖10，下拉主驅動器560可以回應於下拉資料PD_DATA和第二下拉碼2DC<1>~2DC<k>而輸出具有邏輯低位準(L)的輸出資料DOUT。下拉主驅動器560可以包括主下拉電路561和子下拉電路562。主下拉電路561和子下拉電路562可以串聯耦接在輸入/輸出焊盤DQ與用於接地電壓VSS的端子之間。主下拉電路561可以耦接在子下拉電路562與接地端子之間。子下拉電路562可以耦接在輸入/輸出焊盤DQ與主下拉電路561之間。還可以在子下拉電路562和輸入/輸出焊盤DQ之間耦接電阻器563。
主下拉電路561可以用NMOS電晶體N1實現。NMOS電晶體N1可以根據下拉資料PD_DATA導通或截止。例如，NMOS電晶體N1可以在接收到具有低位準的下拉資料PD_DATA時截止，並且可以在接收到具有高位準的下拉資料PD_DATA時導通。
子下拉電路562可以包括複數個NMOS電晶體TD1~TDk，其中k是正整數。NMOS電晶體TD1~TDk可以並聯耦接在輸入/輸出焊盤DQ與主下拉電路561之間。NMOS電晶體TD1~TDk各自可以回應於各個第二下拉碼2DC<1>~2DC<k>而導通或截止。
下面描述透過上述電路對輸入/輸出焊盤DQ執行加重操作和去加重操作。
圖11是示出根據一個實施方式的資料輸出緩衝器的去加重操作的圖。
參照圖11，當輸出具有邏輯高位準(H)的輸出資料DOUT時，資料輸出緩衝器可以透過主動電感器580執行去加重操作。為了執行去加重操作，可以啟動主動電感器580。為了啟動主動電感器580，電感器啟動電壓Vidt可以是邏輯高位準(H)。例如，當電感器啟動電壓Vidt從邏輯低位準(L)轉變為邏輯高位準(H)時，由於第一節點ND1的電位可以變為邏輯高位準(H)，所以NMOS開關電晶體TR1可以導通。當第一開關電晶體TR1導通時，可以在輸入/輸出焊盤DQ與接地端子之間形成電流路徑11，從而可以執行去加重操作DeE。結果，如12所示，輸出資料DOUT可以從高位準HL降低到正常位準NL。正常位準NL可以透過去加重操作DeE而低於高位準HL。標號13表示DOUT從HL開始向NL轉變，並且Vidt從L開始向H轉變。
圖12是示出根據一個實施方式的資料輸出緩衝器的加重操作的圖。
參照圖12，當輸出具有邏輯低位準(L)的輸出資料DOUT時，資料輸出緩衝器可以透過圖3的上拉主驅動器550執行加重操作。為了執行加重操作，可以將主動電感器580停用。為了停用主動電感器580，電感器啟動電壓Vidt可以是邏輯低位準(L)。例如，當電感器啟動電壓Vidt從邏輯高位準(H)轉變到邏輯低位準(L)時，由於第一節點ND1的電位可以變為邏輯低位準(L)，所以作為NMOS電晶體的開關電晶體TR1可以截止。當第一開關電晶體TR1截止時，電流路徑11可以在輸入/輸出焊盤DQ和接地端子之間被阻斷。加重操作可以由上拉主驅動器550執行，使得可以發生AC提升(ACB)並且如14所示，輸出資料DOUT可以從低位準(LL)增加到正常位 準(NL)。正常位準(NL)可以透過加重操作而大於低位準(LL)。這裡，元件符號13表示從DOUT從LL開始向NL轉變，並且Vidt從H開始向L轉變。
圖13是示出根據一個實施方式的應用了加重操作和去加重的輸出資料的圖。
參照圖13，去加重操作DeE可以僅在資料DATA的下降時段期間選擇性地執行，而加重操作可以在資料DATA的任何時段或所有其他時段期間執行以引起AC提升(ACB)。
例如，當資料DATA(例如，在記憶體裝置的讀取操作期間讀取的資料)從邏輯低位準轉變為邏輯高位準(15)時，電感器啟動電壓Vidt可以保持在低狀態，使得AC提升(ACB)可以被保持。當電感器啟動電壓Vidt為低時，可以使主動電感器580停用，從而可以由上拉主驅動器550執行加重操作。因此，輸出資料DOUT可以轉變為高位準。
當所讀取的資料DATA從邏輯高位準轉變為邏輯低位準(16)時，電感器啟動電壓Vidt可以增加到高位準，從而可以執行去加重操作DeE。結果，可以啟動主動電感器580，使得可以對輸入/輸出焊盤DQ上的輸出資料DOUT執行去加重操作DeE。例如，由於電感器啟動電壓Vidt根據資料DATA的狀態而變化，因此在輸出資料DOUT從邏輯高位準轉變為邏輯低位準之前，電感器啟動電壓Vidt可以增加到高位準。因此，輸出資料DOUT可以透過去加重操作DeE從高位準稍微降低，並且根據資料DATA降低到低位準。當資料DATA降低到低位準時，電感器啟動電壓Vidt可以保持為低。
對於下一個讀取資料DATA，在資料DATA的上升時段(15)期間可以發生AC提升(ACB)，並且可以在下降時段(16)期間執行去加重操作DeE。
如上所述，在資料DATA的輸出操作期間，透過選擇性地應用加重操作和去加重操作，資料DATA可以在高位準和低位準之間完全擺動。
圖14是示出根據一個實施方式的包括記憶體裝置(例如，圖1中所示的記憶體裝置1100)的記憶體系統30000的圖。
參照圖14，記憶體系統30000可以實現在手機、智慧型電話、平板個人電腦(PC)、個人數位助理(PDA)或無線通訊裝置中。
記憶體系統30000可以包括記憶體裝置1100和控制記憶體裝置1100的操作的記憶體控制器1200。記憶體控制器1200可以回應於主機2000的控制而控制記憶體裝置1100的資料存取操作，例如，記憶體裝置1100的編程操作、擦除操作或者讀取操作。
記憶體控制器1200可以控制編程到記憶體裝置1100中的資料以回應於記憶體控制器1200的控制而透過顯示器3200輸出。
無線電收發器3300可以透過天線ANT交換無線電信號。例如，無線電收發器3300可以將透過天線ANT接收的無線電信號改變為主機2000能夠處理的信號。因此，主機2000可以處理從無線電收發機3300輸出的信號並將處理後的信號傳送到記憶體控制器1200或顯示器3200。記憶體控制器1200可以將主機2000處理後的信號傳送到記憶體裝置1100。另外，無線電收發器3300可以將從主機輸出的信號轉換為無線電信號並透過天線ANT將無線電信號輸出到外部裝置。用於控制主機的操作的控制信號或主機2000要處 理的資料可以由輸入裝置3400輸入，輸入裝置3400可以包括諸如觸控板和電腦滑鼠之類的定點裝置、小鍵盤或者鍵盤。主機2000可以控制顯示器3200的操作，使得從記憶體控制器1200輸出的資料、從無線電收發器3300輸出的資料或從輸入裝置3400輸出的資料可以透過顯示器3200輸出。
圖15是示出根據一個實施方式的包括記憶體裝置(例如，圖1中所示的記憶體裝置1100)的記憶體系統40000的圖。
參照圖15，記憶體系統40000可以實現在個人電腦(PC)、平板電腦、小筆電、電子閱讀器、個人數位助理(PDA)、便攜式多媒體播放器(PMP)、MP3播放器、或MP4播放器中。
記憶體系統40000可以包括記憶體裝置1100和控制記憶體裝置1100的資料處理操作的記憶體控制器1200。
主機2000可以根據透過輸入裝置4200輸入的資料，透過顯示器4300輸出記憶體裝置1100中儲存的資料。輸入裝置4200的示例包括諸如觸控板或電腦滑鼠之類的定點裝置、小鍵盤或鍵盤。
主機2000可以控制記憶體系統40000的整體操作和記憶體控制器1200的操作。
圖16是示出根據一個實施方式的包括記憶體裝置(例如，圖1中所示的記憶體裝置1100)的記憶體系統50000的圖。
參照圖16，記憶體系統50000可以實現在影像處理設備中，例如，數位相機、附有數位相機的行動電話、附有數位相機的智慧型手機、或附帶有數位相機的平板電腦(PC)。
記憶體系統50000可以包括記憶體裝置1100和控制記憶體裝置1100的資料處理操作(例如，編程操作、擦除操作或讀操作)的記憶體控制器1200。
記憶體系統50000的影像感測器5200可以將光學影像轉換為數位信號，並且可以將轉換後的數位信號傳送到主機。回應於主機的控制，轉換後的數位信號可以透過顯示器5300輸出或透過記憶體控制器1200儲存在記憶體裝置1100中。另外，儲存在記憶體裝置1100中的資料可以根據主機的控制透過顯示器5300輸出。
圖17是示出根據一個實施方式的包括記憶體裝置(例如，圖1中的記憶體裝置1100)的系統的圖。
參照圖17，該系統可以包括主機2000和記憶卡70000。
記憶卡70000可以實現在智慧卡中。記憶卡70000可以包括記憶體裝置1100、記憶體控制器1200和卡介面7100。
記憶體控制器1200可以控制記憶體裝置1100和卡介面7100之間的資料交換。卡介面7100可以是但不限於安全數位(SD)卡介面或多媒體卡(MMC)介面。另外，卡介面7100可以根據主機2000的協定在主機2000和記憶體控制器1200之間進行介面資料交換。根據實施方式，卡介面7100可以支持通用序列匯流排(USB)協定和晶片間(IC)-USB協定。卡介面7100可以指支持主機2000使用的協定的硬體、安裝在硬體上的軟體或信號傳輸方法。
根據本揭示內容的實施方式，資料輸出緩衝器可以透過根據資料選擇性地驅動主動電感器來選擇性地執行加重功能和去加重功能以輸出資料。
根據本揭示內容，對於本領域技術人員顯而易見的是，在不脫離本發明的精神或範圍的情況下，能夠對本發明的上述實施方式進行各種修改。因此，本發明旨在覆蓋落入所附請求項及其等同物的範圍內的所有這些修改。
250':資料輸出緩衝器
500:觸發控制器
510:第一上拉預驅動器
520:第一下拉預驅動器
530:第二上拉預驅動器
540:第二下拉預驅動器
550:上拉主驅動器
560:下拉主驅動器
570:主動電感器控制器
580:主動電感器
1DC＃:第一下拉碼
2DC＃:第二下拉碼
1UC＃:第一上拉碼
2UC＃:第二上拉碼
AICON:主動電感器控制器
AIC:主動電感器
Cons_S:電感器控制信號
DATA:資料
D_DN:下拉脈衝
D_UP:上拉脈衝
DQ:輸入/輸出焊盤
DOUT:輸出資料
PDPD1:第一下拉預驅動器
PDPD2:第二下拉預驅動器
PUPD1:第一上拉預驅動器
PUPD2:第二上拉預驅動器
PDMD:下拉主驅動器
PUMD:上拉主驅動器
TRCON:觸發控制器
Vidt:電感器啟動電壓

Claims (19)

  1. 一種資料輸出緩衝器，該資料輸出緩衝器包括：觸發控制器，所述觸發控制器根據輸入資料輸出上拉脈衝和下拉脈衝；第一上拉預驅動器，所述第一上拉預驅動器透過對所述上拉脈衝進行校準來輸出第一上拉碼；第一下拉預驅動器，所述第一下拉預驅動器透過對所述下拉脈衝進行校準來輸出第一下拉碼；第二上拉預驅動器，所述第二上拉預驅動器回應於所述第一上拉碼而輸出用於確定所述輸出資料的高位準的上拉資料，並輸出第二上拉碼作為校準碼；以及第二下拉預驅動器，所述第二下拉預驅動器回應於所述第一下拉碼而輸出用於確定所述輸出資料的低位準的下拉資料，並輸出第二下拉碼作為校準碼；上拉主驅動器，所述上拉主驅動器透過根據輸入資料執行加重操作，經由輸出端子輸出具有高位準的輸出資料；下拉主驅動器，所述下拉主驅動器根據所述輸入資料經由所述輸出端子輸出具有低位準的輸出資料；主動電感器控制器，所述主動電感器控制器透過檢測所述輸入資料的上升時段或下降時段來選擇性地輸出電感器啟動電壓；以及主動電感器，所述主動電感器回應於所述電感器啟動電壓而對所述輸出端子選擇性地執行去加重操作。
  2. 如請求項1所述的資料輸出緩衝器，其中，所述觸發控制器根據所述輸入資料輸出具有高位準的所述上拉脈衝，並根據所述輸入資料輸出具有低位準的所述下拉脈衝。
  3. 如請求項1所述的資料輸出緩衝器，其中，所述第一上拉預驅動器透過對所述上拉脈衝進行校準來輸出包括複數個位元的第一上拉碼，所述第一上拉碼包括具有與所述上拉脈衝相同位準的上拉信號。
  4. 如請求項3所述的資料輸出緩衝器，其中，所述第二上拉預驅動器包括：上拉反相電路，所述上拉反相電路對所述第一上拉碼中包括的所述上拉信號進行反相，以輸出所述上拉資料；以及上拉碼產生器，所述上拉碼產生器透過對所述第一上拉碼中包括的校準碼進行校準來輸出所述第二上拉碼。
  5. 如請求項1所述的資料輸出緩衝器，其中，所述第一下拉預驅動器透過對所述下拉脈衝進行校準來輸出包括複數個位元的第一下拉碼，所述第一下拉碼包括具有與所述下拉脈衝相同位準的下拉信號。
  6. 如請求項5所述的資料輸出緩衝器，其中，所述第二下拉預驅動器包括：下拉反相電路，所述下拉反相電路對所述第一下拉碼中包括的所述下拉信號進行反相，以輸出所述下拉資料；以及下拉碼產生器，所述下拉碼產生器透過對所述第一下拉碼中包括的校準碼進行校準來輸出所述第二下拉碼。
  7. 如請求項1所述的資料輸出緩衝器，其中，所述上拉主驅動器包括：主上拉電路，所述主上拉電路回應於所述上拉資料而選擇性地形成電流路徑；以及子上拉電路，所述子上拉電路回應於所述第二上拉碼而選擇性地形成電流路徑，並對所述輸出資料執行加重操作。
  8. 如請求項7所述的資料輸出緩衝器，其中，所述主上拉電路包括回應於所述上拉資料而導通或截止的PMOS電晶體。
  9. 如請求項7所述的資料輸出緩衝器，其中，所述子上拉電路包括複數個NMOS電晶體，所述複數個NMOS電晶體各自回應於所述第二上拉碼而操作並且並聯耦接在所述主上拉電路與所述輸出端子之間。
  10. 如請求項1所述的資料輸出緩衝器，其中，所述下拉主驅動器包括：主下拉電路，所述主下拉電路回應所述下拉資料而選擇性地形成電流路徑；以及子下拉電路，所述子下拉電路回應於所述第二下拉碼而選擇性地形成電流路徑。
  11. 如請求項10所述的資料輸出緩衝器，其中，所述主下拉電路包括回應於所述下拉資料而導通或截止的NMOS電晶體。
  12. 如請求項10所述的資料輸出緩衝器，其中，所述子下拉電路包括複數個NMOS電晶體，所述複數個NMOS電晶體各自回應於所述第二下拉碼而操作並且並聯耦接在所述主下拉電路與所述輸出端子之間。
  13. 如請求項1所述的資料輸出緩衝器，其中，所述主動電感器控制器回應於所述第一上拉碼、所述第一下拉碼、所述上拉脈衝和所述下拉脈衝而輸出所述電感器啟動電壓。
  14. 如請求項13所述的資料輸出緩衝器，其中，所述主動電感器控制器包括：第一反相器，所述第一反相器對所述第一下拉碼進行反相以輸出第一反相下拉碼；第二反相器，所述第二反相器對所述第一上拉碼進行反相以輸出第一反相上拉碼；第一及閘，所述第一及閘回應於所述第一反相下拉碼和所述上拉脈衝而輸出第一檢測信號；第二及閘，所述第二及閘回應於所述第一反相上拉碼和所述下拉脈衝而輸出第二檢測信號；以及或閘，所述或閘回應於所述第一檢測信號和所述第二檢測信號而輸出所述電感器啟動電壓。
  15. 如請求項1所述的資料輸出緩衝器，其中，所述主動電感器透過在被施加所述電感器啟動電壓時執行所述去加重操作來減小所述輸出端子的電位。
  16. 如請求項15所述的資料輸出緩衝器，其中，所述主動電感器包括：電阻器，所述電阻器耦接在第一節點與被施加所述電感器啟動電壓的端子之間；電容器，所述電容器耦接在所述第一節點與接地端子之間；以及 NMOS電晶體，所述NMOS電晶體回應於所述第一節點的電壓而將所述輸出端子耦接到所述接地端子或者將所述輸出端子從所述接地端子斷開。
  17. 一種資料輸出緩衝器，該資料輸出緩衝器包括：上拉預驅動器，所述上拉預驅動器透過對上拉脈衝進行校準來輸出上拉碼；下拉預驅動器，所述下拉預驅動器透過對下拉脈衝進行校準來輸出下拉碼；主動電感器控制器，所述主動電感器控制器透過檢測所述上拉碼和所述下拉脈衝並且檢測所述下拉碼和所述上拉脈衝來選擇性地輸出電感器啟動電壓；以及主動電感器，所述主動電感器回應於所述電感器啟動電壓而選擇性地執行去加重操作以減小輸出端子的電位。
  18. 如請求項17所述的資料輸出緩衝器，其中，當所述上拉碼的反相上拉碼和所述下拉脈衝具有相同的脈衝時，或者當所述下拉碼的反相下拉碼和所述上拉脈衝具有相同的脈衝時，所述主動電感器控制器輸出所述電感器啟動電壓。
  19. 如請求項18所述的資料輸出緩衝器，其中，所述主動電感器包括：第一反相器，所述第一反相器對所述下拉碼進行反相以輸出所述反相下拉碼；第二反相器，所述第二反相器對所述上拉碼進行反相以輸出所述反相上拉碼； 第一及閘，所述第一及閘回應於所述反相下拉碼和所述上拉脈衝而輸出第一檢測信號；第二及閘，所述第二及閘回應於所述反相上拉碼和所述下拉脈衝而輸出第二檢測信號；以及或閘，所述或閘回應於所述第一檢測信號和所述第二檢測信號而輸出所述電感器啟動電壓。
TW108106179A 2018-07-17 2019-02-23 資料輸出緩衝器 TWI801508B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180083137A KR102598741B1 (ko) 2018-07-17 2018-07-17 데이터 출력 버퍼
KR10-2018-0083137 2018-07-17

Publications (2)

Publication Number Publication Date
TW202006717A TW202006717A (zh) 2020-02-01
TWI801508B true TWI801508B (zh) 2023-05-11

Family

ID=69163217

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108106179A TWI801508B (zh) 2018-07-17 2019-02-23 資料輸出緩衝器

Country Status (4)

Country Link
US (1) US10778220B2 (zh)
KR (1) KR102598741B1 (zh)
CN (1) CN110727396B (zh)
TW (1) TWI801508B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200065270A1 (en) * 2018-08-22 2020-02-27 Sandisk Technologies Llc Inductive compensation in memory systems
US11476776B1 (en) * 2021-04-28 2022-10-18 Realtek Semiconductor Corp. Voltage-controlled delay buffer of wide tuning range
US11711080B1 (en) * 2022-01-27 2023-07-25 Nanya Technology Corporation Off-chip driving device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1425220A (zh) * 2000-03-20 2003-06-18 摩托罗拉公司 负载电容补偿缓冲器,其设备及方法
US20110298494A1 (en) * 2007-10-24 2011-12-08 Micron Technology, Inc. Methods, devices, and systems for a high voltage tolerant buffer
TW201535381A (zh) * 2014-03-05 2015-09-16 Toshiba Kk 半導體裝置
US9397868B1 (en) * 2012-12-11 2016-07-19 Rambus Inc. Split-path equalizer and related methods, devices and systems

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3573701B2 (ja) * 2000-09-14 2004-10-06 Ｎｅｃエレクトロニクス株式会社 出力バッファ回路
JP4428504B2 (ja) 2003-04-23 2010-03-10 株式会社ルネサステクノロジ 半導体集積回路装置
JP5313771B2 (ja) * 2009-06-02 2013-10-09 ルネサスエレクトロニクス株式会社 プリエンファシス機能を含む出力回路
US8471602B2 (en) * 2010-04-30 2013-06-25 SK Hynix Inc. Output driver and semiconductor apparatus having the same
CA2752316C (en) * 2010-09-13 2015-10-27 Afshin Rezayee Decision feedback equalizer and transceiver
KR20120033440A (ko) * 2010-09-30 2012-04-09 주식회사 하이닉스반도체 온 다이 터미네이션 회로
US8760188B2 (en) * 2011-06-30 2014-06-24 Silicon Image, Inc. Configurable multi-dimensional driver and receiver
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
CN103066987A (zh) * 2011-10-24 2013-04-24 三星电子株式会社 输出驱动器、集成电路及系统
KR20130045144A (ko) * 2011-10-24 2013-05-03 삼성전자주식회사 출력 드라이버와 이를 포함하는 장치들, 및 접지 터미네이션
US9653147B1 (en) * 2015-12-02 2017-05-16 Integrated Device Technology Inc. Asymmetrical emphasis in a memory data bus driver
US9793888B2 (en) * 2016-03-14 2017-10-17 Altera Corporation Techniques for enabling and disabling transistor legs in an output driver circuit
KR101812742B1 (ko) * 2016-06-10 2018-01-30 고려대학교 산학협력단 데이터 수신 장치 및 그의 등화 알고리즘 제어방법
KR101870840B1 (ko) * 2016-11-02 2018-06-26 삼성전자주식회사 출력 버퍼 회로 및 그것을 포함하는 메모리 장치
US9948300B1 (en) * 2017-03-20 2018-04-17 Micron Technology, Inc. Apparatuses and methods for partial bit de-emphasis

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1425220A (zh) * 2000-03-20 2003-06-18 摩托罗拉公司 负载电容补偿缓冲器,其设备及方法
US20110298494A1 (en) * 2007-10-24 2011-12-08 Micron Technology, Inc. Methods, devices, and systems for a high voltage tolerant buffer
US9397868B1 (en) * 2012-12-11 2016-07-19 Rambus Inc. Split-path equalizer and related methods, devices and systems
TW201535381A (zh) * 2014-03-05 2015-09-16 Toshiba Kk 半導體裝置

Also Published As

Publication number Publication date
US20200028507A1 (en) 2020-01-23
KR20200008895A (ko) 2020-01-29
KR102598741B1 (ko) 2023-11-07
TW202006717A (zh) 2020-02-01
CN110727396B (zh) 2023-07-25
CN110727396A (zh) 2020-01-24
US10778220B2 (en) 2020-09-15

Similar Documents

Publication Publication Date Title
TWI766015B (zh) 具有阻抗校準電路的記憶體系統
US10283189B2 (en) Semiconductor device and memory system having input buffer circuit
TWI801508B (zh) 資料輸出緩衝器
US20180307559A1 (en) Semiconductor devices
US10068633B2 (en) Semiconductor devices and integrated circuits including the same
US10269412B2 (en) Memory system
TW201913675A (zh) 具有阻抗校準電路的記憶體系統
US10419025B2 (en) Semiconductor device
KR20240032804A (ko) 입출력 회로와 이를 포함하는 메모리 장치 및 이의 동작 방법
CN106357238B (zh) 调节占空比的信号发生器和使用其的半导体装置
US11435815B2 (en) Semiconductor devices providing a power-down mode and methods of controlling the power-down mode using the semiconductor devices
US10867640B2 (en) Data buffer and memory device having the same
TWI797237B (zh) 資料輸出緩衝器和具有該資料輸出緩衝器的記憶體裝置
CN110232937B (zh) 数据输出缓冲器
US20180233191A1 (en) Memory control circuit unit, memory storage device and signal receiving method