CN106357238B

CN106357238B - 调节占空比的信号发生器和使用其的半导体装置

Info

Publication number: CN106357238B
Application number: CN201610079329.0A
Authority: CN
Inventors: 孙琯琇
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2015-07-17
Filing date: 2016-02-04
Publication date: 2020-09-22
Anticipated expiration: 2036-02-04
Also published as: US9531365B1; KR20170009551A; US20170019091A1; CN106357238A

Abstract

一种半导体装置可以包括信号发生器，以及可以通过接收两个或更多个外部电源电压来操作。信号发生器可以包括占空比电路。占空比电路可以包括占空比控制电路和占空比调节电路。占空比调节电路可以被配置为补偿输出信号在电源电压域改变时的占空比改变。

Description

调节占空比的信号发生器和使用其的半导体装置

相关申请的交叉引用

本申请要求2015年7月17日提交给韩国知识产权局的申请号为10-2015-0101788的韩国申请的优先权，该韩国申请通过引用其所述的整体合并于此。

技术领域

各种实施例总体涉及一种半导体装置，更具体地，涉及一种能够调节占空比的信号发生器以及使用其的半导体装置。

背景技术

一般来说，半导体装置包括各种内部逻辑电路，并且内部逻辑电路通过接收从外部装置提供的电源来执行操作。内部逻辑电路包括与数据输入和输出直接相关的逻辑电路以及与数据输入和输出间接相关的逻辑电路。随着同时执行操作的内部逻辑电路的数量增加，电源电压中的噪声变得更大。由于数据具有预定的有效窗口或持续时间，因此随着半导体装置的操作速度变得更大，半导体装置非常易受电源电压中的噪声的影响。

为了解决这个问题，半导体装置分开接收用于与数据输入和输出直接相关的逻辑电路的电源电压以及用于其他电路的电源电压。因此，各种半导体装置从外部装置接收两个或更多个电源电压。

附图说明

图1是图示根据实施例的半导体装置的示例代表的电路图。

图2是图示根据电源电压之间的电平差的输出信号的波形的示例代表的时序图。

图3是图示图1中示出的电源电压检测电路的示例代表的框图。

图4是图示图3中示出的比较电压发生电路的示例代表的电路图。

图5是图示图3中示出的参考电压发生电路的示例代表的电路图。

图6是图示图1中示出的占空比控制信号发生电路的示例代表的电路图。

图7是图示根据实施例的半导体装置的操作的示例代表的表格。

图8是图示根据本公开的实施例的数据储存系统的示例代表的框图。

具体实施方式

可以提供各种实施例以用于能够补偿电源电压域改变时的占空比失真的信号发生器以及使用其的半导体装置。

在一个实施例中，可以提供一种信号发生器。该信号发生器可以包括第一缓冲器，第一缓冲器被配置为将输入信号放大至第一电源电压的电平并产生第一输出信号。信号发生器可以包括第二缓冲器，第二缓冲器被配置为将第一输出信号放大至第二电源电压的电平并产生第二输出信号。信号发生器可以包括占空比控制电路，占空比控制电路被配置为通过将第一电源电压的电平与第二电源电压的电平进行比较来产生占空比控制信号。信号发生器可以包括占空比调节电路，占空比调节电路被配置为基于输入信号和占空比控制信号来改变第一输出信号的电压电平。

在一个实施例中，可以提供一种半导体装置。该半导体装置可以包括第一缓冲器，第一缓冲器被配置为产生具有为第一电源电压或第一接地电压的电压电平的第一输出信号以放大输入信号。半导体装置可以包括第二缓冲器，第二缓冲器被配置为产生具有为第二电源电压或第二接地电压的电压电平的第二输出信号以放大第一输出信号。半导体装置可以包括占空比电路，占空比电路被配置为在第一电源电压的电平高于第二电源电压的电平时上拉驱动第一输出信号，以及在第一电源电压的电平低于第二电源电压的电平时下拉驱动第一输出信号。

在一个实施例中，可以提供一种信号发生器。该信号发生器可以包括第一缓冲器，第一缓冲器被配置为将输入信号放大至第一电源电压的电平并产生第一输出信号。信号发生器可以包括第二缓冲器，第二缓冲器被配置将第一输出信号放大至第二电源电压的电平并产生第二输出信号。信号发生器可以包括占空比电路，占空比电路被配置为补偿第二输出信号的占空比根据第一电源电压与第二电源电压之间的电平差的改变。

在下文中，以下将通过各种实施例参照附图来描述半导体装置。

图1是图示根据实施例的半导体装置1的电路图。参照图1，半导体装置1可以通过接收两个不同的外部电源电压和两个接地电压来执行操作。半导体装置1可以包括第一电压焊盘至第四电压焊盘101、102、103和104。半导体装置1可以通过第一电压焊盘101接收第一外部电源电压VCCQ。半导体装置1可以通过第二电压焊盘102接收第一接地电压VSSQ。半导体装置1可以通过第三电压焊盘103接收第二外部电源电压VCCE。半导体装置1可以通过第四电压焊盘104接收第二接地电压VSS。

半导体装置1可以使用通过第一电压焊盘101提供的第一外部电源电压VCCQ作为第一电源电压。在描述中，单个参考标记“VCCQ”将用于第一外部电源电压和第一电源电压二者。半导体装置1可以使用通过调节第二外部电源电压VCCE(其通过第三电压焊盘103提供)而产生的电压作为第二电源电压VCCI。半导体装置1可以包括稳压器105，该稳压器105适用于通过调节第二外部电源电压VCCE来产生第二电源电压VCCI。稳压器105可以是低压降稳压器(low drop-out regulator，LDO)或DC-DC转换器。

第一接地电压VSSQ和第二接地电压VSS可以具有相同的电压电平。第二电压焊盘102和第四电压焊盘104可以彼此电耦接或者彼此电气性隔离。第一接地电压VSSQ和第二接地电压VSS可以彼此共享并且用作半导体装置1的电源。作为示例，第二电压焊盘102和第四电压焊盘104可以组合为单个电压焊盘，半导体装置1通过所述单个电压焊盘来接收单个接地电压。

第一电源电压VCCQ和第二电源电压VCCI可以具有相同的电压电平。第一电压焊盘101和第三电压焊盘103可以彼此电气性隔离。通过第一电压焊盘101而提供的第一电源电压VCCQ可以用于接收从外部装置提供的输入信号。此外，第一电源电压VCCQ可以用于将半导体装置1的内部信号输出至外部装置。基于第二外部电源电压VCCE(其通过第三电压焊盘103提供)而产生的第二电源电压VCCI可以由半导体装置1的内部电路来使用。使用第一电源电压VCCQ的一组电路与使用第二电源电压VCCI的一组电路可以彼此不同。

半导体装置1可以包括信号发生器。信号发生器可以包括第一缓冲器110、第二缓冲器120和占空比电路200。第一缓冲器110可以接收输入信号IN，并且通过将输入信号IN放大至第一电源电压VCCQ的电平来产生第一输出信号OUT1。第一缓冲器110可以使用第一电源电压VCCQ作为其电源。第一缓冲器110可以通过放大输入信号IN来产生在第一电源电压VCCQ的电平与第一接地电压VSSQ的电平之间摆动的第一输出信号OUT1。

第二缓冲器120可以接收第一输出信号OUT1，并且通过将第一输出信号OUT1放大至第二电源电压VCCI的电平来产生第二输出信号OUT2。第二缓冲器120可以使用第二电源电压VCCI作为其电源。第二缓冲器120可以通过放大第一输出信号OUT1来产生在第二电源电压VCCI的电平与第二接地电压VSS的电平之间摆动的第二输出信号OUT2。第一缓冲器110可以使用第一电源电压VCCQ作为其电源，而第二缓冲器120可以使用第二电源电压VCCI作为其电源，从而第一缓冲器110和第二缓冲器120可以是在其中电源电压域改变的区域。第一缓冲器110和第二缓冲器120中的每个可以具有反相器结构，这将不会限制本公开的范围。第一缓冲器110和第二缓冲器120中的每个可以具有反相器电路，这将不限制本公开的范围。

第一缓冲器110可以包括第一PMOS晶体管P1和第一NMOS晶体管N1。第一PMOS晶体管P1可以通过其栅极接收输入信号IN，以及通过其源极接收第一电源电压VCCQ。第一NMOS晶体管N1可以通过其栅极接收输入信号IN，可以通过其源极电耦接至第一接地电压VSSQ，以及可以通过其漏极电耦接至第一PMOS晶体管P1的漏极。从第一PMOS晶体管P1的漏极以及第一NMOS晶体管N1的漏极可以输出第一输出信号OUT1。

第二缓冲器120可以包括第二PMOS晶体管P2和第二NMOS晶体管N2。第二PMOS晶体管P2可以通过其栅极接收第一输出信号OUT1，以及通过其源极接收第二电源电压VCCI。第二NMOS晶体管N2可以通过其栅极接收第一输出信号OUT1，可以通过其源极电耦接至第一接地电压VSSQ，以及可以通过其漏极电耦接至第二PMOS晶体管P2的漏极。从第二PMOS晶体管P2的漏极以及第二NMOS晶体管N2的漏极可以输出第二输出信号OUT2。

占空比电路200可以根据第一电源电压VCCQ的电平以及第二电源电压VCCI的电平来改变第一输出信号OUT1的电平。占空比电路200可以通过改变第一输出信号OUT1的电平而使第二输出信号OUT2具有恒定的占空比。

图2是图示根据第一电源电压VCCQ与第二电源电压VCCI之间的电平差的第一输出信号OUT1的波形和第二输出信号OUT2的波形的示例代表的时序图。图2的横轴可以表示时间t。参照图2，当第一电源电压VCCQ的电压电平高于第二电源电压VCCI的电压电平时，第二缓冲器120的第二NMOS晶体管N2的导通时间可以比第二PMOS晶体管P2的导通时间长。因此，第二输出信号OUT2的高段可以比第二输出信号OUT2的低段短，从而第二输出信号OUT2的占空比可以减小。另一方面，当第一电源电压VCCQ的电压电平低于第二电源电压VCCI的电压电平时，第二缓冲器120的第二NMOS晶体管N2的导通时间可以比第二PMOS晶体管P2的导通时间短。因此，第二输出信号OUT2的高段可以比第二输出信号OUT2的低段长，从而第二输出信号OUT2的占空比可以增大。占空比电路200可以补偿第二输出信号OUT2的占空比根据第一电源电压VCCQ和第二电源电压VCCI之间的电平差的改变化。

当第一电源电压VCCQ的电压电平高于第二电源电压VCCI的电压电平时，占空比电路200可以补偿第二输出信号OUT2的占空比减小。为了补偿第二输出信号OUT2的占空比减小，占空比电路200可以上拉驱动第一输出信号OUT1。当第一电源电压VCCQ的电压电平低于第二电源电压VCCI的电压电平时，占空比电路200可以补偿第二输出信号OUT2的占空比增大。为了补偿第二输出信号OUT2的占空比增大，占空比电路200可以下拉驱动第一输出信号OUT1。

参照图1，占空比电路200可以包括占空比控制电路210和占空比调节电路220。占空比控制电路210可以通过比较第一电源电压VCCQ与第二电源电压VCCI之间的电压电平来产生占空比控制信号。占空比控制信号可以包括占空比升高信号DTU和占空比降低信号DTD。占空比升高信号DTU可以是用于补偿第二输出信号OUT2的占空比减小的信号。占空比降低信号DTD可以是用于补偿第二输出信号OUT2的占空比增大的信号。当第一电源电压VCCQ的电压电平低于第二电源电压VCCI的电压电平时，占空比控制电路210可以使能占空比降低信号DTD。当第一电源电压VCCQ的电压电平高于第二电源电压VCCI的电压电平时，占空比控制电路210可以使能占空比升高信号DTU。当第一电源电压VCCQ的电压电平与第二电源电压VCCI的电压电平基本上相同时，占空比控制电路210可以禁止占空比升高信号DTU和占空比降低信号DTD二者。

占空比控制电路210可以包括电源电压检测电路211和占空比控制信号发生电路212。电源电压检测电路211可以通过比较第一电源电压VCCQ与第二电源电压VCCI之间的电压电平来产生过检测信号OVER和欠检测信号UNDER。当第一电源电压VCCQ的电压电平高于第二电源电压VCCI的电压电平时，电源电压检测电路211可以使能过检测信号OVER。当第一电源电压VCCQ的电压电平低于第二电源电压VCCI的电压电平时，电源电压检测电路211可以使能欠检测信号UNDER。当第一电源电压VCCQ的电压电平与第二电源电压VCCI的电压电平基本上相同时，电源电压检测电路211可以禁止过检测信号OVER和欠检测信号UNDER二者。电源电压检测电路211可以通过进一步接收分压信号VHLS来产生过检测信号OVER和欠检测信号UNDER。如下所述，分压信号VHLS可以是用于设置用于比较第一电源电压VCCQ与第二电源电压VCCI之间的电压电平的参考的信号。

占空比控制信号发生电路212可以基于过检测信号OVER和欠检测信号UNDER来产生占空比升高信号DTU和占空比降低信号DTD。占空比控制信号发生电路212可以根据对过检测信号OVER和欠检测信号UNDER的每次使能来使能占空比升高信号DTU和占空比降低信号DTD中的每个。占空比控制信号发生电路212可以在过检测信号OVER被使能时使能占空比升高信号DTU。占空比控制信号发生电路212可以在欠检测信号UNDER被使能时使能占空比降低信号DTD。占空比控制信号发生电路212可以在过检测信号OVER和欠检测信号UNDER二者都被禁止时禁止占空比升高信号DTU和占空比降低信号DTD二者。

占空比调节电路220可以基于占空比控制信号来改变第一输出信号OUT1的电压电平。占空比调节电路220可以在占空比升高信号DTU被使能时下拉驱动第一输出信号OUT1。占空比调节电路220可以在占空比降低信号DTD被使能时上拉驱动第一输出信号OUT1。占空比调节电路220可以包括上拉驱动电路221和下拉驱动电路222。上拉驱动电路221可以基于占空比降低信号DTD和输入信号IN来上拉驱动第一输出信号OUT1。上拉驱动电路221可以将第一输出信号OUT1上拉驱动至第一电源电压VCCQ的电压电平。例如，当输入信号IN的电压电平低并且占空比降低信号DTD被使能时，上拉驱动电路221可以将第一输出信号OUT1上拉驱动至第一电源电压VCCQ的电压电平。下拉驱动电路222可以基于占空比升高信号DTU和输入信号IN来下拉驱动第一输出信号OUT1。下拉驱动电路222可以将第一输出信号OUT1下拉驱动至第一接地电压VSSQ或第二接地电压VSS的电压电平。例如，当输入信号IN的电压电平高并且占空比升高信号DTU被使能时，下拉驱动电路222可以将第一输出信号OUT1下拉驱动至第一接地电压VSSQ或第二接地电压VSS的电压电平。

上拉驱动电路221可以包括第三PMOS晶体管P3和第四PMOS晶体管P4。第三PMOS晶体管P3可以通过其栅极接收占空比降低信号DTD，以及可以通过其源极电耦接至第一电源电压VCCQ。第四PMOS晶体管P4可以通过其栅极接收输入信号IN，可以通过其源极电耦接至第三PMOS晶体管P3的漏极，以及可以通过其漏极电耦接至第一输出信号OUT1的输出节点。下拉驱动电路222可以包括第三NMOS晶体管N3和第四NMOS晶体管N4。第三NMOS晶体管N3可以通过其栅极接收占空比升高信号DTU，以及可以通过其源极电耦接至第一接地电压VSSQ或第二接地电压VSS。第四NMOS晶体管N4可以通过其栅极接收输入信号IN，可以通过其源极电耦接至第三NMOS晶体管N3的漏极，以及可以通过其漏极电耦接至第一输出信号OUT1的输出节点。

图3是图示参照图1而描述的电源电压检测电路211的示例代表的框图。参照图3，电源电压检测电路211可以包括比较电压发生电路310、参考电压发生电路320、第一比较电路330和第二比较电路340。比较电压发生电路310可以通过接收第一电源电压VCCQ来产生比较电压HVCCQ。比较电压发生电路310可以通过划分第一电源电压VCCQ的电压来产生比较电压HVCCQ。比较电压HVCCQ可以具有第一电源电压VCCQ的电压电平的一半。

参考电压发生电路320可以接收第二电源电压VCCI和分压信号VHLS。参考电压发生电路320可以基于分压信号VHLS而从第二电源电压VCCI产生第一参考电压VH和第二参考电压VL。第一参考电压VH可以具有比第二参考电压VL高的电压电平。例如，第一参考电压VH可以具有比第二电源电压VCCI的电压电平的一半稍微高的电压电平，以及第二参考电压VL可以具有比第二电源电压VCCI的电压电平的一半稍微低的电压电平。可以通过分压信号VHLS来确定第一参考电压VH的电压电平和第二参考电压VL的电压电平。

第一比较电路330可以通过比较比较电压HVCCQ与第一参考电压VH之间的电压电平来产生过检测信号OVER。第一比较电路330可以在比较电压HVCCQ具有比第一参考电压VH高的电压电平时使能过检测信号OVER，以及可以在比较电压HVCCQ具有比第一参考电压VH低的电压电平时禁止过检测信号OVER。

第二比较电路340可以通过比较比较电压HVCCQ与第二参考电压VL之间的电压电平来产生欠检测信号UNDER。第二比较电路340可以在比较电压HVCCQ具有比第二参考电压VL低的电压电平时使能欠检测信号UNDER，以及可以在比较电压HVCCQ具有比第二参考电压VL高的电压电平时禁止欠检测信号UNDER。因此，电源电压检测电路211可以在第一电源电压VCCQ具有比第二电源电压VCCI高的电压电平时使能过检测信号OVER，以及在第一电源电压VCCQ具有比第二电源电压VCCI低的电压电平时使能欠检测信号UNDER。此外，电源电压检测电路211可以在比较电压HVCCQ具有第一参考电压VH的电压电平与第二参考电压VL的电压电平之间的电压电平时(即，当第一电源电压VCCQ具有与第二电源电压VCCI基本上相同的电压电平时)禁止过检测信号OVER和欠检测信号UNDER二者。

可以将使能信号EN共同地提供至比较电压发生电路310、参考电压发生电路320、第一比较电路330和第二比较电路340。使能信号EN可以激活电源电压检测电路211。第一比较电路330和第二比较电路340还可以接收时钟信号CLK。第一比较电路330和第二比较电路340可以在时钟信号CLK的高段期间输出比较电压HVCCQ与第一参考电压VH和第二参考电压VL之间的比较结果。

图4是图示参照图3而描述的比较电压发生电路310的示例代表的电路图。参照图4，比较电压发生电路310可以包括分压电路410。分压电路410可以包括多个电阻器R，所述多个电阻器R串联地彼此耦接并且耦接在第一电源电压VCCQ与第一接地电压VSSQ之间。所述多个电阻器R中的每个可以具有彼此相同的值。例如，当多个电阻器的数量是10时，可以从耦接第五电阻器与第六电阻器(关于第一电源电压VCCQ的节点的第五电阻器与第六电阻器)的节点输出比较电压HVCCQ。比较电压HVCCQ可以具有第一电源电压VCCQ的电压电平的一半。

比较电压发生电路310还可以包括第一晶体管421和第二晶体管422以及第一电容器431和第二电容器432。第一晶体管421可以通过其栅极接收使能信号EN，可以通过其漏极接收第一电源电压VCCQ，以及可以电耦接至多个电阻器R中的关于第一电源电压VCCQ的节点的第一个电阻器。第二晶体管422的栅极和漏极可以彼此电耦接，以及其源极可以电耦接至第一接地电压VSSQ。当第一晶体管421通过使能信号EN而导通时，比较电压发生电路310可以从第一电源电压VCCQ产生比较电压HVCCQ。第一电容器431和第二电容器432中的每个可以电耦接至比较电压HVCCQ的输出节点。第一电容器431和第二电容器432可以使比较电压HVCCQ的电压电平稳定。

图5是图示参照图3而描述的参考电压发生电路320的示例代表的电路图。参照图5，参考电压发生电路320可以包括分压电路510、解码器520、第一多路复用器530和第二多路复用器540。分压电路510可以包括多个电阻器R，所述多个电阻器R彼此串联耦接并且耦接在第二电源电压VCCI与第二接地电压VSS之间。多个电阻器R中的每个可以具有彼此相同的值。参考电压发生电路320的分压电路510中包括的多个电阻器R的数量可以与比较电压发生电路310的分压电路410中包括的多个电阻器R的数量相同，这将不会限制本公开的范围。参考电压发生电路320的分压电路510中包括的多个电阻器R的数量可以与比较电压发生电路310的分压电路410中包括的多个电阻器R的数量不同，这将不会限制本公开的范围。图5图示包括在分压电路510中的10个电阻器R，但是更多电阻器R或更少电阻器R可以被包括在其中。解码器520可以对分压信号VHLS解码。

第一多路复用器530可以接收第一分压至第四分压VR1、VR2、VR3和VR4。从耦接第一电阻器与第二电阻器(关于第二电源电压VCCI的节点的第一电阻器与第二电阻器)的节点可以输出第一分压VR1。从耦接第二电阻器与第三电阻器(关于第二电源电压VCCI的节点的第二电阻器与第三电阻器)的节点可以输出第二分压VR2。从耦接第三电阻器与第四电阻器(关于第二电源电压VCCI的节点的第三电阻器与第四电阻器)的节点可以输出第三分压VR3。从耦接第四电阻器与第五电阻器(关于第二电源电压VCCI的节点的第四电阻器与第五电阻器)的节点可以输出第四分压VR4。第一多路复用器530可以基于解码器520的输出信号来输出第一分压至第四分压VR1、VR2、VR3和VR4中的一个作为第一参考电压VH。

第二多路复用器540可以接收第五分压至第八分压VR5、VR6、VR7和VR8。从耦接第六电阻器与第七电阻器(关于第二电源电压VCCI的节点的第六电阻器与第七电阻器)的节点可以输出第五分压VR5。从耦接第七电阻器与第八电阻器(关于第二电源电压VCCI的节点的第七电阻器与第八电阻器)的节点可以输出第六分压VR6。从耦接第八电阻器与第九电阻器(关于第二电源电压VCCI的节点的第八电阻器与第九电阻器)的节点可以输出第七分压VR7。从耦接第九电阻器与第十电阻器(关于第二电源电压VCCI的节点的第九电阻器与第十电阻器)的节点可以输出第八分压VR8。第二多路复用器540可以基于解码器520的输出信号来输出第五分压至第八分压VR5、VR6、VR7和VR8中的一个作为第二参考电压VL。分压信号VHLS可以是2位(bit)信号，以及解码器520的输出信号可以是4位信号。然而，包括在分压信号VHLS中的位的数量和解码器520的解码方案可以根据从第一多路复用器530和第二多路复用器540选择性输出的分压的数量而变化。

参考电压发生电路320还可以包括第三晶体管551、第四晶体管552和第三电容器至第六电容器561、562、563和564。第三晶体管551可以通过其栅极接收使能信号EN，可以通过其漏极接收第二电源电压VCCI，以及可以电耦接至多个电阻器R中的关于第二电源电压VCCI的节点的第一电阻器。第四晶体管552的栅极和漏极可以彼此电耦接，并且其源极可以电耦接至第二接地电压VSS。当第三晶体管551通过使能信号EN而导通时，参考电压发生电路320可以从第二电源电压VCCI产生第一参考电压VH和第二参考电压VL。第三电容器561和第四电容器562中的每个可以电耦接至第一参考电压VH的输出节点。第五电容器563和第六电容器564中的每个可以电耦接至第二参考电压VL的输出节点。第三电容器561和第四电容器562可以使第一参考电压VH的电压电平稳定。第五电容器563和第六电容器564可以使第二参考电压VL的电压电平稳定。

图6是图示参照图1而描述的占空比控制信号发生电路212的示例代表的电路图。参照图6，占空比控制信号发生电路212可以包括第一反相器611、第一或非(NOR)门612、第一与非(NAND)门613、第一通过门621和第二通过门622、第一锁存器631和第二锁存器632、第三通过门641和第四通过门642以及第一控制锁存器650和第二控制锁存器660。第一反相器611可以将过检测信号OVER反相。第一或非门612可以接收第一反相器611的输出和欠检测信号UNDER。因此，或非门612可以输出在过检测信号OVER被使能并且欠检测信号UNDER被禁止时具有高电平的信号。第一与非门613可以接收第一反相器611的输出和欠检测信号UNDER。因此，第一与非门613可以输出在过检测信号OVER被禁止并且欠检测信号UNDER被使能时具有低电平的信号。

第一通过门621可以通过使能信号EN来导通。第一通过门621可以在使能信号EN被使能为高电平时传输第一或非门612的输出。第二通过门622可以通过使能信号EN来导通。第二通过门622可以在使能信号EN被使能为高电平时传输第一与非门613的输出。第一通过门621和第二通过门622还可以接收反相使能信号ENB。

第一锁存器631可以反相和锁存第一通过门621的输出，以及第二锁存器632可以反相和锁存第二通过门622的输出。

第三通过门641可以通过使能信号EN来导通。第三通过门641可以在使能信号EN被禁止为低电平时传输第一锁存器631的输出。第四通过门642可以通过使能信号EN来导通。第四通过门642可以在使能信号EN被禁止为低电平时传输第二锁存器632的输出。第一控制锁存器650和第二控制锁存器660可以分别反相和锁存第三通过门641和第四通过门642的输出。第三通过门641和第四通过门642还可以接收反相使能信号ENB。

第一控制锁存器650和第二控制锁存器660可以响应于占空比调节使能信号DCC来分别执行锁存操作。第一控制锁存器650可以包括第二反相器651和第二或非门652。第二或非门652可以接收占空比调节使能信号DCC的反相信号DCCB以及第三通过门641的输出。因此，第一控制锁存器650可以在占空比调节使能信号DCC被使能为高电平时锁存第三通过门641的输出并且输出占空比升高信号DTU。第二控制锁存器660可以包括第三反相器661和第二与非门662。第二与非门662可以接收占空比调节使能信号DCC和第四通过门642的输出。因此，第二控制锁存器660可以在占空比调节使能信号DCC被使能为高电平时锁存第四通过门642的输出并且输出占空比降低信号DTD。占空比控制信号发生电路212可以在使能信号EN被使能时锁存对过检测信号OVER与欠检测信号UNDER的算术运算的结果。

当使能信号EN被禁止时，占空比控制信号发生电路212可以提供算术运算结果作为占空比升高信号DTU和占空比降低信号DTD，以及可以使用第一通过门621和第二通过门622来阻挡对最新输入的过检测信号OVER和欠检测信号UNDER的算术运算的结果。当占空比调节使能信号DCC被禁止时，占空比控制信号发生电路212可以关断第一控制锁存器650和第二控制锁存器660，从而可以防止占空比升高信号DTU和占空比降低信号DTD的产生。

占空比控制信号发生电路212还可以包括第一初始化设置部670和第二初始化设置部680。第一初始化设置电路670可以设置占空比升高信号DTU的初始电平。第二初始化设置电路680可以设置占空比降低信号DTD的初始电平。第一初始化设置部670和第二初始化设置部680可以响应于重置信号RST来分别禁止占空比升高信号DTU和占空比降低信号DTD。因此，第一初始化设置电路670和第二初始化设置电路680可以在占空比电路200未执行操作时禁止占空比升高信号DTU和占空比降低信号DTD以防止第一输出信号OUT1的电压电平变化。

第一初始化设置电路670可以包括第一晶体管671。第一晶体管671可以是NMOS晶体管。第一晶体管671可以通过其栅极接收重置信号RST，可以通过其源极电耦接至接地电压，以及可以通过其漏极电耦接至占空比升高信号DTU的输出节点。接地电压可以是第一接地电压VSSQ和第二接地电压VSS中的一个。第二初始化设置电路680可以包括第二晶体管681。第二晶体管681可以是PMOS晶体管。第二晶体管681可以通过其栅极接收重置信号RST的反相信号，可以通过其源极电耦接至电源电压，以及可以通过其漏极电耦接至占空比降低信号DTD的输出节点。电源电压可以是第一电源电压VCCQ和第二电源电压VCCI中的一个。重置信号RST可以是在半导体装置1的操作的初始阶段产生的脉冲信号。

图7是图示根据第一电源电压VCCQ和第二电源电压VCCI的电压电平而产生的过检测信号OVER、欠检测信号UNDER、占空比升高信号DTU和占空比降低信号DTD的示例代表的表格。在下文中，将参照图1至图7来描述根据本公开的实施例的半导体装置1的操作。当第一电源电压VCCQ具有与第二电源电压VCCI相同的电压电平(VCCQ～VCCI)时，比较电压HVCCQ可以具有第一参考电压VH与第二参考电压VL之间的电压电平。因此，电源电压检测电路211可以禁止过检测信号OVER和欠检测信号UNDER二者。占空比控制信号发生电路212可以响应于被禁止的过检测信号OVER和被禁止的欠检测信号UNDER而禁止占空比升高信号DTU和占空比降低信号DTD二者。因此，占空比调节电路220的上拉驱动电路221和下拉驱动电路222可以关断，以及占空比调节电路220可以不执行补偿操作。因此，第一输出信号OUT1的电压电平可以不改变，以及第二缓冲器120可以通过放大第一输出信号OUT1来产生第二输出信号OUT2。

当第一电源电压VCCQ具有比第二电源电压VCCI低的电压电平(VCCQ<VCCI)时，比较电压HVCCQ可以具有比第二参考电压VL低的电压电平。电源电压检测电路211可以使能欠检测信号UNDER并且禁止过检测信号OVER。占空比控制信号发生电路212可以响应于被使能的欠检测信号UNDER和被禁止的过检测信号OVER而将占空比降低信号DTD使能为低电平并且禁止占空比升高信号DTU。当输入信号IN具有低电压电平时，占空比调节电路220的上拉驱动电路221可以响应于被使能的占空比降低信号DTD来将第一输出信号OUT1上拉驱动至第一电源电压VCCQ的电压电平。因此，第一输出信号OUT1可以具有长的高段，以及第二缓冲器120的第二NMOS晶体管N2的导通时间可以增加。因此，占空比调节电路220可以补偿第二输出信号OUT2的占空比增大。

当第一电源电压VCCQ具有比第二电源电压VCCI高的电压电平(VCCQ>VCCI)时，比较电压HVCCQ可以具有比第一参考电压VH高的电压电平。电源电压检测电路211可以使能过检测信号OVER以及禁止欠检测信号UNDER。占空比控制信号发生电路212可以响应于被使能的过检测信号OVER和被禁止的欠检测信号UNDER而使能占空比升高信号DTU以及禁止占空比降低信号DTD。当输入信号IN具有高电压电平时，占空比调节电路220的下拉驱动电路222可以响应于被使能的占空比升高信号DTU而将第一输出信号OUT1下拉驱动至第一接地电压VSSQ和第二接地电压VSS的电压电平。因此，第一输出信号OUT1可以具有长的低段，以及第二缓冲器120的第二PMOS晶体管P2的导通时间可以增加。因此，占空比调节电路220可以补偿第二输出信号OUT2的占空比减小。

根据本公开的实施例的半导体装置1可以以使用两个或更多个外部电源电压的主装置和从装置整体来实施。主装置可以是在电子设备中运行操作系统以及执行各种算术运算的半导体装置。例如，主装置可以包括处理器。处理器可以包括中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)和数字信号处理器(DSP)。此外，处理器可以通过组合多功能处理器芯片(诸如，应用处理器(AP))而以片上系统(SoC)的形式来实施。

从装置可以在主装置的控制下操作。从装置可以包括可以在主装置的控制下操作的各种元件。例如，从装置可以包括执行系统存储器的各种功能的模块、电源控制器、通信模块、多媒体模块和输入/输出模块。从装置可以是存储器，以及该存储器可以包括易失性存储器和非易失性存储器。易失性存储器可以包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器可以包括只读存储器(ROM)、可编程ROM(PROM)、电可擦除可编程ROM(EEPROM)、电可编程ROM(EPROM)、快闪存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。

图8是图示根据本公开的实施例的数据储存系统8的示例代表的框图。参照图8，数据储存系统8可以包括控制器810和非易失性存储装置820。数据储存系统8可以耦接至主机设备(诸如，移动电话、MP3播放器、膝上电脑、台式电脑、游戏机、TV和车载信息娱乐系统)。

控制器810可以响应于来自主机设备的请求来访问非易失性存储装置820。例如，控制器810可以控制非易失性存储装置820的读取操作、编程操作和擦除操作。控制器810可以驱动用于控制非易失性存储装置820的固件或软件。

控制器810可以包括主机接口单元811、控制单元812、存储器接口单元813、RAM814和ECC单元815。

控制单元812可以响应于来自主机设备的请求来控制控制器810的总体操作。

RAM 814可以用作控制单元812的操作存储器。RAM 814可以用作临时储存从非易失性存储器件820读取的数据或从主机设备提供的数据的缓冲存储器。

主机接口单元811可以使主机设备与控制器810接口。例如，主机接口单元811可以通过诸如UFS(通用快闪储存)协议、USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI(外围组件互连)协议、PCI-E(PCI-快速)协议、PATA(并行高级技术附件)协议、SATA(串行高级技术附件)协议、SCSI(小型计算机系统接口)协议和SAS(串行连接SCSI)协议的各种接口协议中的一种与主机设备通信。

存储器接口单元813可以使控制器810与非易失性存储器件820接口。存储器接口单元813可以将命令和地址提供至非易失性存储器件820。此外，存储器接口单元813可以与非易失性存储器件820交换数据。

ECC单元815可以检测从非易失性存储器件820读取的数据中的错误。此外，当检测到的错误的数量落入校正范围之内时，ECC单元815可以校正检测到的错误。

非易失性存储器件820可以用作数据储存系统8的储存介质。非易失性存储器件820可以包括多个非易失性存储芯片或裸片(NVM_1至NVM_k)。

控制器810和非易失性存储器件820可以被集成至各种类型的数据储存设备中的一种。例如，控制器810和非易失性存储器件820可以被集成至单个半导体器件以形成MMC、eMMC、RS-MMC或微型MMC类型的多媒体卡、SD、迷你DS或微型SD类型的SD(安全数字)卡、USB储存设备、UFS(通用快闪储存)设备、PCMCIA(个人计算机存储卡国际协会)卡、CF(紧凑型闪存)卡、智能媒体卡和记忆棒中的一种。控制器810和非易失性存储装置820可以通过接收两个或更多个外部电源电压来执行操作，以及根据本公开的实施例的半导体装置1可以被实施为控制器810和非易失性存储装置820中的每个。

虽然以上已经描述了特定的实施例，但是对于本领域技术人员来说将理解的是，描述的实施例仅作为示例。因此，调节占空比的信号发生器和使用其的半导体装置不应当基于描述的实施例而受到限制。更确切地说，本文中描述的调节占空比的信号发生器和使用其的半导体装置仅应当基于所附权利要求书结合以上的描述和附图来限制。

Claims

1.一种信号发生器，包括：

第一缓冲器，被配置为将输入信号放大至第一电源电压的电平并产生第一输出信号；

第二缓冲器，被配置为将第一输出信号放大至第二电源电压的电平并产生第二输出信号；

占空比控制电路，被配置为通过将第一电源电压的电平与第二电源电压的电平进行比较来产生占空比控制信号；以及

占空比调节电路，被配置为基于输入信号和占空比控制信号来改变第一输出信号的电压电平。

2.如权利要求1所述的信号发生器，其中，第一缓冲器基于输入信号来产生具有为第一电源电压或第一接地电压的电压电平的第一输出信号。

3.如权利要求2所述的信号发生器，其中，第二缓冲器基于输入信号来产生具有为第二电源电压或第二接地电压的电压电平的第二输出信号。

4.如权利要求3所述的信号发生器，其中，第一接地电压具有与第二接地电压基本上相同的电平。

5.如权利要求1所述的信号发生器，

其中，占空比控制信号包括占空比升高信号和占空比降低信号，以及

其中，占空比控制电路在第一电源电压的电平高于第二电源电压的电平时产生占空比升高信号，以及在第一电源电压的电平低于第二电源电压的电平时产生占空比降低信号。

6.如权利要求1所述的信号发生器，其中，占空比控制电路包括：

电源电压检测电路，被配置为通过将第一电源电压的电平与第二电源电压的电平进行比较来产生过检测信号和欠检测信号；以及

占空比控制信号发生电路，被配置为基于过检测信号和欠检测信号来产生占空比升高信号和占空比降低信号。

7.如权利要求6所述的信号发生器，其中，电源电压检测电路包括：

比较电压发生电路，被配置为通过划分第一电源电压来产生比较电压；

参考电压发生电路，被配置为基于分压信号通过划分第二电源电压来产生第一参考电压和第二参考电压，所述第二参考电压具有比第一参考电压低的电平；

第一比较电路，被配置为通过比较比较电压与第一参考电压之间的电平来产生过检测信号；以及

第二比较电路，被配置为通过比较比较电压与第二参考电压之间的电平来产生欠检测信号。

8.如权利要求7所述的信号发生器，其中，占空比控制信号发生电路在过检测信号被使能时使能占空比升高信号，以及在欠检测信号被使能时使能占空比降低信号。

9.如权利要求7所述的信号发生器，其中，占空比控制信号发生电路在过检测信号和欠检测信号二者都被禁止时禁止占空比升高信号和占空比降低信号二者。

10.如权利要求1所述的信号发生器，其中，占空比调节电路包括：

上拉驱动电路，被配置为基于占空比降低信号和输入信号来上拉驱动第一输出信号；以及

下拉驱动电路，被配置为基于占空比升高信号和输入信号来下拉驱动第一输出信号。

11.如权利要求10所述的信号发生器，其中，上拉驱动电路将第一输出信号上拉驱动至第一电源电压的电平。

12.一种半导体装置，包括：

第一缓冲器，被配置为产生具有为第一电源电压或第一接地电压的电压电平的第一输出信号以放大输入信号；

第二缓冲器，被配置为产生具有为第二电源电压或第二接地电压的电压电平的第二输出信号以放大第一输出信号；以及

占空比电路，被配置为在第一电源电压的电平高于第二电源电压的电平时下拉驱动第一输出信号，以及在第一电源电压的电平低于第二电源电压的电平时上拉驱动第一输出信号。

13.如权利要求12所述的半导体装置，其中，第一接地电压具有与第二接地电压基本上相同的电平。

14.如权利要求12所述的半导体装置，其中，占空比电路包括：

占空比控制电路，被配置为通过比较第一电源电压与第二电源电压之间的电平来产生占空比升高信号和占空比降低信号；以及

占空比调节电路，被配置为基于占空比降低信号和输入信号来上拉驱动第一输出信号，以及基于占空比升高信号和输入信号来下拉驱动第一输出信号。

15.如权利要求14所述的半导体装置，其中，占空比控制电路在第一电源电压的电平高于第二电源电压的电平时产生占空比升高信号，以及在第一电源电压的电平低于第二电源电压的电平时产生占空比降低信号。

16.如权利要求14所述的半导体装置，其中，占空比控制电路包括：

电源电压检测电路，被配置为通过比较第一电源电压与第二电源电压之间的电平来产生过检测信号和欠检测信号；以及

17.如权利要求16所述的半导体装置，其中，电源电压检测电路包括：

18.如权利要求17所述的半导体装置，其中，占空比控制信号发生电路在过检测信号被使能时使能占空比升高信号，以及在欠检测信号被使能时使能占空比降低信号。

19.如权利要求17所述的半导体装置，其中，占空比控制信号发生电路在过检测信号和欠检测信号二者都被禁止时禁止占空比升高信号和占空比降低信号二者。

20.如权利要求14所述的半导体装置，其中，占空比调节电路包括：

21.一种信号发生器，包括：

第二缓冲器，被配置将第一输出信号放大至第二电源电压的电平并产生第二输出信号；以及

占空比电路，被配置为补偿第二输出信号的占空比根据第一电源电压与第二电源电压之间的电平差的改变。

22.如权利要求21所述的信号发生器，其中，为了补偿第二输出信号的占空比减小，占空比电路下拉驱动第一输出信号。

23.如权利要求21所述的信号发生器，其中，当第一电源电压高于第二电源电压时，第二输出信号的占空比减小。

24.如权利要求21所述的信号发生器，其中，为了补偿第二输出信号的占空比增大，占空比电路上拉驱动第一输出信号。

25.如权利要求21所述的信号发生器，其中，当第一电源电压低于第二电源电压时，第二输出信号的占空比增大。

26.如权利要求21所述的信号发生器，其中，第二缓冲器包括：

第一晶体管，具有被配置为接收第一输出信号的栅极、被配置为接收第二电源电压的源极以及被配置为提供第二输出信号的漏极；以及

第二晶体管，具有被配置为接收第一输出信号的栅极、被配置为提供第二输出信号的漏极以及被配置为电耦接到接地电压的源极。

27.如权利要求26所述的信号发生器，其中，当第一电源电压高于第二电源电压时，第二晶体管的导通时间比第一晶体管的导通时间长，以及第二输出信号的高段比第二输出信号的低段短。

28.如权利要求26所述的信号发生器，其中，当第一电源电压低于第二电源电压时，第二晶体管的导通时间比第一晶体管的导通时间短，以及第二输出信号的高段比第二输出信号的低段长。

29.如权利要求26所述的信号发生器，其中，占空比电路被配置为改变第一输出信号的电平以提供具有恒定占空比的第二输出信号。