CN103560768A - 占空比调节电路 - Google Patents

Abstract

本发明涉及占空比调节电路，它包括一个50%占空比时钟产生电路、两个压控延迟线单元以及时钟边沿比较电路。本发明电路以输入时钟的一个边沿去确定输出时钟的一个边沿，仅移动时钟信号的另一个边沿去锁定占空比，输入时钟与输出时钟存在确定的相位关系；本发明电路基于延迟锁相环实现，是一种闭环结构的占空比调节电路，静态功耗低，电路结构简单，输出时钟的占空比误差小于0.5%，调节范围在20%-80%之间，整体电路的抖动小于100fs，比常规的占空比电路提高了3-5倍。

Description

占空比调节电路

技术领域

发明涉及一种占空比调节电路，特别涉及一种基于延迟锁相环（Delay-locked loop）的占空比调节电路。它的应用领域是需要高精度、大范围可调节的时钟产生系统。

背景技术

在大规模集成电路系统中，时钟信号用来同步和激励不同模块的工作，其主要的参数有频率、相位、幅度、抖动和占空比。其中占空比的定义为高电平持续时间与整个时钟周期的比值。

随着大规模集成电路走向高速、低压低功耗，系统内部对于时钟信号的要求越来越高。而在大多数系统中，50%的占空比时钟信号更有利于系统得到最佳的性能与稳定性保障。以流水线ADC为例，非50%占空比的时钟将造成建立时间与放大时间的不匹配，使得整体流水级的信号噪声比下降。

因此，高精度高速系统需要占空比为50%的时钟产生电路。

发明内容

有鉴于此，本发明所要解决的技术问题是提供一种高精度大范围可调节的占空比调节电路，来满足时钟产生系统的需要。

本发明的目的是这样实现的，一种占空比调节电路，其特征在于含有：

一个50%占空比时钟产生电路，产生占空比精确等于50%的输出时钟；

第一压控延迟线单元，用于得到输出时钟下降沿信息；

第二压控延迟线单元，用于得到输入时钟经过延迟后的上升沿信息；

一个时钟边沿比较电路，用于比较输入时钟经过第一压控延迟线单元和第二压控延迟线单元后，得到时钟的边沿信息和输入时钟的边沿信息；

其中，所述50%占空比时钟产生电路的输入端V_{CLK_UP}与所述时钟边沿比较电路的输入端V_CK1相连，同时与输入时钟信号V_{CLK_IN}相接，所述50%占空比时钟产生电路的另一输入端V_{CLK_DOWN}与所述第一压控延迟线单元的输出信号端V_{delay1_out}相连，同时与第二压控延迟线单元的输入信号端V_{delay2_in}相连，所述50%占空比时钟产生电路的输出端V_{CLK_ADJ}与所述第一压控延迟线单元的输入信号端V_{delay1_in}相连，并作为整个占空比调节电路的输出端口V_{CLK_OUT}，所述第一压控延迟线单元的压控电压输入端V_{delay1_ctrl}与所述第二压控延迟线单元的压控电压输入端V_{delay2_ctrl}相连，同时与所述时钟边沿比较电路的输出端V_CTRL相连，所述第二压控延迟线单元的输出信号端V_{delay2_out}与所述时钟边沿比较电路的输入端V_CK2相连。

所述50%占空比时钟产生电路包含NMOS管N1和PMOS管P1，其中，N1的栅极作为50%占空比时钟产生电路的输入端V_{CLK_UP}，N1的漏极与P1的漏极相连，并作为50%占空比时钟产生电路的输出端V_{CLK_ADJ}，N1的源极接地，P1的栅极作为50%占空比时钟产生电路的另一个输入端V_{CLK_DOWN}，P1的源极连接电源电压V_DD。

所述第一压控延迟线单元与所述第二压控延迟线单元的结构完全相同，均由n个相同的压控延迟单元串联组成，每个压控延迟单元均包含NMOS管N11、NMOS管N12和PMOS管P11，其中，N11的栅极接P11的栅极，作为每个压控延迟单元的输入信号端口，N11的漏极接P11的漏极，作为每个压控延迟单元单元的输出信号端口，N11的源极接N12的漏极，P11的源极接电源电压V_DD，N12的栅极作为每个压控延迟单元的压控电压输入端口，N12的源极接地。

所述时钟边沿比较电路包含第一边沿提取电路、第二边沿提取电路、一个触发器和一个电荷泵；

所述第一边沿提取电路包含一个延迟单元BUF1、一个反向器INV1、一个与非门NAND1，其中，BUF1的输入端作为所述时钟边沿比较电路的输入端口V_CK1，同时与NAND1的一个输入端相连，BUF1的输出端连接INV1输入端，INV1的输出端与NAND1的另一个输入端相连，NAND1的输出端与所述触发器的D输入端相连；

所述第二边沿提取电路包含一个反向器INV2、一个延迟单元BUF2、一个反向器INV3、一个与非门NAND2，其中，INV2的输入端作为时钟边沿比较电路的输入端口V_CK2，输出端同时与延迟单元BUF2的输入端和NAND2的一个输入端相连，BUF2的输出端连接INV3的输入端，INV3的输出端连接与NAND2的另一个输入端，NAND2的输出端与所述触发器的CLK输入端相连；

所述电荷泵包含PMOS电流源I1、NMOS电流源I2、PMOS开关S1、NMOS开关S2、电容C1，其中，I1的栅极连接偏压V₁，I1的源极连接电源电压V_DD，I1的漏极连接S1的漏极，S1的栅极连接触发器的Q输出端，S1的源极连接S2的源极作为时钟边沿比较电路的输出端口V_CTRL，S2的栅极连接所述触发器的QN输出端，S2的漏极连接I2的漏极，I2的栅极连接偏压V₂，I2的源极接地，C1的一端连接输出端V_CTRL，C1的另一端接地。

有益效果：

与常规的占空比调节电路相比，本发明的占空比调节电路具有以下特点：

1）本发明电路基于延迟锁相环来实现，是一种闭环结构的占空比调节电路，相对于常规的开环实现，它对输入时钟的要求更低，并且可以克服器件失配带来的误差影响。

2）本发明电路的工作原理，是以输入时钟的一个边沿去确定输出时钟的一个边沿，仅移动时钟信号的另一个边沿去锁定占空比，输入时钟与输出时钟存在确定的相位关系。因此，当输入时钟相位发生变化时，本发明电路不会出现锁定失误的情况。

3）本发明电路的具体实现90%都是由门级电路搭建，因此静态功耗低，电路结构简单。因为是闭环反馈系统，输出时钟的占空比误差小于0.5%，调节范围在20%-80%之间，整体电路的抖动小于100fs，比常规的占空比电路提高了3-5倍。

附图说明

图1为本发明的占空比调节电路的原理框图；

图2为所述50%占空比时钟产生电路的电路图；

图3（a）为所述压控延迟线单元的电路图、图3（b）为单个延迟单元的电路图；

图4为所述时钟边沿比较电路的电路图；

图5为本发明的占空比调节电路的时序图；

图6为本发明的占空比调节电路的仿真曲线图。

具体实施方式

本发明的具体实施方式不仅限于下面的描述，现结合附图加以进一步说明。

本发明的占空比调节电路总原理图如图1所示。它主要包含50%占空比时钟产生电路、第一压控延迟线单元、第二压控延迟线单元以及时钟边沿比较电路。其具体结构和连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。它的工作原理如下。

本发明电路的输入端口为输入时钟信号V_{CLK_IN}，本发明电路的输出端口为输出时钟信号V_{CLK_OUT}。

输入时钟信号V_{CLK_IN}的占空比不等于50%，它首先进入图1中所示的50%占空比时钟产生电路。所述50%占空比时钟产生电路如图2所示，包含NMOS管N1和PMOS管P1，其具体结构和连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。当连接50%占空比时钟产生电路输入端V_{CLK_UP}的时钟信号V_{CLK_IN}上升沿到来时，N1被短接到地电位，生成输出时钟信号V_{CLK_OUT}的下降沿。当连接50%占空比时钟产生电路输入端V_{CLK_DOWN}的时钟信号V_{delay1_out}下降沿到来时，P1被短接到电源电压V_DD，生成输出时钟信号V_{CLK_OUT}的上升沿。此时，因为本发明的反馈回路还没有锁定，时钟信号V_{CLK_IN}的上升沿和时钟信号V_{delay1_out}的下降沿还没有锁定的相位关系，所以得到的输出时钟信号V_{CLK_OUT}的占空比不等于50%。

占空比不等于50%的输出时钟信号V_{CLK_OUT}进入图1中所示的第一压控延迟线单元和第二压控延迟线单元。如图3(a)所示，所述第一压控延迟线单元与所述第二压控延迟线单元的结构完全相同，均由n个相同的压控延迟单元串联组成。如图3(b)所示，每个压控延迟单元均包含NMOS管N11、NMOS管N12和PMOS管P11，其具体结构和连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。占空比不等于50%的输出时钟信号V_{CLK_OUT}经过第一压控延迟线单元和第二压控延迟线单元后，占空比没有得到改变，仅得到经过延迟后的时钟信号V_{delay1_out}和V_{delay2_out}。连接N12栅极的压控电压来至时钟边沿比较电路输出端V_CTRL。通过控制N12管的偏压大小，决定输出时钟信号V_{CLK_OUT}经过第一压控延迟线单元和第二压控延迟线单元后时钟信号V_{delay1_out}和V_{delay2_out}的延迟时间大小。

延迟后的时钟信号V_{delay1_out}如前所述进入图1所示的50%占空比时钟产生电路，生成输出时钟信号V_{CLK_OUT}的上升沿。

延迟后的时钟信号V_{delay2_out}与输入时钟信号V_{CLK_IN}进入图1中所示的时钟边沿比较电路。如图4所示，所述时钟边沿比较电路包含第一边沿提取电路、第二边沿提取电路、一个触发器和一个电荷泵；其具体结构和连接关系、作用关系与本说明书的发明内容部分相同，此处不再重复。连接时钟边沿比较电路输入端口V_CK1的输入时钟信号V_{CLK_IN}经过第一边沿提取电路后，被提取出上升沿信息，并送入触发器的D输入端。连接时钟边沿比较电路输入端口V_CK2的时钟信号V_{delay2_out}经过第二边沿提取电路后，被提取出下降沿信息，并送入触发器的CLK输入端。触发器得到时钟信号V_{delay2_out}与输入时钟信号V_{CLK_IN}的上升沿信息和下降沿信息后，进行相位比较，并将比较的结果从输出端Q和QN输出。电荷泵中的开关S1和S2受触发器输出端Q和QN控制，对连接在时钟边沿比较电路输出端V_CTRL的电容C1进行充电或者放电操作，使得输出电压V_CTRL变化。

电压V_CTRL进入图1中所示的第一压控延迟线单元和第二压控延迟线单元。如前所述，控制时钟信号V_{delay1_out}和V_{delay2_out}的延迟时间大小。

如上所述，50%占空比时钟产生电路、第一压控延迟线单元、第二压控延迟线单元和时钟边沿比较电路构成了一个反馈回路，回路的锁定分两种情况

时钟边沿比较电路中，若输入时钟V_{CLK_IN}上升沿超前于延迟时钟V_{delay2_out}下降沿，触发器Q端输出为逻辑高，QN端输出为逻辑低。电荷泵开关S1开启，S2关闭，电流源I1对电容C1开始充电，输出电压V_CTRL上升。当V_CTRL上升，第一压控延迟线单元和第二压控延迟线单元的输出时钟信号V_{delay1_out}和V_{delay2_out}的延迟时间减小。当输入时钟V_{CLK_IN}上升沿等于延迟时钟V_{delay2_out}下降沿，反馈回路锁定。

时钟边沿比较电路中，若输入时钟V_{CLK_IN}上升沿落后于延迟时钟V_{delay2_out}下降沿，触发器Q端输出为逻辑低，QN端输出为逻辑高。电荷泵开关S1关闭，S2开启，电流源I2对电容C1开始放电，输出电压V_CTRL下降。当V_CTRL下降，第一压控延迟线单元和第二压控延迟线单元的输出时钟信号V_{delay1_out}和V_{delay2_out}的延迟时间增加。当输入时钟V_{CLK_IN}上升沿等于延迟时钟V_{delay2_out}下降沿，反馈回路锁定。

从图5给出的时序图可以看到，在反馈回路锁定状态下，从第一压控延迟线单元得到的输出时钟信号V_{delay1_out}，其下降沿正好与输入时钟V_{CLK_IN}上升沿的相位相差T/2。因此，在50%占空比时钟产生电路中，由输入时钟V_{CLK_IN}上升沿决定输出时钟信号V_{CLK_OUT}下降沿，由时钟信号V_{delay1_out}下降沿决定输出时钟信号V_{CLK_OUT}上升沿，得到的输出时钟信号V_{CLK_OUT}，具有50%占空比。

图6给出了本发明的占空比调节电路的仿真结果。图6（a）显示输入时钟信号的占空比为20%，经过本发明的占空比调节电路后，输出时钟如图6（b）所示，占空比等于50%。图6（c）显示输入时钟信号的占空比为80%，经过本发明的占空比调节电路后，输出时钟如图6（d）所示，占空比等于50%。以上两种情况，误差均小于0.5%，抖动小于100fs，比常规的占空比电路提高了3-5倍。

本发明采用的制造工艺为标准的0.18μm CMOS工艺。其中，PMOS、NMOS管、电流源、开关和电容的基本参数为：

P1的宽长比：2.7μm/180nm；N1的宽长比：1.8μm/180nm；

P11的宽长比：2.8μm/180nm；N11的宽长比：1.2μm/180nm；

N12的宽长比：6μm/180nm；PMOS电流源I1流过的电流值：45μA；

NMOS电流源I2流过的电流值：45μA；PMOS开关S1的宽长比：600nm/180nm；

NMOS开关S2的宽长比：600nm/180nm；电容C1的值：9pF。

本发明中所述反向器INV1、INV2、INV3、延迟单元BUF1、BUF2、与非门NAND1、NAND2均为0.18μm CMOS工艺下标准的门级数字单元。

本发明中所述触发器为常规的D型触发器。

Claims (4)

1.一种占空比调节电路，其特征在于含有：

一个50%占空比时钟产生电路，产生占空比精确等于50%的输出时钟；

第一压控延迟线单元，用于得到输出时钟下降沿信息；

第二压控延迟线单元，用于得到输入时钟经过延迟后的上升沿信息；

一个时钟边沿比较电路，用于比较输入时钟经过第一压控延迟线单元和第二压控延迟线单元后，得到时钟的边沿信息和输入时钟的边沿信息；

其中，所述50%占空比时钟产生电路的输入端V_{CLK_UP}与所述时钟边沿比较电路的输入端V_CK1相连，同时与输入时钟信号V_{CLK_IN}相接，所述50%占空比时钟产生电路的另一输入端V_{CLK_DOWN}与所述第一压控延迟线单元的输出信号端V_{delay1_out}相连，同时与第二压控延迟线单元的输入信号端V_{delay2_in}相连，所述50%占空比时钟产生电路的输出端V_{CLK_ADJ}与所述第一压控延迟线单元的输入信号端V_{delay1_in}相连，并作为整个占空比调节电路的输出端口V_{CLK_OUT}，所述第一压控延迟线单元的压控电压输入端V_{delay1_ctrl}与所述第二压控延迟线单元的压控电压输入端V_{delay2_ctrl}相连，同时与所述时钟边沿比较电路的输出端V_CTRL相连，所述第二压控延迟线单元的输出信号端V_{delay2_out}与所述时钟边沿比较电路的输入端V_CK2相连。

2.根据权利要求1所述的占空比调节电路，其特征在于所述50%占空比时钟产生电路包含NMOS管N1和PMOS管P1，其中，N1的栅极作为50%占空比时钟产生电路的输入端V_{CLK_UP}，N1的漏极与P1的漏极相连，并作为50%占空比时钟产生电路的输出端V_{CLK_ADJ}，N1的源极接地，P1的栅极作为50%占空比时钟产生电路的另一个输入端V_{CLK_DOWN}，P1的源极连接电源电压V_DD。

3.根据权利要求1所述的占空比调节电路，其特征在于所述第一压控延迟线单元与所述第二压控延迟线单元的结构完全相同，均由n个相同的压控延迟单元串联组成，每个压控延迟单元均包含NMOS管N11、NMOS管N12和PMOS管P11，其中，N11的栅极接P11的栅极，作为每个压控延迟单元的输入信号端口，N11的漏极接P11的漏极，作为每个压控延迟单元单元的输出信号端口，N11的源极接N12的漏极，P11的源极接电源电压V_DD，N12的栅极作为每个压控延迟单元的压控电压输入端口，N12的源极接地。

4.根据权利要求1所述的占空比调节电路，其特征在于所述时钟边沿比较电路包含第一边沿提取电路、第二边沿提取电路、一个触发器和一个电荷泵；

所述第一边沿提取电路包含一个延迟单元BUF1、一个反向器INV1、一个与非门NAND1，其中，BUF1的输入端作为所述时钟边沿比较电路的输入端口V_CK1，同时与NAND1的一个输入端相连，BUF1的输出端连接INV1输入端，INV1的输出端与NAND1的另一个输入端相连，NAND1的输出端与所述触发器的D输入端相连；

所述第二边沿提取电路包含一个反向器INV2、一个延迟单元BUF2、一个反向器INV3、一个与非门NAND2，其中，INV2的输入端作为时钟边沿比较电路的输入端口V_CK2，输出端同时与延迟单元BUF2的输入端和NAND2的一个输入端相连，BUF2的输出端连接INV3的输入端，INV3的输出端连接与NAND2的另一个输入端，NAND2的输出端与所述触发器的CLK输入端相连；

所述电荷泵包含PMOS电流源I1、NMOS电流源I2、PMOS开关S1、NMOS开关S2、电容C1，其中，I1的栅极连接偏压V₁，I1的源极连接电源电压V_DD，I1的漏极连接S1的漏极，S1的栅极连接触发器的Q输出端，S1的源极连接S2的源极作为时钟边沿比较电路的输出端口V_CTRL，S2的栅极连接所述触发器的QN输出端，S2的漏极连接I2的漏极，I2的栅极连接偏压V₂，I2的源极接地，C1的一端连接输出端V_CTRL，C1的另一端接地。

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