CN104316860A - 一种基于pll-vco的高准度老化监测器 - Google Patents

一种基于pll-vco的高准度老化监测器 Download PDF

Info

Publication number
CN104316860A
CN104316860A CN201410487254.0A CN201410487254A CN104316860A CN 104316860 A CN104316860 A CN 104316860A CN 201410487254 A CN201410487254 A CN 201410487254A CN 104316860 A CN104316860 A CN 104316860A
Authority
CN
China
Prior art keywords
circuit
output terminal
input end
vco
pmos
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410487254.0A
Other languages
English (en)
Other versions
CN104316860B (zh
Inventor
张跃军
汪鹏君
蒋志迪
张学龙
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo University
Original Assignee
Ningbo University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo University filed Critical Ningbo University
Priority to CN201410487254.0A priority Critical patent/CN104316860B/zh
Publication of CN104316860A publication Critical patent/CN104316860A/zh
Priority to US14/842,863 priority patent/US9432031B2/en
Application granted granted Critical
Publication of CN104316860B publication Critical patent/CN104316860B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/097—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a comparator for comparing the voltages obtained from two frequency to voltage converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

本发明公开了一种基于PLL-VCO的高准度老化监测器，包括控制电路、监测电路和输出电路，监测电路包括参考电路、老化产生电路和比较电路，参考电路为对电路老化引起的参数偏差不敏感的PLL电路，老化产生电路为对电路老化引起的参数偏差敏感的VCO电路，控制电路分别与PLL电路、VCO电路、比较电路和输出电路连接，PLL电路的输出端与比较电路的第一输入端连接，VCO电路的输出端与比较电路的第二输入端连接，比较电路的输出端与输出电路的输入端连接，PLL电路的输入端输入参考时钟信号；优点是PLL电路输出的参考频率信号仅受外部参考时钟信号的影响，由此消除该老化监测器自身存在的老化效应对老化监测结果造成的不良影响，提高老化监测数据准确度。

Description

一种基于PLL-VCO的高准度老化监测器
技术领域
本发明涉及一种老化监测器，尤其是涉及一种基于PLL-VCO的高准度老化监测器。
背景技术
随着晶体管特征尺寸的不断减小，电路老化效应造成的参数偏差对集成电路可靠性的影响日益突出。根据物理机制的不同，电路老化效应可分为负偏压温度不稳定(Negative Bias Temperature Instability,NBTI)、热载流子注入(Hot Carrier Injection,HCI)、时间相关电介质击穿(Time-Dependent Dielectric Breakdown,TDDB)以及电磁迁移(Electromigration,EM)等。在纳米级CMOS工艺下，NBTI效应已经成为影响芯片服役期可靠性的首要因素。这是因为随着晶体管特征尺寸的不断缩小，栅氧厚度不断减小，而供电电压的下降却相对比较缓慢。在这种情况下，非常薄的氧化层和较高的供电电压在晶体管的沟道内形成了很强的电场，进而加剧电路老化效应的影响。电路老化效应通常采用反应-扩散模型来描述，如图1所示。
当集成电路制造工艺进入纳米尺度时，如何有效地监控和量化电路老化正在成为一项关键技术。如何有效地监测与量化电路老化，是纳米级CMOS电路抗老化设计的前提。Raychowdhury等在ISSCC会议上提出自适应字线电荷泵技术，提高寄存器堆的抗电路老化和(Process Voltage Temperature,PVT)PVT扰动的能力。Mostafa提出一种自适应体偏置方案降低电路老化对6T SRAM单元性能的变化。Kim等提出全数字化片上高精度的电路老化频率退化传感器，主要采用两个环形振荡器和频差检测电路相结合的方式，消除共模环境因素等方面的影响。Keane等提出一种电路老化传感器，可同时监测HCI效应、NBTI效应和TDDB效应。Mahfuzul等提出基于P/N敏感的老化监测电路，并实现自适应调整技术，以及采用Corner Chip的验证方法。但是上述这些老化监测电路自身存在的老化效应无法消除，会对老化监测结果造成不良影响，从而导致老化监测数据准确度不够高。
发明内容
本发明所要解决的技术问题是提供一种基于PLL-VCO的高准度老化监测器，该老化监测器采用对电路老化引起的参数偏差不敏感的PLL电路作为参考电路，对电路老化引起的参数偏差敏感的VCO电路作为老化产生电路，比较PLL电路和VCO电路的输出信号得到老化数据，由此可以消除该老化监测器自身存在的老化效应对老化监测结果造成的不良影响，提高老化监测数据准确度。
本发明解决上述技术问题所采用的技术方案为：一种基于PLL-VCO的高准度老化监测器，包括控制电路、监测电路和输出电路，所述的监测电路包括参考电路、老化产生电路和比较电路，所述的参考电路为对电路老化引起的参数偏差不敏感的PLL电路，所述的老化产生电路为对电路老化引起的参数偏差敏感的VCO电路，所述的控制电路分别与所述的PLL电路、所述的VCO电路、所述的比较电路和所述的输出电路连接，所述的PLL电路的输出端与所述的比较电路的第一输入端连接，所述的VCO电路的输出端与所述的比较电路的第二输入端连接，所述的比较电路的输出端与所述的输出电路的输入端连接，所述的PLL电路的输入端输入参考时钟信号，所述的PLL电路的输出端输出参考频率信号，所述的VCO电路的输出端输出监测频率信号，所述的比较电路将所述的参考频率信号和所述的监测频率信号进行对比得到老化数据后通过输出电路的输出端输出，所述的参考时钟信号的幅值与所述的VCO电路在初始状态时输出的时钟频率信号的幅值相同，将所述的VCO电路在初始状态时输出的时钟频率信号的周期记为T，所述的参考时钟信号的周期为T1，其中T≤T1≤2T。
所述的VCO电路包括至少一个VCO单元，所述的VCO单元包括差分电压振荡器、两个电平转换器、占空比电路和第一分频器，所述的两个电平转换器的电路结构相同，分别为第一电平转换器和第二电平转换器，所述的差分电压振荡器的控制端与所述的控制器连接，所述的差分电压振荡器的第一输出端与所述的第一电平转换器的输入端连接，所述的差分电压振荡器的第二输出端与所述的第二电平转换器的输入端连接，所述的第一电平转换器的输出端与所述的占空比电路的第一输入端连接，所述的第二电平转换器的输出端与所述的占空比电路的第二输入端连接，所述的占空比电路的输出端与所述的第一分频器的输入端连接，所述的第一分频器的输出端为所述的VCO单元的输出端，一个所述的VCO单元的输出端作为所述的VCO电路的一个输出端。当有多个VCO单元时，可以对多个电路的老化情况同时进行监测，每个VCO单元监测一个电路。
所述的电平转换器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和反相器，所述的第一PMOS管的源极和所述的第二PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第二PMOS管的栅极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的电平转换器的输出端，所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的电平转换器的输入端，所述的反相器的输出端与所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；电平转换器采用正反馈的结构，具有转换速度快、输出稳定的优点；
所述的占空比电路包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的占空比电路的第一输入端，所述的第四NMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的占空比电路的第二输入端，所述的第三NMOS管的漏极和所述的第三PMOS管的源极均接入电源，所述的第三NMOS管的源极、所述的第三PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四PMOS管的源极连接且其连接端为所述的占空比电路的输出端，所述的第四NMOS管的源极和所述的第四PMOS管的漏极均接地；占空比电路采用上下完全对称的电路结构，确保输出信号高电平和低电平的时间相等；
所述的差分电压振荡器包括第一与非门、第二与非门和级联的n位电路结构相同的差分延迟单元，n为大于1的奇数，所述的差分延迟单元包括第五PMOS管、第六PMOS管、第五NMOS管和第六NMOS管，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的差分延迟单元的第二输出端，所述的第六PMOS管的漏极、所述的第五PMOS管的栅极和所述的第六NMOS管的漏极连接且其连接端为所述的差分延迟单元的第一输出端，所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第五NMOS管的栅极为所述的差分延迟单元的第一输入端，所述的第六NMOS管的栅极为所述的差分延迟单元的第二输入端；所述的第一与非门的第一输入端与所述的第二与非门的第一输入端连接且其连接端为所述的差分电压振荡器的控制端，所述的第一与非门的输出端与所述的第1位差分延迟单元的第一输入端连接，所述的第二与非门的输出端与所述的第1位差分延迟单元的第二输入端连接，所述的第j位差分延迟单元的第一输出端与所述的第j+1位差分延迟单元的第一输入端连接，所述的第j位差分延迟单元的第二输出端与所述的第j+1位差分延迟单元的第二输入端连接，j＝1，2，3，…，n-1；所述的第n位差分延迟单元的第一输出端与所述的第一与非门的第二输出端连接，所述的第n位差分延迟单元的第二输出端与所述的第二与非门的第二输入端连接，所述的第n位差分延迟单元的第一输出端为所述的差分电压振荡器的第一输出端，所述的第n位差分延迟单元的第二输出端为所述的差分电压振荡器的第二输出端；差分电压振荡器采用差分电路结构，可以大大降低噪声对传输信号的干扰。
所述的PLL电路包括第三与非门、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和第二分频器；所述的第三与非门的第一输入端为所述的PLL电路的输入端，所述的第三与非门的第二输入端为所述的PLL电路的控制端与所述的控制器连接，所述的第三与非门的输出端与所述的鉴频鉴相器的第一输入端连接，所述的鉴频鉴相器的输出端与所述的电荷泵的输入端连接，所述的电荷泵的输出端与所述的低通滤波器的输入端连接，所述的低通滤波器的输出端与所述的压控振荡器的电压控制端连接，所述的压控振荡器的输出端与所述的第二分频器的输入端连接，所述的第二分频器的输出端与所述的鉴频鉴相器的第二输入端连接，所述的压控振荡器的输出端为所述的PLL电路的输出端；该PLL电路输出频率调节范围大(1Hz～2GHz)以及输出频率稳定。
所述的压控振荡器包括m位级联的压控振荡单元，其中m为大于1的奇数；
所述的压控振荡单元包括第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管，所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的压控振荡单元的电压控制端，所述的第七NMOS管的栅极为所述的压控振荡单元的第一输入端，所述的第八NMOS管的栅极为所述的压控振荡单元的第二输入端，所述的第七PMOS管的漏极、所述的第八PMOS管的栅极和所述的第七NMOS管的漏极连接且其连接端为所述的压控振荡单元的第二输出端，所述的第八PMOS管的漏极、所述的第七PMOS管的栅极和所述的第八NMOS管的漏极连接且其连接端为所述的压控振荡单元的第一输出端，所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地；压控振荡单元采用差分结构可以减少外界噪声的干扰；
所述的第k位压控振荡单元的第一输出端与所述的第k+1位压控振荡单元的第一输入端连接，所述的第k位压控振荡单元的第二输出端与所述的第k+1位压控振荡单元的第二输入端连接，其中k＝1，2，3，…，m-1，所述的第m位压控振荡单元的第一输出端与所述的第1位压控振荡单元的第一输入端连接，所述的第m位压控振荡单元的第二输出端与所述的第1位压控振荡单元的第二输入端连接，所述的第m位压控振荡单元的第一输出端为所述的压控振荡器的输出端，m位压控振荡单元的电压控制端连接且其连接端为所述的压控振荡器的电压控制端。
所述的比较电路包括相位比较器和计数器，所述的输出电路为移位寄存器，所述的PLL电路的输出端分别与所述的相位比较器的第一输入端和所述的计数器的第一输入端连接，所述的相位比较器的第二输入端与所述的VCO电路的输出端连接，所述的相位比较器的输出端与所述的计数器的第二输出端连接，所述的计数器的控制端与所述的控制电路连接，所述的计数器的输出端与所述的移位寄存器的输入端连接，所述的移位寄存器的输出端输出老化数据。
与现有技术相比，本发明的优点在于通过采用对电路老化引起的参数偏差不敏感的PLL电路作为参考电路，对电路老化引起的参数偏差敏感的VCO电路作为老化产生电路，将幅值与VCO电路在初始状态时输出的时钟频率信号的幅值相同、周期大于等于VCO电路在初始状态时输出的时钟频率信号的周期且小于等于VCO电路在初始状态时输出的时钟频率信号的周期的两倍的时钟信号作为参考时钟信号，将VCO电路设置在待检测老化状态的电路处，将参考时钟信号输入到PLL电路中，PLL电路输出参考频率信号，VCO电路输出实时的监测频率信号，将监测频率信号和参考频率信号进行比较即可得到老化数据，PLL电路输出的参考频率信号仅受外部参考时钟信号的影响，由此消除该老化监测器自身存在的老化效应对老化监测结果造成的不良影响，提高老化监测数据准确度；同时，由于采用差分结构的VCO电路，可以极大地降低外界噪声对老化监测电路的影响，提高准确性；在多个监测点的情况下，仅需增加VCO电路的数量就可以实现多个位置的监测，PLL电路的共用大大降低了电路的硬件开销。
附图说明
图1为电路老化效应之反应-扩散模型图；
图2为本发明的原理框图一；
图3为本发明的原理框图二；
图4为本发明的VCO单元的原理框图；
图5为本发明的VCO单元中第一电平转换器和第二电平转换器的电路图；
图6为本发明的VCO单元中占空比电路的电路图；
图7为本发明的VCO单元中差分电压振荡器的电路图；
图8为本发明的VCO单元中差分电压振荡器的差分延迟单元的符号图；
图9为本发明的VCO单元中差分电压振荡器的差分延迟单元的电路图；
图10为本发明的PLL电路的原理框图；
图11为本发明的PLL电路中压控振荡器的电路图；
图12为本发明的PLL电路中压控振荡器的压控震荡单元的符号图；
图13为本发明的PLL电路中压控振荡器的压控震荡单元的电路图；
图14为在测量模式中的基于PLL-VCO的高准度老化监测器的时序图；
图15为本发明在高温条件下输出的老化数据(输出频率)的变化曲线；
图16为本发明在高压条件下输出的老化数据(输出频率)的变化曲线。
具体实施方式
以下结合附图实施例对本发明作进一步详细描述。
实施例：如图2和图3所示，一种基于PLL-VCO的高准度老化监测器，包括控制电路、监测电路和输出电路，监测电路包括参考电路、老化产生电路和比较电路，参考电路为对电路老化引起的参数偏差不敏感的PLL电路(锁相环电路)，老化产生电路为对电路老化引起的参数偏差敏感的VCO电路(压控振荡电路)，控制电路分别与PLL电路、VCO电路、比较电路和输出电路连接，PLL电路的输出端与比较电路的第一输入端连接，VC电路的输出端与比较电路的第二输入端连接，比较电路的输出端与输出电路的输入端连接，PLL电路的输入端输入参考时钟信号，PLL电路的输出端输出参考频率信号，VCO电路的输出端输出监测频率信号，比较电路将参考频率信号和监测频率信号进行对比得到老化数据后通过输出电路的输出端输出，参考时钟信号的幅值与VCO电路在初始状态时输出的时钟频率信号的幅值相同，将VCO电路在初始状态时输出的时钟频率信号的周期记为T，参考时钟信号的周期为T1,其中T≤T1≤2T。
如图4所示，本实施例中，VCO电路包括至少一个VCO单元，VCO单元包括差分电压振荡器、两个电平转换器、占空比电路和第一分频器，两个电平转换器的电路结构相同，分别为第一电平转换器和第二电平转换器，差分电压振荡器的控制端与控制器连接，差分电压振荡器的第一输出端与第一电平转换器的输入端连接，差分电压振荡器的第二输出端与第二电平转换器的输入端连接，第一电平转换器的输出端与占空比电路的第一输入端连接，第二电平转换器的输出端与占空比电路的第二输入端连接，占空比电路的输出端与第一分频器的输入端连接，第一分频器的输出端为VCO单元的输出端，一个VCO单元的输出端作为VCO电路的一个输出端。
如图5所示，本实施例中，电平转换器包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2和反相器F1，第一PMOS管P1的源极和第二PMOS管P2的源极均接入电源，第一PMOS管P1的漏极、第一NMOS管N1的漏极和第二PMOS管P2的栅极连接，第一PMOS管P1的栅极、第二PMOS管P2的漏极和第二NMOS管N2的漏极连接且其连接端为电平转换器的输出端，第一NMOS管N1的栅极和反相器F1的输入端连接且其连接端为电平转换器的输入端，反相器F1的输出端与第二NMOS管N2的栅极连接，第一NMOS管N1的源极和第二NMOS管N2的源极均接地；
如图6所示，本实施例中，占空比电路包括第三PMOS管P3、第四PMOS管P4、第三NMOS管N3和第四NMOS管N4，第三NMOS管N3的栅极和第四PMOS管P4的栅极连接且其连接端为占空比电路的第一输入端，第四NMOS管N4的栅极和第三PMOS管P3的栅极连接且其连接端为占空比电路的第二输入端，第三NMOS管N3的漏极和第三PMOS管P3的源极均接入电源，第三NMOS管N3的源极、第三PMOS管P3的漏极、第四NMOS管N4的漏极和第四PMOS管P4的源极连接且其连接端为占空比电路的输出端，第四NMOS管N4的源极和第四PMOS管P4的漏极均接地；
如图7、8和9所示，本实施例中，差分电压振荡器包括第一与非门U1、第二与非门U2和级联的n位电路结构相同的差分延迟单元，n为大于的奇数，差分延迟单元包括第五PMOS管P5、第六PMOS管P6、第五NMOS管N5和第六NMOS管N6，第五PMOS管P5的源极和第六PMOS管P6的源极均接入电源，第五PMOS管P5的漏极、第六PMOS管P6的栅极和第五NMOS管N5的漏极连接且其连接端为差分延迟单元的第二输出端，第六PMOS管P6的漏极、第五PMOS管P5的栅极和第六NMOS管N6的漏极连接且其连接端为差分延迟单元的第一输出端，第五NMOS管N5的源极和第六NMOS管N6的源极均接地，第五NMOS管N5的栅极为差分延迟单元的第一输入端，第六NMOS管N6的栅极为差分延迟单元的第二输入端；第一与非门U1的第一输入端与第二与非门U2的第一输入端连接且其连接端为差分电压振荡器的控制端，第一与非门U1的输出端与第1位差分延迟单元的第一输入端连接，第二与非门U2的输出端与第1位差分延迟单元的第二输入端连接，第j位差分延迟单元的第一输出端与第j+1位差分延迟单元的第一输入端连接，第j位差分延迟单元的第二输出端与第j+1位差分延迟单元的第二输入端连接，j＝1，2，3，…，n-1；第n位差分延迟单元的第一输出端与第一与非门U1的第二输出端连接，第n位差分延迟单元的第二输出端与第二与非门U2的第二输入端连接，第n位差分延迟单元的第一输出端为差分电压振荡器的第一输出端，第n位差分延迟单元的第二输出端为差分电压振荡器的第二输出端。
如图10所示，本实施例中，PLL电路包括第三与非门U3、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和第二分频器；第三与非门U3的第一输入端为PLL电路的输入端，第三与非门U3的第二输入端为PLL电路的控制端与控制器连接，第三与非门U3的输出端与鉴频鉴相器的第一输入端连接，鉴频鉴相器的输出端与电荷泵的输入端连接，电荷泵的输出端与低通滤波器的输入端连接，低通滤波器的输出端与压控振荡器的电压控制端连接，压控振荡器的输出端与第二分频器的输入端连接，第二分频器的输出端与鉴频鉴相器的第二输入端连接，压控振荡器的输出端为PLL电路的输出端。
如图11、12和13所示，压控振荡器包括m位级联的压控振荡单元，其中m为大于1的奇数；
压控振荡单元包括第七PMOS管P7、第八PMOS管P8、第七NMOS管N7和第八NMOS管N8，第七PMOS管P7的源极和第八PMOS管P8的源极连接且其连接端为压控振荡单元的电压控制端，第七NMOS管N7的栅极为压控振荡单元的第一输入端，第八NMOS管N8的栅极为压控振荡单元的第二输入端，第七PMOS管P7的漏极、第八PMOS管P8的栅极和第七NMOS管N7的漏极连接且其连接端为压控振荡单元的第二输出端，第八PMOS管P8的漏极、第七PMOS管P7的栅极和第八NMOS管N8的漏极连接且其连接端为压控振荡单元的第一输出端，第七NMOS管N7的源极和第八NMOS管N8的源极均接地；
第k位压控振荡单元的第一输出端与第k+1位压控振荡单元的第一输入端连接，第k位压控振荡单元的第二输出端与第k+1位压控振荡单元的第二输入端连接，其中k＝1，2，3，…，m-1，第m位压控振荡单元的第一输出端与第1位压控振荡单元的第一输入端连接，第m位压控振荡单元的第二输出端与第1位压控振荡单元的第二输入端连接，第m位压控振荡单元的第一输出端为压控振荡器的输出端，m位压控振荡单元的电压控制端连接且其连接端为压控振荡器的电压控制端。
本实施例中，比较电路包括相位比较器和计数器，输出电路为移位寄存器，PLL电路的输出端分别与相位比较器的第一输入端和计数器的第一输入端连接，相位比较器的第二输入端与VCO电路的输出端连接，相位比较器的输出端与计数器的第二输出端连接，计数器的控制端与控制电路连接，计数器的输出端与移位寄存器的输入端连接，移位寄存器的输出端输出老化数据。
本实施例中，T1范围的设定，在保证监测精度的基础上可以避免PLL电路和VCO电路周期差距过大，导致输出数据太大，超过计数器的最大范围而出现的数据溢出现象。
本实施例中，控制电路、相位比较器、计数器、移位寄存器、鉴频鉴相器、电荷泵、低通滤波器、第一分频器和第二分频器均采用其技术领域的成熟产品，控制电路生成分别控制参考电路、老化产生电路、比较电路和输出电路的多个控制信号。
本实施例中，由于PLL电路输出的参考频率信号对电路老化引起的参数偏差不敏感，该参考频率信号取决于参考时钟信号，所以可以作为本发明的老化监测器的参考变量。将参考频率信号与对电路老化敏感的VCO电路输出的监测频率信号进行比较和量化，就可以获得出电路老化的程度。设计稳定时钟的PLL电路是PLL-VCO老化监测器的关键之一，本实施例中的PLL电路采用鉴频鉴相器、电荷泵、低通滤波器、分频器以及有多个压控振荡单元(或者称为差分延迟单元)组成，保证在压控振荡器的输出端得到矩形波的参考频率信号输出。
本发明的基于PLL-VCO的高准度老化监测器由于相位比较器的存在，其结构比较简单。当控制器接到命令，生成PLL电路的控制信号PLL_EN和VCO电路的控制信号VCO_EN，PLL电路和VCO电路被触发进入工作状态，此时相位比较器会产生一个控制脉冲信号Enable，脉冲信号Enable的宽度是由PLL电路输出的参考频率信号和VCO电路输出的监测频率信号之间的频率差决定。脉冲信号Enable为高电平时，计数器开始计数PLL电路输出的参考频率信号。当电路老化现象存在时，会引起脉冲信号Enable宽度的变化，从而导致计数器输出数据的变化。图14为在测量模式中的基于PLL-VCO的高准度老化监测器的时序图。Td1为从开始测量到VCO电路进入工作状态的时间，Td2为VCO电路的启动时间，Td3为老化监测器的工作时间，fPLL为PLL电路输出的参考频率信号，Measure为老化监测器的使能信号，start为计数器的使能信号。
根据电路老化监测理论，可以将本发明的基于PLL-VCO的高准度老化监测器从频率退化获得监测电路的性能下降记为Δd(ν)，如下式(1)所示。
Δd ( v ) = α × f VCO - f VCO 0 f VCO 0 × P 0 - - - ( 1 )
其中，a＝1为系数，P0为初始电路性能，fVCO0为VCO电路在初始状时输出的时钟频率信号的初始频率，fVCO为VCO电路在老化情况下输出的监测频率信号的老化频率。在不同老化环境下，会有多个不同的频率变化量Δf＝fVCO-fVCO0。在这种情况下，我们采用最坏老化参数变化计算电路性能的下降。
高温环境下会显著影响电路的老化现象。这是因为在温度较高时，Si-H键被更容易被破坏，从而提高沟道内部空穴的浓度。本发明的基于PLL-VCO的高准度老化监测器的电源电压范围从0.8V到1.5V每一步为50mV，在常温常压下(1.2V&27℃)VCO电路的初始输出频率从4.98MHz变化到23.15MHz。在恒温箱中，分别测试了25℃、50℃、75℃以及100℃，经过连续工作12小时老化后，电路输出的老化数据(输出频率)的变化曲线如图15所示。高压环境下也会显著影响电路的老化进程。在较高漏-源偏置电压下，从源极到漏极的横向电场将逐渐上升，并在漏极结点附件达到电场最高值。由于高电场存在时，沟道内的载流子将比高温下载流子的扩散速度大大提高。因此，高压环境将加速电路的老化进程。本发明的基于PLL-VCO的高准度老化监测器的电源电压范围从0.8V到1.5V每一步为50mV，在常温常压下(1.2V&27℃)VCO电路的初始输出频率从4.98MHz变化到23.15MHz。改变电源电压，分别测试了1.8V、2.0V、2.2V以及2.4V，经过连续工作12小时老化后，电路输出的老化数据(输出频率)的变化曲线如图16所示。
高温老化测试结果表明，12小时本发明的基于PLL-VCO的高准度老化监测器老化后性能下降约2.4％；高压老化测试结果表明，12小时本发明的基于PLL-VCO的高准度老化监测器老化后性能下降约18.7％。因此，在测试芯片性能下降量分别为：高温老化下降2.4％×P0；高电压老化下降18.7％×P0。与相关文献的老化监测器比较结果如表1所示。从表中可以看出，本发明的基于PLL-VCO的高准度老化监测器消除电路自身老化的影响，从测试结果中可以看出可以提高18.7％的准确性。同时，PLL-VCO老化监测器采用频差检测电路结构，使得输出为全数字模式，相对于之前文献的模拟量比较更容易控制。
表1.与相关文献比较
本发明的基于PLL-VCO的高准度老化监测器利用PLL电路输出频率仅受外部输入时钟控制的特点，消除监测电路自身老化的影响。同时，在TSMC 65nm CMOS工艺下实现PLL-VCO老化监测电路，并分别进行高温和高压老化测试，结果表明老化监测器可以提高2.4％和18.7％。

Claims (6)

1.一种基于PLL-VCO的高准度老化监测器，包括控制电路、监测电路和输出电路，其特征在于所述的监测电路包括参考电路、老化产生电路和比较电路，所述的参考电路为对电路老化引起的参数偏差不敏感的PLL电路，所述的老化产生电路为对电路老化引起的参数偏差敏感的VCO电路，所述的控制电路分别与所述的PLL电路、所述的VCO电路、所述的比较电路和所述的输出电路连接，所述的PLL电路的输出端与所述的比较电路的第一输入端连接，所述的VCO电路的输出端与所述的比较电路的第二输入端连接，所述的比较电路的输出端与所述的输出电路的输入端连接，所述的PLL电路的输入端输入参考时钟信号，所述的PLL电路的输出端输出参考频率信号，所述的VCO电路的输出端输出监测频率信号，所述的比较电路将所述的参考频率信号和所述的监测频率信号进行对比得到老化数据后通过输出电路的输出端输出，所述的参考时钟信号的幅值与所述的VCO电路在初始状态时输出的时钟频率信号的幅值相同，将所述的VCO电路在初始状态时输出的时钟频率信号的周期记为T，所述的参考时钟信号的周期为T1,其中T≤T1≤2T。
2.根据权利要求1所述的一种基于PLL-VCO的高准度老化监测器，其特征在于所述的VCO电路包括至少一个VCO单元，所述的VCO单元包括差分电压振荡器、两个电平转换器、占空比电路和第一分频器，所述的两个电平转换器的电路结构相同，分别为第一电平转换器和第二电平转换器，所述的差分电压振荡器的控制端与所述的控制器连接，所述的差分电压振荡器的第一输出端与所述的第一电平转换器的输入端连接，所述的差分电压振荡器的第二输出端与所述的第二电平转换器的输入端连接，所述的第一电平转换器的输出端与所述的占空比电路的第一输入端连接，所述的第二电平转换器的输出端与所述的占空比电路的第二输入端连接，所述的占空比电路的输出端与所述的第一分频器的输入端连接，所述的第一分频器的输出端为所述的VCO单元的输出端，一个所述的VCO单元的输出端作为所述的VCO电路的一个输出端。
3.根据权利要求2所述的一种基于PLL-VCO的高准度老化监测器，其特征在于所述的电平转换器包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管和反相器，所述的第一PMOS管的源极和所述的第二PMOS管的源极均接入电源，所述的第一PMOS管的漏极、所述的第一NMOS管的漏极和所述的第二PMOS管的栅极连接，所述的第一PMOS管的栅极、所述的第二PMOS管的漏极和所述的第二NMOS管的漏极连接且其连接端为所述的电平转换器的输出端，所述的第一NMOS管的栅极和所述的反相器的输入端连接且其连接端为所述的电平转换器的输入端，所述的反相器的输出端与所述的第二NMOS管的栅极连接，所述的第一NMOS管的源极和所述的第二NMOS管的源极均接地；
所述的占空比电路包括第三PMOS管、第四PMOS管、第三NMOS管和第四NMOS管，所述的第三NMOS管的栅极和所述的第四PMOS管的栅极连接且其连接端为所述的占空比电路的第一输入端，所述的第四NMOS管的栅极和所述的第三PMOS管的栅极连接且其连接端为所述的占空比电路的第二输入端，所述的第三NMOS管的漏极和所述的第三PMOS管的源极均接入电源，所述的第三NMOS管的源极、所述的第三PMOS管的漏极、所述的第四NMOS管的漏极和所述的第四PMOS管的源极连接且其连接端为所述的占空比电路的输出端，所述的第四NMOS管的源极和所述的第四PMOS管的漏极均接地；
所述的差分电压振荡器包括第一与非门、第二与非门和级联的n位电路结构相同的差分延迟单元，n为大于的奇数，所述的差分延迟单元包括第五PMOS管、第六PMOS管、第五NMOS管和第六NMOS管，所述的第五PMOS管的源极和所述的第六PMOS管的源极均接入电源，所述的第五PMOS管的漏极、所述的第六PMOS管的栅极和所述的第五NMOS管的漏极连接且其连接端为所述的差分延迟单元的第二输出端，所述的第六PMOS管的漏极、所述的第五PMOS管的栅极和所述的第六NMOS管的漏极连接且其连接端为所述的差分延迟单元的第一输出端，所述的第五NMOS管的源极和所述的第六NMOS管的源极均接地，所述的第五NMOS管的栅极为所述的差分延迟单元的第一输入端，所述的第六NMOS管的栅极为所述的差分延迟单元的第二输入端；所述的第一与非门的第一输入端与所述的第二与非门的第一输入端连接且其连接端为所述的差分电压振荡器的控制端，所述的第一与非门的输出端与所述的第1位差分延迟单元的第一输入端连接，所述的第二与非门的输出端与所述的第1位差分延迟单元的第二输入端连接，所述的第j位差分延迟单元的第一输出端与所述的第j+1位差分延迟单元的第一输入端连接，所述的第j位差分延迟单元的第二输出端与所述的第j+1位差分延迟单元的第二输入端连接，j＝1，2，3，…，n-1；所述的第n位差分延迟单元的第一输出端与所述的第一与非门的第二输出端连接，所述的第n位差分延迟单元的第二输出端与所述的第二与非门的第二输入端连接，所述的第n位差分延迟单元的第一输出端为所述的差分电压振荡器的第一输出端，所述的第n位差分延迟单元的第二输出端为所述的差分电压振荡器的第二输出端。
4.根据权利要求1所述的一种基于PLL-VCO的高准度老化监测器，其特征在于所述的PLL电路包括第三与非门、鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和第二分频器；所述的第三与非门的第一输入端为所述的PLL电路的输入端，所述的第三与非门的第二输入端为所述的PLL电路的控制端与所述的控制器连接，所述的第三与非门的输出端与所述的鉴频鉴相器的第一输入端连接，所述的鉴频鉴相器的输出端与所述的电荷泵的输入端连接，所述的电荷泵的输出端与所述的低通滤波器的输入端连接，所述的低通滤波器的输出端与所述的压控振荡器的电压控制端连接，所述的压控振荡器的输出端与所述的第二分频器的输入端连接，所述的第二分频器的输出端与所述的鉴频鉴相器的第二输入端连接，所述的压控振荡器的输出端为所述的PLL电路的输出端。
5.根据权利要求4所述的一种基于PLL-VCO的高准度老化监测器，其特征在于所述的压控振荡器包括m位级联的压控振荡单元，其中m为大于1的奇数；
所述的压控振荡单元包括第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管，所述的第七PMOS管的源极和所述的第八PMOS管的源极连接且其连接端为所述的压控振荡单元的电压控制端，所述的第七NMOS管的栅极为所述的压控振荡单元的第一输入端，所述的第八NMOS管的栅极为所述的压控振荡单元的第二输入端，所述的第七PMOS管的漏极、所述的第八PMOS管的栅极和所述的第七NMOS管的漏极连接且其连接端为所述的压控振荡单元的第二输出端，所述的第八PMOS管的漏极、所述的第七PMOS管的栅极和所述的第八NMOS管的漏极连接且其连接端为所述的压控振荡单元的第一输出端，所述的第七NMOS管的源极和所述的第八NMOS管的源极均接地；
所述的第k位压控振荡单元的第一输出端与所述的第k+1位压控振荡单元的第一输入端连接，所述的第k位压控振荡单元的第二输出端与所述的第k+1位压控振荡单元的第二输入端连接，其中k＝1，2，3，…，m-1，所述的第m位压控振荡单元的第一输出端与所述的第1位压控振荡单元的第一输入端连接，所述的第m位压控振荡单元的第二输出端与所述的第1位压控振荡单元的第二输入端连接，所述的第m位压控振荡单元的第一输出端为所述的压控振荡器的输出端，m位压控振荡单元的电压控制端连接且其连接端为所述的压控振荡器的电压控制端。
6.根据权利要求1所述的一种基于PLL-VCO的高准度老化监测器，其特征在于所述的比较电路包括相位比较器和计数器，所述的输出电路为移位寄存器，所述的PLL电路的输出端分别与所述的相位比较器的第一输入端和所述的计数器的第一输入端连接，所述的相位比较器的第二输入端与所述的VCO电路的输出端连接，所述的相位比较器的输出端与所述的计数器的第二输出端连接，所述的计数器的控制端与所述的控制电路连接，所述的计数器的输出端与所述的移位寄存器的输入端连接，所述的移位寄存器的输出端输出老化数据。
CN201410487254.0A 2014-09-23 2014-09-23 一种基于pll‑vco的高准度老化监测器 Expired - Fee Related CN104316860B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201410487254.0A CN104316860B (zh) 2014-09-23 2014-09-23 一种基于pll‑vco的高准度老化监测器
US14/842,863 US9432031B2 (en) 2014-09-23 2015-09-02 PLL-VCO based integrated circuit aging monitor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410487254.0A CN104316860B (zh) 2014-09-23 2014-09-23 一种基于pll‑vco的高准度老化监测器

Publications (2)

Publication Number Publication Date
CN104316860A true CN104316860A (zh) 2015-01-28
CN104316860B CN104316860B (zh) 2016-11-30

Family

ID=52372113

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410487254.0A Expired - Fee Related CN104316860B (zh) 2014-09-23 2014-09-23 一种基于pll‑vco的高准度老化监测器

Country Status (2)

Country Link
US (1) US9432031B2 (zh)
CN (1) CN104316860B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105445645A (zh) * 2015-12-14 2016-03-30 宁波大学 一种用于监测集成电路nbti老化效应的数字型监测电路
CN106970317A (zh) * 2017-03-24 2017-07-21 哈尔滨工业大学（威海） 一种基于保护带的老化故障检测传感器
CN107290645A (zh) * 2017-05-10 2017-10-24 宁波大学 一种用于检测集成电路老化效应的传感器
CN108107343A (zh) * 2017-11-22 2018-06-01 宁波大学 一种基于真实sh时间的老化传感器
CN110672943A (zh) * 2019-09-26 2020-01-10 宁波大学 基于电压比较的老化检测传感器
CN112350719A (zh) * 2019-08-07 2021-02-09 张伟林 正交化的边沿式高阻型鉴相器组环锁相环

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106067762B (zh) * 2016-06-15 2019-06-28 泰凌微电子（上海）有限公司 快速起振的晶体振荡器电路
KR102528561B1 (ko) * 2018-05-09 2023-05-04 삼성전자주식회사 클락 생성을 위한 장치 및 방법
CN109856525A (zh) * 2018-11-07 2019-06-07 宁波大学 一种基于查找表的电路老化检测传感器
CN112910460A (zh) * 2021-01-18 2021-06-04 龙迅半导体（合肥）股份有限公司 一种锁相环及相关装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0983357A (ja) * 1995-09-08 1997-03-28 Sony Corp Ｐｌｌ回路およびディジタル信号再生装置
US6091281A (en) * 1997-03-19 2000-07-18 Advantest Corp. High precision reference voltage generator
JP3088233B2 (ja) * 1993-06-17 2000-09-18 日本電気株式会社 再生クロック生成回路
US20040155696A1 (en) * 2003-02-12 2004-08-12 Gauthier Claude R. Negative bias temperature instability correction technique for delay locked loop and phase locked loop bias generators
CN101359910A (zh) * 2007-07-30 2009-02-04 联发科技股份有限公司 锁相回路、压控振荡器、以及相位频率检测器
WO2009118587A1 (en) * 2008-03-25 2009-10-01 Freescale Semiconductor, Inc. Phase lock loop circuit

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121844A (en) * 1997-07-24 2000-09-19 Mitsubishi Denki Kabushiki Kaisha PLL frequency synthesizer and method for controlling the PLL frequency synthesizer
US7860205B1 (en) * 2001-09-18 2010-12-28 Ciena Corporation Clock synchronization using a weighted least squares error filtering technique
US7327196B2 (en) * 2004-12-03 2008-02-05 Avaak Inc. Fast switching phase lock loop (PLL) device and method
US20070080752A1 (en) * 2005-10-11 2007-04-12 Smith Stephen W Apparatus for low noise and jitter injection in test applications
FR2968787A1 (fr) * 2010-12-13 2012-06-15 Commissariat Energie Atomique Dispositif et procede de compensation de delai de propagation d'un signal
US9966661B2 (en) * 2012-08-24 2018-05-08 City University Of Hong Kong Phased array, a coherent source array, an antenna array and a system for controlling thereof

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3088233B2 (ja) * 1993-06-17 2000-09-18 日本電気株式会社 再生クロック生成回路
JPH0983357A (ja) * 1995-09-08 1997-03-28 Sony Corp Ｐｌｌ回路およびディジタル信号再生装置
US6091281A (en) * 1997-03-19 2000-07-18 Advantest Corp. High precision reference voltage generator
US20040155696A1 (en) * 2003-02-12 2004-08-12 Gauthier Claude R. Negative bias temperature instability correction technique for delay locked loop and phase locked loop bias generators
CN101359910A (zh) * 2007-07-30 2009-02-04 联发科技股份有限公司 锁相回路、压控振荡器、以及相位频率检测器
WO2009118587A1 (en) * 2008-03-25 2009-10-01 Freescale Semiconductor, Inc. Phase lock loop circuit

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
KUNHYUK KANG 等: "On-Chip Variability Sensor Using Phase-Locked Loop for Detecting and Correcting Parametric Timing Failures", 《IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS》 *
TAE-HYOUNG KIM等: "Silicon Odometer: An On-Chip Reliability Monitor for Measuring Frequency Degradation of Digital Circuits", 《IEEE JOURNAL OF SOLID-STATE CIRCUITS》 *
杨祎等: "A PVT Tolerant Sub-mA PLL for High Speed Links", 《半导体学报》 *

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105445645A (zh) * 2015-12-14 2016-03-30 宁波大学 一种用于监测集成电路nbti老化效应的数字型监测电路
CN105445645B (zh) * 2015-12-14 2018-01-05 宁波大学 一种用于监测集成电路nbti老化效应的数字型监测电路
CN106970317A (zh) * 2017-03-24 2017-07-21 哈尔滨工业大学（威海） 一种基于保护带的老化故障检测传感器
CN107290645A (zh) * 2017-05-10 2017-10-24 宁波大学 一种用于检测集成电路老化效应的传感器
CN107290645B (zh) * 2017-05-10 2019-08-06 宁波大学 一种用于检测集成电路老化效应的传感器
CN108107343A (zh) * 2017-11-22 2018-06-01 宁波大学 一种基于真实sh时间的老化传感器
CN112350719A (zh) * 2019-08-07 2021-02-09 张伟林 正交化的边沿式高阻型鉴相器组环锁相环
CN112350719B (zh) * 2019-08-07 2022-02-11 张伟林 正交化的边沿式高阻型鉴相器组环锁相环
CN110672943A (zh) * 2019-09-26 2020-01-10 宁波大学 基于电压比较的老化检测传感器

Also Published As

Publication number Publication date
US9432031B2 (en) 2016-08-30
CN104316860B (zh) 2016-11-30
US20160087640A1 (en) 2016-03-24

Similar Documents

Publication Publication Date Title
CN104316860A (zh) 一种基于pll-vco的高准度老化监测器
CN105958971A (zh) 一种时钟占空比校准电路
CN103997317B (zh) 一种显著提高控制电流—输出频率线性度的张弛振荡器
CN103701411B (zh) 一种具有温度和工艺自补偿特性的cmos松弛振荡器
CN105099446B (zh) 锁相环系统
US11125812B2 (en) Circuit aging detection sensor based on voltage comparison
CN103684438A (zh) 延迟锁相环
CN108199699A (zh) 一种占空比稳定和低抖动时钟电路
CN104660216A (zh) 一种用于Gm-C滤波器的高精度频率校准电路
CN103560768A (zh) 占空比调节电路
CN106444344B (zh) 一种基于自偏置频率锁定环的高稳定时钟产生电路
CN107134979A (zh) Rc振荡器
US11085962B2 (en) Circuit aging detection sensor based on lookup table
CN101610082B (zh) 应用于锁相环中的源极开关型电荷泵
Orfeas et al. A novel time register with process and temperature calibration
CN103580651B (zh) 低相位抖动的振荡器
US8963649B2 (en) PLL with oscillator PVT compensation
CN103036423B (zh) 一种用于锁相环的电荷泵电路
CN107317580B (zh) 一种高稳定性振荡器电路及其实现方法
CN102545779A (zh) 一种无晶振时钟电路
CN217135466U (zh) 振荡器电路及芯片
WO2022082919A1 (zh) 基于布谷鸟算法的自适应抗老化传感器
CN112953523B (zh) 适用于模数转化器中环形压控振荡器的pvt数字校准方法
Wei et al. Novel building blocks for PLL using complementary logic in 28nm UTBB-FDSOI technology
Li et al. A digitally calibrated low-power ring oscillator

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20161130

Termination date: 20190923

CF01 Termination of patent right due to non-payment of annual fee